JP2009506472A

JP2009506472A - 不揮発性メモリ・セルのプログラミング

Info

Publication number: JP2009506472A
Application number: JP2008527982A
Authority: JP
Inventors: キャヴィンズ，クレイグ・エイ; ニセット，マーティン・エル; パーカー，ローレーン・エイチ
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2005-08-23
Filing date: 2006-08-16
Publication date: 2009-02-12
Also published as: US20070058434A1; CN101243520A; TW200713281A; CN101243520B; WO2007024565A3; WO2007024565A2; US7342833B2

Abstract

不揮発性（ＮＶＭ）セル（１１０）をプログラミングする方法は、増大する電圧を、読み出し中にソースとして用いている電流電極（１１８）に印加するステップを含む。初期プログラミング・ソース電圧は、比較的少数の電子が蓄積層に注入されることをもたらす。比較的低い初期電圧レベルのため、ゲート電極に跨る垂直電界が、低減される。ソース電圧の後続の上昇は、蓄積層の中の電子が垂直電界を低減する電界を確立することに起因して垂直電界を著しくは上昇させない。プログラミング中でのゲート電極の損傷が少ないことにより、ＮＶＭセルの耐久性が改善される。

Description

本発明は、一般的に不揮発性メモリに関し、詳細には不揮発性メモリ・セルをプログラミングする方法に関する。

不揮発性メモリ（ＮＶＭ）は、電力がメモリから取り去られた後にも保持される論理値を格納するためのメモリ・セルを含む。

一部のタイプのＮＶＭセルは、例えば、セルに格納されている論理値（或るタイプのＮＶＭセルでは複数の論理値）を示す電荷を格納するためのフローティング・ゲートのような電荷を格納する構造を利用する。或るタイプのＮＶＭセルの場合、電荷蓄積構造に格納される電荷のレベルは、電圧読み出し中にセルのトランジスタの電圧スレッショルドに影響を与える。一例では、高電圧スレッショルドを有するセルは、論理「１」を格納しているとみなされ、そして低電圧スレッショルドを有するセルは、論理「０」を格納しているとみなされるであろう。従来のメモリ回路（例えば、センス増幅器）をメモリ・セルの読み出し中に用いて、メモリ・セルの電荷蓄積構造に格納された電荷レベルに起因した高電圧スレッショルドと低電圧スレッショルドとを識別することができる。

論理値は、電荷を電荷蓄積構造に加えることによりメモリに格納される。値をＮＶＭに書き込む一例では、ＮＶＭの全てのセルが、最初に消去される。次いで、論理値（例えば、論理的１）が格納されることになるセルは、電荷をセルの電荷蓄積構造に加えることによりプログラミングされるであろう。別の論理値（例えば、論理的０）を格納することが希望されるセルには電荷は加えられないであろう。従って、これらのセルの電荷蓄積構造は、消去された電荷レベルのままであろう。

ＮＶＭセルをプログラミングする１つのタイプは、一般的に、ホット・キャリヤ注入と呼ばれる。ホット・キャリヤ注入を用いることにより、ＮＶＭメモリ・セルの電流電極（例えば、ソース又はドレイン）は、比較的高い電圧でバイアスされ、そしてバイアス・ゲート（例えば、選択ゲート又は制御ゲート）は、比較的高い電圧でバイアスされる。他の電流電極（例えば、上記ソース又はドレインのうちの他方）は、電流源又は比較的低い電圧に結合される。そのような状態の下では、電子は、チャネル領域を越えて、バイアスされた電流電極へ移動し、そして電子は、電荷蓄積構造に注入されて、電荷蓄積構造を充電する。

従来のホット・キャリヤ注入プログラミングに関わる１つの問題は、それが論理値を格納するＮＶＭセル能力を損なう可能性があることである。従って、セルをプログラミングして更には動作可能な状態にある回数が、制限される。

必要とされることは、不揮発性メモリ・セルをプログラミングする方法の改良である。

本発明により、添付の特許請求の範囲に記載された方法が提供される。

本発明は、添付の図面を参照することにより一層よく理解され、そしてその多数の課題、特徴及び利点が、当業者に明らかにされるであろう。

異なる図面の中の同じ参照番号の使用は、注記しない場合同じ構成要素を示す。図面は、必ずしも尺度通り描かれていない。

以下に、本発明を実行するモードの詳細な説明を記述する。その記述は、本発明の例示であることを意図し、限定であると取るべきでない。

図１は、図２及び図３のタイミング図に示される具体的実例に従ってプログラミングされる不揮発性メモリ・セル１１０の一例の部分側面図である。図示の実施形態において、メモリ・セル１１０は、集積回路１０８の不揮発性メモリ・アレイ（図示せず）に形成されたＮＶＭセルである。一実施形態においては、メモリ・アレイは、スタンドアロン型メモリ回路である。他の実施形態においては、メモリ・アレイは、プロセッサ（図示せず）と共に又は他のタイプの回路と共に集積回路に組み込まれている。

図示の実施形態において、メモリ・セル１１０は、誘電性材料（図１に図示せず）により基板１１２から分離された電荷蓄積構造１１４（例えば、フローティング・ゲート）を有するスプリット・ゲート・メモリ・セルである。メモリ・セル１１０はまた誘電性材料により電荷蓄積構造１１４から分離された部分と誘電性材料により基板１１２から分離された部分とを有する選択ゲート１１６とを含む。一実施形態において、選択ゲート１１６は、電荷蓄積構造１１４の上に更に（図１の図の左へ）延在し、そして制御ゲートとして用いられる。メモリ・セル１１０は、ドレイン１２０及びソース１１８を含み、これらドレイン１２０及びソース１１８の両方は、図示の実施形態では基板１１２に配置されている。一実施形態においては、ソース１１８及びドレイン１２０は、基板１１２のドーピング範囲により形成される。メモリ・セル１１０は、側壁スペーサ、シリサイド化処理されたコンタクト（ｓｉｌｉｃｉｄｅｄｃｏｎｔａｃｔｓ）、障壁層、プラグ及び／又は層間誘電体のような他の従来の構造又は機能（図示せず）を含んでもよい。

一実施形態において、選択ゲート１１６及び電荷蓄積構造１１４は、ドーピングされたポリシリコンを用いて形成されるが、しかしそれぞれは、他の実施形態では異なる材料から作られてもよい。一実施形態において、選択ゲート１１６及び／又は電荷蓄積構造１１４は、金属又は他の導電性材料から作られてよい。他の実施形態において、電荷蓄積構造１１４は、例えば、窒化酸化物又はハフニウム酸化物のような電荷トラッピング誘電体から作られてよい。他の実施形態において、電荷蓄積構造１１４は、ナノ結晶又は他の電荷蓄積材料を含んでもよい。一実施形態において、電荷蓄積構造は、消去動作中に電子の除去のための電界を増強する幾何学的形状（例えば、尖った領域又は湾曲した領域）を含んでもよい。

図示の実施形態において、選択ゲート１１６は、メモリ・アレイのワード・ライン（図示せず）に電気的に結合され、ドレイン１２０は、メモリ・アレイのビット・ライン（図示せず）に電気的に結合され、そしてソース１１８は、メモリ・アレイのソース・ライン（図示せず）に電気的に結合される。一実施形態において、これらのラインは、基板１１２の上の相互接続層に形成され、そしてメモリ・アレイ動作中に、電圧をこれらの構造に印加する又はこれらの構造からの電流又は電圧を測定する従来の回路（例えば、ライン・ドライバ、センス増幅器）に結合される。そのような回路の詳細は、当業者に知られており、本出願のプログラミングの特徴をより明瞭に表すため図面から省かれている。

図示の実施形態において、メモリ・セル１１０は、唯１つの論理ビットを格納する１ビットＮＶＭセルである。しかしながら、他のメモリ・セルは、異なる複数の値を格納してもよい。図示の実施形態において、電荷は、電荷蓄積構造１１４に蓄積されて、１ビット論理値をメモリ・セル１１０に格納する。図示の実施形態において、負の電荷が電荷蓄積構造１１４により多く蓄積されればされるほど、メモリ・セル１１０の電圧スレッショルドは、読み出すとき一層高くなる。

メモリ・セル１１０に格納された論理値を読み出すため、読み出し電圧（Ｖ_ＤＲ）が、（図１において端子Ｖ_Ｄにより示されるように）ドレイン１２０に印加され、そして読み出し電圧（Ｖ_ＧＲ）が、セルを選択するため選択ゲート１１６に印加される。センス増幅器又は感知回路が、読み出し動作中にドレイン１２０に結合される。センス増幅器を用いて、電荷蓄積構造１１４に蓄積された電荷の第１のレベルに起因した第１の電圧スレッショルドと電荷蓄積構造１１４に蓄積された電荷の第２のレベルに起因した第２の電圧スレッショルドとを識別する。

メモリ・セル１１０は、電荷を電荷蓄積構造１１４に選択的に加える又は注入することによりプログラミングされて、特定の論理値を格納する。電荷蓄積構造１１４の中の注入された電荷は、読み出すとき所定の電圧スレッショルドを越えた電圧スレッショルドをメモリ・セル１１０に与える。

電荷を電荷蓄積構造１１４に注入するため用いられるプログラミングのタイプの一例は、ソース・サイド注入（ｓｏｕｒｃｅｓｉｄｅｉｎｊｅｃｔｉｏｎ）と呼ばれる。ソース・サイド注入の場合、プログラミング電圧（Ｖ_ＰＳ）が、ソース１１８に印加され、そしてプログラミング電圧（Ｖ_ＰＧ）が、選択ゲート１１６に印加される。或る実施形態においては、ドレイン１２０は、プログラミング中に電流源又は電圧源に結合される。

図１に示されるように、プログラミング中に、電子は、ドレイン１２０からチャネル領域１１１を横切ってソース１１８へ注入される（矢印１１５を参照）。また、プログラミング中に、電子は、図示の実施形態において、電荷蓄積構造１１４に容量結合されたソース・プログラミング電圧（Ｖ_ＳＰ）により発生された垂直電界に起因して、ドレイン１２０から電荷蓄積構造１１４に注入される。

しかしながら、ソース・サイド注入プログラミングは、メモリ・セル１１０に損傷を生じさせ、それは、電荷蓄積構造１１４に蓄積される電荷の量に依存する電圧スレッショルドを与えるメモリ・セルの能力、又は電荷を電荷蓄積構造１１４に蓄積する能力を低減する。従って、ＮＶＭセルは、そのプログラミングが限定された回数になる可能性がある。そのような限定されたプログラミングは、メモリ・セル１１０を組み込む集積回路の使用の柔軟性を低減する。

図２は、本発明の一実施形態に従ってソース・サイド注入を用いてＮＶＭセルをプログラミングする一実施形態のタイミング図を示す。図２に示される実施形態において、プログラミング電圧は、最初に、より低いレベルでソース１１８に印加され、次いで、プログラミング・サイクルにわたって増大される。

時刻ｔ０で、或る電圧が、ソース１１８に印加され、そして時刻ｔ１での第１の電圧レベル（Ｖ_ＳＰ１）までランプアップ（上昇）する。時刻ｔ２で、プログラミング電圧（Ｖ_ＰＧ）が、選択ゲート１１６に印加され、そしてドレイン１２０は、電流をドレイン１２０から引き出す状態に置かれることにより、その電位をＶ_Ｄ１からＶ_Ｄ２へ低減する。一実施形態においては、ドレイン１２０は、ビット・ラインを電流ミラー（図示せず）に電気的に結合することにより電流を引き出す状態に置かれる。

時刻ｔ２から時刻ｔ３まで、ソース１１８に印加された電圧は、Ｖ_ＳＰ１に留まる。時刻ｔ３で、ソース１１８に印加された電圧は、それが時刻ｔ４でＶ_ＳＰ２に達するまでランプアップし始める。ソース１１８に印加された電圧は、時刻ｔ５までＶ_ＳＰ２に留まり、時刻ｔ５で、その電圧は、時刻ｔ６で電圧Ｖ_ＳＰ３に達するまでランプアップし始める。時刻ｔ６から時刻ｔ７まで、電荷蓄積構造１１４は、ソース１１８に印加されている電圧Ｖ_ＳＰ３を用いてプログラミングされている。時刻ｔ７で、セルは、図示の実施形態においては、プログラミング電圧を選択ゲート１１６から取り去ることにより選択解除される。また、時刻ｔ７で、ドレイン１２０は、電流がドレイン１２０から引き出される状態から解除され、そこにおいては、ドレイン１２０の電圧は、Ｖ_Ｄ２からＶ_Ｄ１へ戻されるよう動く。時刻ｔ８で、ソース１１８の電圧は、０Ｖまで低下される。

一実施形態において、Ｖ_ＰＳ１は７ボルトであり、Ｖ_ＰＳ２は８．５ボルトであり、Ｖ_ＰＳ３は１０．５ボルトであり、Ｖ_ＰＧは２ボルトであり、Ｖ_Ｄ１は２．５ボルトであり、Ｖ_Ｄ２は０．７ボルトである。一実施形態において、時刻ｔ２から時刻ｔ３までの時間は３マイクロ秒であり、時刻ｔ３から時刻ｔ５までの時間は４マイクロ秒であり、時刻ｔ５から時刻ｔ７までの時間は１５マイクロ秒であり、時刻ｔ０から時刻ｔ８までの合計時間は４０マイクロ秒より少ない。しかしながら、他の実施形態は、他のプログラミング電圧及び／又は時間を利用し得る。

プログラミング中に、電荷蓄積構造１１４から基板１１２への垂直電界は、電荷蓄積構造１１４の電荷とソース電圧（Ｖ_Ｓ）との関数である。最初に、消去されたメモリ・セルについては、電荷蓄積構造１１４は、消去されている状態であることから電子の不在に起因して、より高い電位にある。電子が電荷蓄積構造１１４に注入されるにつれ、電荷蓄積構造１１４の正の電荷は、低減され、従って、電界の全体は、プログラミング・サイクルが進むにつれ低減される。

図示の実施形態において、プログラム・サイクル中のプログラミングが実行され、ソース電圧は、プログラミング・サイクルが進むにつれ上昇される。プログラミング・サイクルの早期のため、ソース電圧は、より低いレベル（例えば、Ｖ_ＳＰ１）であり、電荷蓄積構造１１４と基板１１２との間の垂直電界は、プログラミング・サイクルの早期の部分中では一層低い。

Ｖ_ＳＰ３が最初にプログラミング・サイクルの始めにソース１１８に印加される場合、垂直電界は、電荷蓄積構造１１４がその最大の正電荷にある（消去される状態）ことと、ソース１１８が同時に最大電圧レベルにあることとに起因して最大になるであろう。

しかしながら、図２に示される実施形態の場合、初期にソース１１８に印加される一層低い電圧により、垂直電界は、プログラミング・サイクルの初期部分中に低減される。電荷が電荷蓄積構造１１４に注入されるにつれ、電荷蓄積構造１１４の正の電荷は、低減され、それにより垂直電界を低減する。垂直電界が下がるにつれ、ソース電圧は、上昇されることができる。その電圧がＶ_ＳＰ２まで上昇されるとき、より多くの電荷が、電荷蓄積構造１１４に注入され、それにより垂直電界を更に低減する。従って、最も高いソース電圧Ｖ_ＳＰ３が印加される時間まで、電荷蓄積構造１１４の正の電荷が低減されて、それにより垂直電界は、プログラミング・サイクルに最初に印加されたＶ_ＳＰ３のときより著しく小さい。

或るタイプのＮＶＭセルの場合、プログラミング中の高い垂直電界は、セルのゲート誘電体に損傷を生じさせ、それにより論理値を格納するセルの能力に悪影響を及ぼす。垂直電界が、説明される実施形態の場合プログラミング・サイクルの初期のより低い電圧に起因して低減されるので、プログラミング・サイクル中に垂直電界に起因して生じる損傷の量は、同様に低減される。この損傷の低減に起因して、メモリ・セルは、より多くのプログラミング・サイクルに耐え、そして動作可能性（ｏｐｅｒａｂｉｌｉｔｙ）を維持することができる。

他の実施形態においては、ゲート及びソースに印加される電圧、及びそれらの持続時間は、異なる場合がある。例えば、一実施形態においては、ソースに印加される電圧は、０Ｖから最大プログラミング・ソース電圧まで連続の線形ランプ関数である。他の実施形態においては、そのランプは、非線形関数（例えば、放物線状）を有する。他の実施形態は、異なる複数のソース・プログラミング電圧レベル、例えば、丁度２個（Ｖ_ＳＰ１とＶ_ＳＰ２）又は４個又はそれより多い個数を有する。図示の実施形態においては、ソースは、最長の期間（例えば、プログラミングの大部分が実行されているとき）最高の電圧（図２におけるＶ_ＳＰ３）に留まる。しかしながら、他の実施形態においては、ソース電圧は、より高い電圧レベルより低い一定の電圧レベルに一層長い期間留まる。

また、他の実施形態において、メモリ・セルの読み出しサイクルは、時刻ｔ８後に実行されて、セルを試験して、セルが適正にプログラミングされるかどうかを知る。セルが正しく読み出しを行わない場合、別のプログラミング・サイクルが実行されてもよい。

図３は、本発明に従ってＮＶＭセルをプログラミングするプログラミング・サイクルの別の実施形態のタイミング図である。図３の実施形態は、ソース電圧がプログラミング・サイクル中にステップ状に且つ不連続的に増大される点で図２の実施形態とは異なる。例えば、時刻ｔ０で、ソース電圧は、０電圧からＶ_ＳＰ１へ増大され、次いで時刻ｔ３でＶ_ＳＰ１から０Ｖに低減される。ソース電圧の次の増大（Ｖ_ＳＰ２）は、時刻ｔ４から時刻ｔ７まで生じる。ソース電圧が０ボルトへ低減される時間中（例えば、時刻ｔ３から時刻ｔ４まで、及び時刻ｔ７から時刻ｔ８まで）に、セルは、選択解除される。図示の実施形態において、メモリ・セル１１０は、０ボルトを選択ゲート１１６に（例えば、時刻ｔ２から時刻ｔ５まで、及び時刻ｔ６から時刻ｔ９まで）印加することにより選択解除される。

図３の実施形態において、セルは、ソース電圧の変化中に選択解除される。従って、電圧のオーバーシュートが生じる場合、そのオーバーシュートの過剰電圧に起因した垂直電界の増大は、セルが選択解除されるから当該セルを損傷させないであろう。

図２の実施形態は、セルがランプ前に又は電圧Ｖ_ＳＰ１、Ｖ_ＳＰ２及び／又はＶ_ＳＰ３へのランプ中に選択解除され、それによりセルがオーバーシュートが生じたときランプの終わりでデアサートされるように変更され得る。また、或る実施形態においては、ソース電圧は、図３の実施形態に示されるようにゼロ・ボルトへ戻されることなしに、次のより高い電圧へステップ状に上昇され得る。

図２及び図３のプログラミング・サイクルの１つの利点は、ソース電圧の増大の中間に断続的な読み出し動作が無い点でプログラミング・サイクルが中断しないことである。

プログラミング中にソースに印加される電圧を増大することを他のタイプのＮＶＭセルに利用し得る。

図４は、別のタイプのＮＶＭセルの部分側面図である。ＮＶＭセル４１０は、２つのバイアス・ゲート、即ち、制御ゲート４３０及び選択ゲート４２８を含む。ＮＶＭセル４１０は、窒化物の電荷蓄積構造４２６を含む。電荷蓄積構造４２６、選択ゲート４２８、制御ゲート４３０は、基板４１２の上に配置されている。ＮＶＭセル４１０は、ソース４１９及びドレイン４１８の両方を含む。

ＮＶＭセル４１０をプログラミングし、そして電荷を電荷蓄積構造４２６に注入するため、ソース・プログラム電圧が、ソース４１９に印加され、プログラム電圧が、制御ゲート４３０に印加され、プログラム電圧が、選択ゲート４２８を選択するために印加され、そしてより低い電圧が、ドレイン４１８に印加される。この実施形態の場合、ソース４１９に印加される電圧は、プログラミング中に増大される。或る実施形態においては、制御ゲート４３０に印加されるプログラミング電圧は、プログラミング中に同様に増大される。

本明細書で説明されるように、用語「ソース」は、メモリ・セルの格納場所の読み出し中にキャリヤ（例えば、Ｎチャネル・デバイスでは電子、又はＰチャネル・デバイスではホール）を供給するメモリ・セルの電流電極を示す。ドレインは、メモリ・セルの格納場所の読み出し中にキャリヤを受け取るメモリ・セルの電流電極である。一部のＮＶＭは、２以上の格納場所を有し、従って、メモリ・セルの電流電極のソース又はドレインの指定は、どの格納場所が読み出し中に読み出されているかに依存するであろう。従って、マルチ格納場所セルの格納場所の書き込み中の電流電極に対するソース又はドレインの指定は、格納場所の読み出し中のその使用に依存するであろう。

一実施形態は、読み出し動作中にソースとして機能する第１の電流電極と、読み出し動作中にドレインとして機能する第２の電流電極と、バイアスするゲートとして機能する制御電極とを含む不揮発性メモリ（ＮＶＭ）セルをプログラミングする方法を含む。本方法は、第１のプログラミング電圧を前記第１の電流電極に印加するステップと、前記第１のプログラミング電圧を印加した後で、第２のプログラミング電圧を前記第１の電流電極に印加するステップとを含む。前記第２のプログラミング電圧は、前記第１のプログラミング電圧より大きい。本方法はまた、第１のプログラミング電圧を印加する前記ステップ中にプログラミング電圧を前記制御電圧に印加するステップと、第２のプログラミング電圧を印加する前記ステップ中にプログラミング電圧を前記制御電圧に印加するステップとを含む。別の実施形態においては、第１のプログラミング電圧を印加する前記ステップが、前記第１のプログラミング電圧までランプアップすることにより実行されるよう特徴付けられる。更に別の実施形態においては、第２のプログラミング電圧を印加する前記ステップが、前記第１のプログラミング電圧から前記第２のプログラミング電圧までランプすることにより実行されるよう特徴付けられる。別の実施形態においては、前記第１のプログラミング電圧が、第１の持続時間にわたり印加され、そして前記第２のプログラミング電圧が、第２の持続時間にわたり印加される。更に別の実施形態においては、前記第２の持続時間が、前記第１の持続時間より長い。更に別の実施形態においては、前記ＮＶＭセルが、前記第１のプログラミング電圧を印加することと前記第２のプログラミング電圧を印加することとの間で選択解除される。別の実施形態においては、前記第１のプログラミング電圧及び第２のプログラミング電圧が、第１のプログラミング電圧を第１の電流電極に印加する前記ステップ及び第２のプログラミング電圧を第１の電流電極に印加する前記ステップ中に前記制御電極に印加される電圧より大きい。更に別の実施形態においては、前記第２の電流電極が、第１のプログラミング電圧を第１の電流電極に印加する前記ステップ前に第３の電圧であり、そして前記第２の電流電極が、第１のプログラミング電圧を第１の電流電極に印加する前記ステップ中に前記第３の電圧とは異なる電圧であり、そして前記第２の電流電極が、第２のプログラミング電圧を第１の電流電極に印加する前記ステップ中に前記第３の電圧とは異なる電圧である。別の実施形態においては、第２のプログラミング電圧を印加する前記ステップが、第１のプログラミング電圧を印加する前記ステップからとぎれなく続く。更に別の実施形態においては、本方法は、第１のプログラミング電圧を印加する前記ステップの後に、前記第２のプログラミング電圧より大きい第３のプログラミング電圧を前記第１の制御電極に印加するステップを更に含む。別の実施形態においては、第３のプログラミング電圧を印加する前記ステップが更に、前記第２のプログラミング電圧から前記第３のプログラミング電圧へランプすることにより実行されるよう特徴付けられる。更に別の実施形態においては、第３のプログラミング電圧を印加する前記ステップが、第２のプログラミングを印加する前記ステップからとぎれなく続く。別の実施形態においては、前記第１のプログラミング電圧が、第１の持続時間にわたり印加され、前記第２のプログラミング電圧が、第２の持続時間にわたり印加され、そして前記第３のプログラミング電圧が、第３の持続時間にわたり印加される。更に別の実施形態においては、前記第３の持続時間が、前記第１の持続時間より長く、そして前記第３の持続時間が、前記第２の持続時間より長い。別の実施形態においては、本方法は、前記ＮＶＭのセルを前記第２のプログラミング電圧を印加することと前記第３のプログラミング電圧を印加することとの間で選択解除するステップを含む。更に別の実施形態においては、前記ＮＶＭのセルが、金属層、ポリシリコン層、ナノ結晶の層、及び電荷蓄積誘電体層から成るグループから選択された蓄積層を有する。別の実施形態においては、第１のプログラミング電圧を第１の電流電極に印加する前記ステップ及び第２のプログラミング電圧を第１の電流電極に印加する前記ステップが更に、前記第１のプログラミング電圧を通って前記第２のプログラミング電圧へランプすることにより実行されるように特徴付けられる。請求項１記載の方法。

別の実施形態は、不揮発性（ＮＶＭ）セルを読み出すためのバイアスするゲート、ソース及びドレインを含む当該不揮発性（ＮＶＭ）セルをプログラミングする方法を含む。本方法は、第１の電圧を前記ソースに第１の持続時間にわたり印加するステップと、第１の電圧を印加する前記ステップ後で且つ前記ＮＶＭセルの読み出しを実行する前に、第２の電圧を前記ソースに第２の持続時間にわたり印加するステップとを含む。前記第２の電圧は、前記第１の電圧より大きい。本方法は、第２の電圧を印加する前記ステップ後で且つ前記ＮＶＭセルの読み出しを実行する前に、第３の電圧を前記ソースに第３の持続時間にわたり印加するステップを含む。前記第３の電圧は、前記第２の電圧より大きい。更に別の実施形態においては、前記第３の持続時間が、前記第１の持続時間より長く、そして前記第３の持続時間が、前記第２の持続時間より長い。

別の実施形態は、読み出すためのバイアスするゲート、ソース及びソースを含む不揮発性（ＮＶＭ）セルをプログラミングする方法を含む。本方法は、第１の電圧を前記ソースに印加するステップ及び第２の電圧を前記ソースに印加するステップを含むとぎれなしの部分を含む。前記第２の電圧は、前記第１の電圧より大きい。前記とぎれなしの部分は、第３の電圧を前記ソースに印加するステップを含む。前記第３の電圧は、前記第２の電圧より大きい。本方法はまた、第１の電圧を前記ソースに印加する前記ステップ中に電圧を前記バイアスするゲートに印加するステップと、第２の電圧を前記ソースに印加する前記ステップ中に電圧を前記バイアスするゲートに印加するステップと、第３の電圧を前記ソースに印加する前記ステップ中に電圧を前記バイアスするゲートに印加するステップとを含む。

本発明の特定の実施形態が示されそして説明されたが、本明細書の教示に基づいて、本発明及びそのより広い局面から逸脱することなしに、更なる変化及び変更を行い得ることが当業者に認められ、従って、添付の特許請求の範囲は、それらの範囲内に、本発明の真の趣旨及び範囲内にある全てのそのような変化及び変更を包含するものである。

図１は、一タイプの不揮発性メモリの部分側面図である。図２は、本発明の一実施形態に従って不揮発性メモリ・セルをプログラミングするタイミング図である。図３は、本発明の別の実施形態に従って不揮発性メモリ・セルをプログラミングするタイミング図である。図４は、別のタイプの不揮発性メモリ・セルの部分側面図である。

Claims

読み出し動作中にソースとして機能する第１の電流電極と、読み出し動作中にドレインとして機能する第２の電流電極と、バイアスするゲートとして機能する制御電極とを含む不揮発性メモリ（ＮＶＭ）セルをプログラミングする方法であって、
第１のプログラミング電圧を前記第１の電流電極に印加するステップと、
前記第１のプログラミング電圧を印加した後で、当該第１のプログラミング電圧より大きい第２のプログラミング電圧を前記第１の電流電極に印加するステップと、
第１のプログラミング電圧を印加する前記ステップ中にプログラミング電圧を前記制御電圧に印加し、且つ第２のプログラミング電圧を印加する前記ステップ中にプログラミング電圧を前記制御電圧に印加するステップと
を備える方法。
第１のプログラミング電圧を印加する前記ステップが、前記第１のプログラミング電圧までランプアップすることにより実行されるよう特徴付けられる請求項１記載の方法。
第２のプログラミング電圧を印加する前記ステップが、前記第１のプログラミング電圧から前記第２のプログラミング電圧までランプすることにより実行されるよう特徴付けられる請求項２記載の方法。
前記第１のプログラミング電圧が、第１の持続時間にわたり印加され、
前記第２のプログラミング電圧が、第２の持続時間にわたり印加される
請求項１記載の方法。
前記第２の持続時間が、前記第１の持続時間より長い請求項４記載の方法。
前記ＮＶＭセルが、前記第１のプログラミング電圧を印加することと前記第２のプログラミング電圧を印加することとの間で選択解除される請求項１記載の方法。
前記第１のプログラミング電圧及び第２のプログラミング電圧が、第１のプログラミング電圧を第１の電流電極に印加する前記ステップ及び第２のプログラミング電圧を第１の電流電極に印加する前記ステップ中に前記制御電極に印加される電圧より大きい請求項１記載の方法。
前記第２の電流電極が、第１のプログラミング電圧を第１の電流電極に印加する前記ステップ前に第３の電圧であり、
前記第２の電流電極が、第１のプログラミング電圧を第１の電流電極に印加する前記ステップ中に前記第３の電圧とは異なる電圧であり、
前記第２の電流電極が、第２のプログラミング電圧を第１の電流電極に印加する前記ステップ中に前記第３の電圧とは異なる電圧である
請求項１記載の方法。
第２のプログラミング電圧を印加する前記ステップが、第１のプログラミング電圧を印加する前記ステップからとぎれなく続く請求項１記載の方法。
第１のプログラミング電圧を印加する前記ステップの後に、前記第２のプログラミング電圧より大きい第３のプログラミング電圧を前記第１の制御電極に印加するステップを更に備える請求項１記載の方法。
第３のプログラミング電圧を印加する前記ステップが更に、前記第２のプログラミング電圧から前記第３のプログラミング電圧へランプすることにより実行されるよう特徴付けられる請求項１０記載の方法。
第３のプログラミング電圧を印加する前記ステップが、第２のプログラミングを印加する前記ステップからとぎれなく続く請求項１０記載の方法。
前記第１のプログラミング電圧が、第１の持続時間にわたり印加され、
前記第２のプログラミング電圧が、第２の持続時間にわたり印加され、
前記第３のプログラミング電圧が、第３の持続時間にわたり印加される
請求項１０記載の方法。
前記第３の持続時間が、前記第１の持続時間より長く、
前記第３の持続時間が、前記第２の持続時間より長い
請求項１３記載の方法。
前記ＮＶＭのセルを前記第２のプログラミング電圧を印加することと前記第３のプログラミング電圧を印加することとの間で選択解除するステップを更に備える請求項１０記載の方法。
前記ＮＶＭのセルが、金属層、ポリシリコン層、ナノ結晶の層、及び電荷蓄積誘電体層から成るグループから選択された蓄積層を有する請求項１記載の方法。
第１のプログラミング電圧を第１の電流電極に印加する前記ステップ及び第２のプログラミング電圧を第１の電流電極に印加する前記ステップが、前記第１のプログラミング電圧を通って前記第２のプログラミング電圧へランプすることにより実行されるように特徴付けられる請求項１記載の方法。
不揮発性（ＮＶＭ）セルを読み出すためのバイアスするゲート、ソース及びドレインを含む当該不揮発性（ＮＶＭ）セルをプログラミングする方法であって、
第１の電圧を前記ソースに第１の持続時間にわたり印加するステップと、
第１の電圧を印加する前記ステップ後で且つ前記ＮＶＭセルの読み出しを実行する前に、前記第１の電圧より大きい第２の電圧を前記ソースに第２の持続時間にわたり印加するステップと、
第２の電圧を印加する前記ステップ後で且つ前記ＮＶＭセルの読み出しを実行する前に、前記第２の電圧より大きい第３の電圧を前記ソースに第３の持続時間にわたり印加するステップと
を備える方法。
前記第３の持続時間が、前記第１の持続時間より長く、
前記第３の持続時間が、前記第２の持続時間より長い
請求項１８記載の方法。
読み出すためのバイアスするゲート、ソース及びソースを含む不揮発性（ＮＶＭ）セルをプログラミングする方法であって、
第１の電圧を前記ソースに印加するステップと、
前記第１の電圧より大きい第２の電圧を前記ソースに印加するステップと、
前記第２の電圧より大きい第３の電圧を前記ソースに印加するステップと、
第１の電圧を前記ソースに印加する前記ステップ中に電圧を前記バイアスするゲートに印加し、第２の電圧を前記ソースに印加する前記ステップ中に電圧を前記バイアスするゲートに印加し、且つ第３の電圧を前記ソースに印加する前記ステップ中に電圧を前記バイアスするゲートに印加するステップと、を備えるとぎれなしの部分を含む方法。