JP5259918B2 - 反転ビット線、電荷をトラップする不揮発性メモリ、およびその動作方法 - Google Patents
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- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- Semiconductor Memories (AREA)
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Description
A:12〜16V
B:4〜6V
C:0.7〜1V
D:7〜9V
E:0V
F:0V
G:0V
H:フローティング
I:4〜6V
J:0V
A:12〜16V
B:0V
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E:4〜6V
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G:0V
H:4〜6V
I:フローティング
J:0V
A:2〜5V
B:0V
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G:0V
H:0V
1:1〜3V
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D:4〜6V
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F:0V
G:0V
H:1〜3V
1:0V
J:0V
A:−10〜−15V
B:フローティング(正しい???)
C:フローティング
D:フローティング
E:フローティング
F:5〜10V
G:フローティング
H:フローティング
I:フローティング
J:フローティング
Claims (16)
- 第1の導電型を有する半導体本体と、
該半導体本体の上にある複数のワード線と、
該複数のワード線と前記半導体本体との間のメモリセルのアレイであって、該アレイは少なくとも1つのセクタを含み、前記メモリセルは、前記複数のワード線におけるワード線に接触するそれぞれの制御ゲートと、該制御ゲートと前記半導体本体との間の電荷トラップ構造体とを含み、かつそれぞれのメモリセルに該当する制御ゲートに対応する前記電荷トラップ構造体が左右に2つの記憶位置を有する、メモリセルのアレイと、
該アレイにおけるメモリセルの列同士の間で、前記複数のワード線に関して略直交して配列され、前記半導体本体の上にあり、印加されるバイアス電圧に応答して前記半導体本体における反転ビット線を引き起こすように配列された、複数の電流制御線と、
該複数の電流制御線、前記複数のワード線、および前記半導体本体に接続され、前記メモリセルにおける電荷蓄積によってデータをプログラムおよび消去するための、ならびに記憶データを読み出すためのバイアス機構を適用する、制御回路と
を備え、
前記アレイにおける特定のメモリセルの左側の前記記憶位置に1ビットのデータをプログラムするための前記バイアス機構は、前記特定のメモリセルの左側のメモリセルと電流制御線下における反転ビット線を介して前記電荷トラップ構造体の左側の前記記憶位置にソース側ホット電子注入を引き起こし、それによって、前記左側の読出し用の高閾値状態を確立し、
前記アレイにおける前記特定のメモリセルの右側の前記記憶位置に1ビットのデータをプログラムするための前記バイアス機構は、前記特定のメモリセルの右側のメモリセルと電流制御線下における反転ビット線を介して前記電荷トラップ構造体の右側の前記記憶位置にソース側ホット電子注入を引き起こし、それによって、前記右側の読出し用の高閾値状態を確立し、
前記少なくとも1つのセクタにおけるデータを消去するための前記バイアス機構は、前記セクタにおける前記メモリセルに接続された少なくとも1つのワード線と前記半導体本体との間に負の電圧を印加することによって電荷平衡を引き起こすことを含み、前記負の電圧は、前記電荷トラップ構造体と前記半導体本体との間にFNトンネル効果を引き起こすのに十分であり、該FNトンネル効果は、前記制御ゲートと前記電荷トラップ構造体との間のFNトンネル効果によってバランスがとられており、ついには前記セクタにおける前記メモリセルにおいて目標低閾値電圧が確立され、
前記アレイにおける特定のメモリセルの前記左側と右側の一方の1ビットのデータを読み出すための前記バイアス機構は、前記特定のメモリセルの前記左側および右側の比較的導電性の反転ビット線を引き起こし、前記特定のメモリセルの前記制御ゲートに接続された前記ワード線に読出しバイアス電圧を印加する
集積回路メモリ。 - 前記特定のメモリセルの前記左側と右側の一方の側の1ビットのデータをプログラムするための前記バイアス機構は、
前記半導体本体に本体バイアス電圧を印加すること、
前記特定のメモリセルに接続されたワード線に、および、前記一方の側の第2のメモリセルを含む、前記ワード線に接続された他のメモリセルに、プログラム電圧を印加すること、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第1の電流制御線に、その第1の電流制御線の下に比較的導電性の反転ビット線を引き起こすのに十分な、第1のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成すること、および前記第1の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続すること、
前記特定のメモリセルと第2のメモリセルとの間の第2の電流制御線に、その第2の電流制御線の下に比較的抵抗性の反転ビット線を引き起こすのに十分な、第2のバイアス電圧を印加し、および前記第2のメモリセルの一方側に隣接する第3の電流制御線に、その第3の電流制御線および前記第2のメモリセルの下に比較的導電性の反転ビット線を引き起こすのに十分な、第3のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成すること、および前記第2および第3の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項1に記載の集積回路メモリ。 - 前記特定のメモリセルの左側と右側の一方の側の1ビットのデータを読み出すための前記バイアス機構は、
前記特定のメモリセルに接続されたワード線に読出し電圧を印加すること、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第1の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第1のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成すること、および前記第1の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続すること、
前記左側と右側の前記一方の側の前記特定のメモリセルに隣接する第2の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第2のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成すること、および前記第2の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項1に記載の集積回路メモリ。 - 前記目標低閾値は2Vよりも高い、請求項1に記載の集積回路メモリ。
- 前記目標低閾値は3Vよりも高い、請求項1に記載の集積回路メモリ。
- 前記複数のメモリセルにおける前記制御ゲートは、仕事関数が4.25eVよりも大きい材料を含む、請求項1に記載の集積回路メモリ。
- 前記複数のメモリセルにおける前記制御ゲートはp型ポリシリコンでできている、請求項1に記載の集積回路メモリ。
- 前記複数のメモリセルにおける前記制御ゲートはp型ポリシリコンでできており、前記複数の電流制御線はn型ポリシリコンでできている、請求項1に記載の集積回路メモリ。
- 前記複数の電流制御線は、幅が、それらを形成するのに利用される製造工程の最小フィーチャサイズと略等しい導電線でできている、請求項1に記載の集積回路メモリ。
- 前記電荷トラップ構造体は、二酸化ケイ素を含む底層と、窒化ケイ素を含む中間層と、二酸化ケイ素を含む頂層とを備える、請求項1に記載の集積回路メモリ。
- 集積回路メモリの動作方法であって、該メモリは、第1の導電型を有する半導体本体と、該半導体本体の上にある複数のワード線と、該複数のワード線と前記半導体本体との間のメモリセルのアレイであって、該アレイは少なくとも1つのセクタを含み、前記メモリセルは、前記複数のワード線におけるワード線に接触するそれぞれの制御ゲートと、該制御ゲートと前記半導体本体との間の電荷トラップ構造体とを含み、かつそれぞれのメモリセルに該当する制御ゲートに対応する電荷トラップ構造体が左右に2つの記憶位置を有する、メモリセルのアレイと、該アレイにおけるメモリセルの列同士の間で、前記複数のワード線に関して略直交して配列され、前記半導体本体の上にあり、印加されるバイアス電圧に応答して前記半導体本体における反転ビット線を引き起こすよう配列された、複数の電流制御線とを含み、
前記アレイにおける特定のメモリセルの左側の記憶位置に1ビットのデータをプログラムするためのバイアス機構を適用することによって、前記特定のメモリセルの左側のメモリセルと電流制御線下における反転ビット線を介して前記電荷トラップ構造体の左側の記憶位置にソース側ホット電子注入を引き起こし、前記左側の読出し用の高閾値状態を確立し、
前記アレイにおける前記特定のメモリセルの右側の記憶位置に1ビットのデータをプログラムするためのバイアス機構を適用することによって、前記特定のメモリセルの右側のメモリセルと電流制御線下における反転ビット線を介して前記電荷トラップ構造体の右側の記憶位置にソース側ホット電子注入を引き起こし、前記右側の読出し用の高閾値状態を確立し、
前記少なくとも1つのセクタにおけるデータを消去するためのバイアス機構を適用し、前記セクタにおける前記メモリセルに接続された少なくとも1つのワード線と前記半導体本体との間に負の電圧を印加することによって電荷平衡を引き起こし、前記負の電圧は、前記電荷トラップ構造体と前記半導体本体との間にFNトンネル効果を引き起こすのに十分であり、該FNトンネル効果は、前記制御ゲートと前記電荷トラップ構造体との間のFNトンネル効果によってバランスがとられ、ついには前記セクタにおける前記メモリセルにおいて目標低閾値電圧が確立され、
前記アレイにおける特定のメモリセルにおける1ビットのデータを読み出すためのバイアス機構を適用し、前記特定のメモリセルの前記左側および右側に比較的導電性の反転ビット線を引き起こし、前記特定のメモリセルの前記制御ゲートに接続された前記ワード線に読出しバイアス電圧を印加すること
を含む集積回路メモリの動作方法。 - 前記特定のメモリセルの前記左側と右側の一方の側の1ビットのデータをプログラムするための前記バイアス機構は、
前記半導体本体に本体バイアス電圧を印加し、
前記特定のメモリセルに接続されたワード線に、および、前記一方の側の第2のメモリセルを含む、前記ワード線に接続された他のメモリセルに、プログラム電圧を印加し、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第1の電流制御線に、その第1の電流制御線の下に比較的導電性の反転ビット線を引き起こすのに十分な、第1のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成し、および前記第1の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続し、
前記特定のメモリセルと第2のメモリセルとの間の第2の電流制御線に、その第2の電流制御線の下に比較的抵抗性の反転ビット線を引き起こすのに十分な、第2のバイアス電圧を印加し、および前記第2のメモリセルの一方側に隣接する第3の電流制御線に、その第3の電流制御線および前記第2のメモリセルの下に比較的導電性の反転ビット線を引き起こすのに十分な、第3のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成し、および前記第2および第3の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項11に記載の集積回路メモリの動作方法。 - 前記特定のメモリセルの左側と右側の一方の側の1ビットのデータを読み出すための前記バイアス機構は、
前記特定のメモリセルに接続されたワード線に読出し電圧を印加し、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第1の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第1のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成し、および前記第1の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続し、
前記左側と右側の前記一方の側の前記特定のメモリセルに隣接する第2の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第2のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成し、および前記第2の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項11に記載の集積回路メモリの動作方法。 - 前記目標低閾値は2Vよりも高い、請求項11に記載の集積回路メモリの動作方法。
- 前記目標低閾値は3Vよりも高い、請求項11に記載の集積回路メモリの動作方法。
- 前記少なくとも1つのセクタにおけるメモリセルをプログラムする前に、前記少なくとも1つのセクタにおいて低閾値状態を設定するためのバイアス機構を適用することであって、前記セクタにおける前記メモリセルに接続された少なくとも1つのワード線と前記半導体本体との間に負の電圧を印加することによって電荷平衡を引き起こすことを含み、前記負の電圧は、前記電荷トラップ構造体と前記半導体本体との間にFNトンネル効果を引き起こすのに十分であり、該FNトンネル効果は、前記制御ゲートと前記電荷トラップ構造体との間のFNトンネル効果によってバランスがとられており、ついには前記セクタにおける前記メモリセルにおいて目標低閾値電圧が確立されることを含む請求項11に記載の集積回路メモリの動作方法。
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