JP2004152977A - 半導体記憶装置 - Google Patents
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Abstract
【課題】フラッシュメモリは急速に低価格化が進み、小さく形成出来、しかも多値記憶に適したメモリ方式が求められている。多レベル閾値による多値記憶に適したＡＮＤ型は、反転層を配線に用いると面積が小さくできるが、セル間の書込み特性ばらつきが大きくなる。またさらなる多値化を推し進める上で有望な記憶場所を変えて多値化を図る方法では読出し動作時のディスターブが問題になる。
【解決手段】互いに並行に形成された、ソース領域、ドレイン領域に対し、ソース、ドレイン領域の間にこれと並行でかつオーバーラップのない位置に補助電極構造を有し、書込みには補助電極をソース側注入ホットエレクトロンの補助電極として用い、読出し時には補助電極下に形成した反転層をソース、あるいはドレイン領域として用いることにより、セル間の書込み特性ばらつきが低減された半導体記憶装置を実現する方法を提供する。
【選択図】 図１
【解決手段】互いに並行に形成された、ソース領域、ドレイン領域に対し、ソース、ドレイン領域の間にこれと並行でかつオーバーラップのない位置に補助電極構造を有し、書込みには補助電極をソース側注入ホットエレクトロンの補助電極として用い、読出し時には補助電極下に形成した反転層をソース、あるいはドレイン領域として用いることにより、セル間の書込み特性ばらつきが低減された半導体記憶装置を実現する方法を提供する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶素子および半導体装置係り、特に、低コストで高信頼な半導体記憶装置に関する。
【０００２】
【従来の技術】
携帯性に優れたデータ格納用として、半導体不揮発性メモリであるフラッシュメモリが広く用いられ始めている。フラッシュメモリのビット当りの価格は年々急速に下がっており、その下がり方は微細化のみから期待される下がり方よりも急峻である。これは素子構造上の工夫あるいは多値記憶の導入によるものである。ファイル用途大容量フラッシュメモリの従来技術は、例えば、非特許文献１および非特許文献２に述べられている。前者は小さいセル面積の実現に向いておりＮＡＮＤ型と呼ばれている、後者は、フローティングゲート内に蓄積する電子個数を制御することで多ビット記憶を行う多値記憶動作に向いておりＡＮＤ型と呼ばれている。いずれもビットコスト低減に効果がある。
【０００３】
また、別な多値記憶の例が、非特許文献３に示されている。これは、ＳｉＮを記憶領域に用い、ホットエレクトロンによる電荷注入を行う素子である。ホットエレクトロンがドレイン端付近で主に発生すること、またＳｉＮトラップに電荷が捕獲されるため注入された場所付近に電荷が留まることを利用する。ソース、ドレインに印加する電圧を入れ替えることでソース端とドレイン端の両端を電荷蓄積領域として用いる。この書込み方法は大きな電流が流れるため、電源の電流供給能力の限界から多ビットを同時に書込むファイル用途には適さない。より低いドレイン電流で書込みのできるソース側注入による書込み動作が、特許文献１に開示されている。この特許では、ソース側注入のための補助電極と小さいセル面積を両立させる技術として、補助電極下に形成した反転層を配線として用いる動作が述べられている。
【０００４】
【特許文献１】
特開２００１−１５６２７５号公報
【非特許文献１】
「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング（Ｆ． Ａｒａｉ ｅｔ ａｌ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）」、２０００年、ｐ．７７５−７７８
【非特許文献２】
小林 他、「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング （Ｔ． Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）」、２００１年、ｐ２９−３２
【非特許文献３】
ビー・アイタン他、「インターナショナル・コンファレンス・オン・ソリッド・ステート・デバイス・アンド・マテリアルズ（Ｂ． Ｅｉｔａｎ ｅｔ ａｌ， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）」、１９９９年、ｐ．５２２−５２４
【０００５】
【発明が解決しようとする課題】
フラッシュメモリは素子構造上の工夫あるいは多値記憶の導入で、加工寸法の縮小による微細化以上のビットコスト低減を実現してきた。またフラッシュメモリの容量増大に従って音楽ファイル、動画等サイズの大きなファイルを扱う応用が広がっている。このため、大容量でしかも書込み速度が速いフラッシュメモリの需要が今後ますます高まってくると予想される。
【０００６】
しかしながら、ＮＡＮＤ型の素子構造は平面構造メモリセルの理論的限界である単位セル当たり面積４Ｆ２（Ｆは加工寸法）に近づいており、これ以上構造上の工夫を行ってセル面積を縮小することは困難である。このため今後は多値記憶を推し進める必要がある。同時にファウラーノードハイム（以下ＦＮと略す）トンネルによって書込みを行う方式であるため、書込みが速くない、あるいは大電圧を使う必要があるという課題がある。
【０００７】
一方、ＡＮＤ型はホットエレクトロン書込み技術を採用し、書込みが高速である。ソース側注入方式のホットエレクトロン書込みであるため多くのセルへの同時書込みにも適する。加えて、アレイ構成が並列接続であり、ＮＡＮＤ型のように直列接続でないため、他のセルの記憶情報の影響を受けにくく、セル当たり多ビット記憶にも適しているが、課題もある。セル面積の観点から、拡散層が平行に走るアレイ構造をしているため、拡散層広がりあるいは素子分離領域のためにワード線に垂直方向のピッチが縮小しにくいという問題がある。これを解決する方法として神垣等の特許（特許文献１を参照）の実施例３にあるように、データ線に並行に走る電極の下に形成した反転層を配線として用いる動作方式が考えられる。これによって不純物打ち込みによる拡散層形成を省略したアレイ方式で動作が可能である。この場合、隣り合う電極（ここでは電極１と電極２と呼ぶ）の間で書込み動作が行われる。電極１下の反転層に０Ｖ、電極２下の反転層には高い電圧３．５Ｖを与え、電極１に与える電位をあまり高くない１．５Ｖに設定することでその下に形成される反転層を高抵抗にし、電極１の端で電界を集中させてソース側注入を行うものである。この方式の課題は、位置に依存した書込みばらつきである。メモリセルの位置によってコンタクトとの距離が異なり、従って電極１下の反転層抵抗が場所依存で異なることになる。このため電圧降下によってセルに印加される電位が変化し、セル間で書込み特性が異なることになる。
【０００８】
従って本発明の目的とするところは、反転層を配線に利用するメモリ方式において、セル間の書込み特性ばらつきの小さい半導体記憶装置を実現する方法を提供することである。
【０００９】
また、本発明の他の目的は、多ビット記憶一般の課題である読出しディスターブの問題を解決することである。現在実用化されている多ビット記憶はフローティングゲート内に蓄積する電荷量を４種類とし、４レベルのしきい電圧（以下単に閾値と呼ぶ）の記憶状態を作ることで２ビットの記憶を行っている。記憶された電荷量に従ってトランジスタのしきい電圧が変化し、これを読み出すわけである。この時情報保持中の特性変動、素子間の特性ばらつき等を補償して明確に情報を分離して読出すために各情報に対応するしきい電圧はある程度離れた値に設定する必要がある。例えば１Ｖ程度離す事が必要であるとすると、２ビット記憶では最大しきい電圧と最小しきい電圧の差は３Ｖであるが、これが３ビット記憶になると７Ｖの差が生ずる。このような高いしきい電圧まで電荷を注入するにはそれだけ高い書き込み電圧が必要となる。また、読出しにおいても高いコントロールゲート電圧が必要となる。これら高電圧の使用は周辺回路におけるトランジスタサイズの増大に結びつき、チップ面積が増大してコストが上昇する。また、読出しによる蓄積情報の破壊、所謂読出しディスターブについても悪化する。
【００１０】
また、ソース端、ドレイン端を記憶領域として用いる多値記憶方式の場合には基本的に２ビット記憶までしかできない。
【００１１】
そこで上記二つの記憶方式を組合せた多値記憶が考えられる。例えばソース端、ドレイン端に注入する電荷量を変える事で各々２ビット、計４ビット記憶する手段である。これなら一端に記憶する情報は２ビットつまり４レベルのみで４ビットの記憶を実現できる。この手段の課題は読出し動作である。上記従来の技術のような読出しでは、読み出したい情報の他端の情報は電荷蓄積領域付近のシリコン基板表面を空乏化させることで遮蔽している。従って一定大きさのドレイン電圧が必要である。このドレイン電圧は遮蔽すべきしきい電圧が高ければそれだけ高く設定しなければならないため、従来技術のように、一端で１ビットしか記憶しない場合はよいが、２ビット以上記憶する場合、読出しドレイン電圧は大きく設定せざるを得ず、読出し動作におけるホットキャリア発生による記憶情報破壊が問題になる。つまりここでも読出しディスターブが問題になる。
【００１２】
従って本発明の目的とするところは、低コスト、高集積でありながら読出しディスターブに強い半導体記憶装置を実現する方法を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は互いに並行に形成された、ソース領域、ドレイン領域に対し、ソース、ドレイン領域の間にこれと並行でかつオーバラップのない位置に補助電極構造を有し、書込みには補助電極をソース側注入ホットエレクトロンの補助電極として用い、読出し時には補助電極下に形成した反転層をソース、あるいはドレイン領域として用いることを特徴とする。
【００１４】
本発明の他の手段、目的と特徴は、以下の実施の形態から明らかになろう。
【００１５】
【発明の実施の形態】
以下には、本発明の具体的な実施例による半導体素子及び半導体装置を説明する。
【００１６】
＜実施例１＞
図１には、本実施例による記憶素子の断面構造を示す。Ｐ型シリコン基板（１６）に、ｎ型のウェル領域（１５）が設けられており、さらにその中にｐ型のウェル領域（１４）が設けられる３重ウェル構造を持ち、ｐ型ウエル内にｎ型の拡散層領域（２）（３）（６）（７）領域が設けられている。シリコン基板表面の電位を制御するためのｎ型多結晶シリコンからなる補助電極（４）（８）（９）、ｎ型多結晶シリコンとＷ（タングステン）の積層構造で形成された制御電極（５）があり、この制御電極（５）はワード線を兼ねている。シリコン基板表面に設けられた厚さ８ｎｍのＳｉＯ２からなる絶縁膜（１９）を介して、シリコンの平均径１８ｎｍの複数の微小結晶粒（１７）からなる電荷蓄積領域（１０）（１１）が設けられている。シリコン微小結晶粒（１７）と制御電極（５）の間には厚さ１０ｎｍのＳｉＯ２膜（２０）が形成されている。また補助電極（４、８、９）とシリコン基板の間には厚さ６ｎｍのＳｉＯ２膜（１８）が設けられている。メモリセルアレイはこのような構造が繰り返されている。またこの断面では、通常素子分離用に設けられる絶縁膜で埋め込まれた溝が設けられていないという特徴がある。
【００１７】
補助電極（４）（８）（９）下の基板表面と電荷蓄積領域（１０）（１１）下の基板表面は異なる不純物濃度となっている。
【００１８】
図２には上面図を示す。説明のために必要な部分を除き金属配線は省いてある。点線で囲った部分（２１）が単位セルに対応する。また図中のＡ−Ｂ断面が図１に対応する。図面Ｙ方向にワード線が６４本繰り返された構造を基本単位（以下これをメモリマットと呼ぶ）としており、その両端で補助電極（４）（８）（９）が一本おきに結束（２４）（３０）され、隣接補助電極に独立な電圧を与えることが可能である。この端部では素子分離用の絶縁膜で埋め込まれた溝が存在し、アクティブ領域が互いに絶縁されている。拡散層（２）（３）はこのアクティブ領域（３２、２７）に接続され、さらにこの拡散層（２）（３）と配線へのコンタクト構造（２６、３１）との間に存在するゲート電極（２８）（２５）によって選択用のＭＯＳトランジスタが形成されている。この選択ＭＯＳを介して拡散層配線からなるローカルなビット線（２）（３）（６）（７）はグローバルなデータ線（３４）（３５）（３３）（３６）に接続されている。一本のグローバルデータには複数のローカルデータ線が接続され、階層化されたデータ線構造を採っている。これは充放電すべき容量を低減させ、高速動作、低消費電力化に効果がある。同時に、選択されたメモリマットに書き込む時以外には高いデータ線電圧をメモリセルに印加することを避けることが出来、非選択セルへのディスターブを軽減させることが可能である。さらに、後で述べるような読出し動作において、比較的高抵抗の反転層ソース線の長さを短くすることが可能であり、読出し動作の高速化にも効果がある。また、補助電極（４）とｎ型不純物が導入されたアクティブ領域（２２）が重なった構造が存在するという特徴がある。ただし補助電極（４）とアクティブ領域（２２）は基板表面に形成された絶縁膜によって絶縁されている。このアクティブ領域はコンタクト構造を介して金属配線（２３）に接続されている。この構造により、補助電極（４）に正の電圧を与え、ゲート下の基板表面に反転層（１）を形成した場合、金属配線（２３）から、アクティブ領域（２２）を介して反転層（１）に電位を与えることが可能である。また両隣の補助電極についても同様に、ｎ型不純物が導入された領域とのオーバーラップ領域、この領域に電位を供給するコンタクト構造と配線（２９）が設けられている。
次に本実施例の動作を説明する。補助電極（４）の両側に微小結晶粒（１７）により設けられた電荷蓄積領域（１０）（１１）に各々４レベルの閾値を用いて２ビットの記憶を行い、単位セル当たり４ビットの記憶を行う。
まず書込み動作を説明する。補助電極（４）の右の電荷蓄積領域（１１）に情報を書込むこととする。閾値レベルと情報の対応を表１に示すようにとる。
【００１９】
【表１】
【００２０】
ここでＶ３＞Ｖ２Ｈ＞Ｖ２Ｌ＞Ｖ１Ｈ＞Ｖ１Ｌ＞Ｖ０Ｈ＞Ｖ０Ｌである。この“０”や“１”の２ビット情報と閾値レベルは別の対応のさせ方をしても構わない。書き込む閾値レベルの順序はどような順序でも構わないが、本実施例では高いレベルから順に書込むこととする。対象とするメモリセルに書込みたい情報が“０１”である場合、拡散層１（３）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定する。他端の拡散層２（２）はより低い電圧Ｖｓｗ（例えば０Ｖ）に設定する。より詳しくはこれら拡散層が接続されたグローバルデータ線（３４）（３５）を各々の電圧に設定し、ローカルデータ線選択用のトランジスタの選択線（２５）（２８）書込みたい情報が“０１”でない場合には、両端ともにＶｓｗ（例えば０Ｖ）に設定する。補助電極（４）を比較的低い電位Ｖｗａ（例えば１Ｖ）に設定し、電極下の基板表面を高抵抗の導通状態にする。この選択補助電極（４）の両隣の補助電極（８）（９）の電位は、さらに低い電位Ｖｗａｎ（例えば−０．５Ｖ）に設定し、電極下の基板表面（１２）（１３）に反転層を形成しないことで補助電極（８）（９）の両端の拡散層間（（６）と（２）及び（３）と（７））を非導通とし、電気的な絶縁を行う。制御電極（５）に高電圧Ｖｗｗ３（例えば１５Ｖ）の書込みパルスを印加すると、補助電極（４）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（４）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（５）電位が高いことから制御電極（５）方向に引き寄せられ、トンネル絶縁膜（１９）のポテンシャル障壁を跳び越えて電荷蓄積領域（１１）に注入される。この時、補助電極（４）下の基板表面が高抵抗であるため、拡散層（２、３）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたい情報が“０１”でない場合には拡散層（２、３）間に電位差が生じないためホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（５２）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。この後読出し動作を行い、閾値ＶｔｈがＶ３よりも高くなっているかを検証する。読出し動作の詳細は後で述べる。書込みたい情報が“０１”でかつ閾値ＶｔｈがＶ３よりも高くなっていない場合再度拡散層１（３）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定し、書込みパルスを印加する。この後再び読出し検証動作を行い、必要なら書込みパルスを印加するというシーケンスを繰り返す。本アレイ構成では隣接セルは電気的な素子分離に用いるため、同じワード線（５）で駆動される複数のセルのうち、１個おきのセルの補助電極について同じ側に対して書込み動作を行うわけであるが、これら書込み対象セルが全て検証を通過した時点で“０１”書込みシーケンスは終了である。次に“００”書込みシーケンスに移る。この場合も書込み対象セルに書込みたい情報が“００”なら拡散層１（３）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定し、そうでなければ他端と同じ電圧Ｖｓｗ（例えば０Ｖ）に設定する。補助電極（４）の設定電位Ｖｗａ（例えば１Ｖ）は同じである。この後ワード線（５）に書込みパルスを印加するわけであるが、この電圧Ｖｗｗ２にはＶｗｗ３より低い電圧、例えば１２Ｖを用いる。これに“０１”書込み時と同じパルス幅を用いても注入される電荷量が少なく、より低い閾値レベルの書込みができる。検証も同様に行うが、違いは閾値をＶ２Ｌより高く、Ｖ２Ｈより低い値に設定する必要がある点である。ここでは最初の書込みパルスで電荷を注入しすぎないように設定し、二回目以降のパルス幅を小さくして過剰な電荷注入を防ぐ。書込み対象セルが全て検証を通過した時点で“００”書込みシーケンスは終了、“１０”書込みシーケンスに移る。“１０”書込みでは書込み電圧Ｖｗｗ１にＶｗｗ２よりも低い電圧、例えば１０Ｖを用いる点、目標の閾値範囲が異なる他は“００”書込みと同様な動作である。この後“０１”書込みシーケンスを行ってこのセルの書込み動作は終了である。同じセルの補助電極について左側（１０）に書込みを行う場合には拡散層１（３）と拡散層２（２）の役割を入換えればよい。書込み動作における等価回路図を図３に示す。ここで複数のシリコン微小結晶粒（１７）よりなる電荷蓄積領域（１０）（１１）を回路図上では単一の白丸で表現している。ここでは各情報の書込みにおいて、シーケンスを通じてワード線（５）に印加する書込みパルスの電圧を一定の値としたが、回数が増える程高い電圧を加えるようなパルス列を用いることで、書込みシーケンスを短時間で終わらせることが可能である。
【００２１】
またここで述べた書込み動作において、非選択補助電極（８）（９）下の基板表面（１２）（１３）は電気的な素子分離に用いるため、しきい電圧が低いと負の大きな電圧を使用しないとカットオフが出来ないことになる。一方電荷蓄積領域（１０）（１１）下の基板表面では電圧降下が少ないことが望ましく、従ってある程度しきい電圧が低いことが望ましい。このため補助電極下基板表面（１２）（１３）のｐ型不純物濃度は、電荷蓄積領域（１０）（１１）下の基板表面のｐ型不純物濃度よりも高く設定した。
次に読み出し動作を説明する。上記書込み動作説明で情報を書込んだ補助電極（４）の右の電荷蓄積領域（１１）の情報を読み出すこととする。反転層給電用の金属配線（２３）に所定の電位Ｖｓ（例えば０Ｖ）を与え、補助電極（４）の電位をＶｓよりも大きい電位Ｖａ（例えば３Ｖ）に設定する。補助電極（４）下には反転層（１）が形成され、この反転層（１）の電位はほぼＶｓとなる。この選択補助電極（４）の両隣の補助電極（８）（９）の電位は、電極下の基板表面（１２、１３）に反転層が形成されない低い電位Ｖａｎ（例えば０Ｖ）に設定する。これによって補助電極（８、９）の両端の拡散層間（（６）と（２）及び（３）と（７））を非導通とし、電気的な絶縁を行う。４レベルを読み出すためにまず閾値レベル“００”のレベル以上すなわちＶ２Ｌ以上なのか、“１０”のレベル以下すなわちＶ１Ｈ以下なのかの判定を行う。グローバルデータ線（３５）を通じ拡散層１（３）の電位をＶｓより高い電位Ｖｄｒ（例えば１Ｖ）にプリチャージする。他端の拡散層２（２）はより低い電位Ｖｄｒｎ（例えば０Ｖ）に設定する。この後制御電極（５）にＶ１Ｈ＜Ｖｒｗ１＜Ｖ２Ｌなる電圧Ｖｒｗ１を印加する。メモリセルの閾値レベルがＶ１Ｈ以下ならば反転層（１）と拡散層１（３）との間が導通状態となり、グローバルデータ線（３５）から反転層給電用の金属配線（２３）に電流が流れる。Ｖ２Ｌ以上ならば非導通あるいは高抵抗状態である。この結果がＶ１Ｈ以下ならば、プリチャージ後、制御電極（５）にＶ０Ｈ＜Ｖｒｗ０＜Ｖ１Ｌなる電圧Ｖｒｗ０を印加し、流れる電流の違いを利用して“１１”か“１０”かの判定を行う。最初の読出し結果がＶ２Ｌ以上であった場合にはプリチャージ後に制御電極（５）に加える電圧はＶ２Ｈ＜Ｖｒｗ２＜Ｖ３なる電圧Ｖｒｗ２とする。流れる電流の違いを利用して“００”か“０１”かの判定を行う。以上の読出し動作において、Ｖｒｗ１を用いた結果によって次に印加する電圧条件を変えるのではなく、Ｖｒｗ０、Ｖｒｗ１、Ｖｒｗ２による読出し動作を全て行って情報読出しを行う方法を用いることも可能である。前者は読出し電圧印加が２回で高速化に向いているのに対し、後者は３回の読出し動作が必要であるものの制御回路が簡単化できるという特徴がある。補助電極（４）の左の電荷蓄積領域（１０）の情報を読み出す場合には拡散層１（３）と、これに対応するグローバルデータ線（３５）の代わりに拡散層２（２）と、これに対応するグローバルデータ線（３４）を用いればよい。本動作方式では読出し時にグローバルデータ線を一本おきに駆動することになる。駆動するグローバルデータ線の両隣のグローバルデータ線の電位を固定しておくことにより、駆動するグローバルデータ線間が電気的にシールドされ、安定した読出し動作が実現できる。読出し動作における等価回路図を図４に示す。補助電極（４）下に反転層（１）が形成されることにより、紙面Ｙ方向に電気的に接続される反転層による配線が形成されることを等価的に示しているため、図３とは異なる接続関係となっている。ここで反転層による配線は破線で示し、補助電極配線や高濃度不純物による拡散層配線は実線で示した。グローバルデータ線は一点鎖線で示している。また、図の煩雑さを避けるためこの反転層を形成するための補助電極（４）は等価回路図から省略した。両隣の補助電極（８）（９）については、書込み動作と同様に素子分離の役割を果たしているため、図３と同様の回路図で表している。図４は注目しているメモリセル（２１）の読出し動作時の等価回路である。隣接セルの読出し動作時には補助電極（４）を低い電位Ｖａｎ（例えば０Ｖ）に設定し、両側の拡散層（２）（３）の間を非導通として、両隣の補助電極（８）（９）を大きい電位Ｖａ（例えば３Ｖ）に設定する。この結果これら補助電極下に反転層を形成する動作を行うため、図５のように、図４とは異なる等価回路となることに注意が必要である。以上に述べたような読出し動作により、補助電極（４）の両側の情報が独立のセルであるかのように読出しが可能である。読出しのドレイン電圧についても１Ｖ程度の小さい電圧に設定することが可能で、課題で述べた読出しディスターブの問題を解決している。
情報の消去は、同一ワード線で駆動される複数のセルに対して一括で行う。ワード線にＶｗｗ３よりも大きい正電圧Ｖｅｗ（例えば２０Ｖ）を印加する。電子が注入された電荷蓄積領域の電位は下がっており、トンネル絶縁膜（１９）よりも層間絶縁膜（２０）の電界の方が強くなる。この結果、電子は制御電極（５）の方へ引き抜かれ、メモリセルの閾値が下がる。尚、消去方法に異なる方法を用いてもよい。例えばワード線に印加する電圧を負電圧（例えば−１８Ｖ）とし、基板側に電子を引き抜いてもよい。またウエル（１４）に負電圧（例えば−３Ｖ）、拡散層（２）（３）（６）（７）に正電圧（例えば３Ｖ）を印加し、さらにワード線に負電圧（例えば−１３Ｖ）を印加することでホールを注入し、消去を行ってもよい。このホール注入消去では負電圧に設定する拡散層を選択することでその両側のみ消去することが可能である。例えば補助電極（３）を負電圧に設定する電極として選択すれば両側の電荷蓄積領域（１１）（７７）を消去することができる。このため書換え単位を小さく設定することが可能である。
次に本実施例の製造工程を図６から図８を用いて説明する。図６はメモリセル断面、図７、図８は周辺回路のｐ型、ｎ型トランジスタの断面図である。Ｐ型のシリコン基板（１６）を用いる。素子分離領域（３９）形成後深いｎ型のウエル（１５）を形成し、さらにｐ型ウエル （１４）を形成する。図２によりわかるように、メモリセルのアレイ部分では素子分離は補助電極によって電気的に素子分離を行うために素子分離領域は存在しない。マット端部の各領域のコンタクトへのとり出し部分、周辺回路部分にのみ存在する。高耐圧の周辺回路のしきい電圧調整用のイオン打ち込みを行った後、メモリセル形成領域にしきい電圧調整のためのＢ（ボロン）イオン打ち込みを行う。高耐圧のトランジスタ用に厚さ２０ｎｍのゲート絶縁膜形成を行った後、レジストをマスクにメモリセル領域及び通常耐圧の周辺回路領域の基板表面のゲート絶縁膜を除去する。改めて基板表面を酸化し、厚さ６ｎｍのＳｉＯ２膜（１８）を形成する。さらに、補助電極（４）（８）（９）、及び周辺回路のゲート電極形成用にノンドープの多結晶シリコン膜（３８）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成し、レジストをマスクにＰイオン打ち込み、ＢＦ２イオン打ち込みを各々行ってｎ型ゲート領域とｐ型ゲート領域を作り分ける。さらに多結晶シリコン膜上にＣＶＤ−ＳｉＯ２膜を堆積し、レジストをマスクに補助電極（４）（８）（９）パターンを形成する（図６（ａ））。ただしこの時周辺回路領域のゲート電極パターンは形成せず、多結晶シリコン膜とＣＶＤ−ＳｉＯ２膜で覆われたままとしておく（図７（ａ））。この後ＣＶＤ−ＳｉＯ２を１０ｎｍ堆積し、この膜をインプラスルー膜として、電荷蓄積領域（１０）（１１）下の基板表面の不純物濃度調整用のイオン打ち込みを行う。
【００２２】
この後ＣＶＤ−ＳｉＯ２を１０ｎｍ堆積し、さらに多結晶シリコンを１００ｎｍ堆積、エッチバックすることで補助電極側面に多結晶シリコンの側壁（４３）を形成する。この側壁をマスクにＡｓ（ヒ素）イオンを打ち込むことでｎ型の拡散層領域（２）（３）（６）（７）を形成する（図６（ｂ））。ドライエッチによる多結晶シリコンの側壁除去後、ＨＦによるウエットエッチを行って基板表面を露出する。続いて厚さ８ｎｍの酸化を行い、さらにシリコン微小結晶粒を形成する。試作においては平均径１６ｎｍ、３×１０１１個ｃｍ−２の密度で形成した。この後プラズマ酸化を用いてシリコン微小結晶表面を４．５ｎｍ酸化し、再度シリコン微小結晶粒を堆積する。これによって高密度の微小結晶を互いに接触することなく形成することが出来、同じ書込み条件でより多くの電子を蓄積することが可能である。この結果各蓄積情報間のマージンが広がり、特性が安定する。本実施例では二度付けを用いたが、プラズマ酸化、微小結晶堆積をさらに繰り返してもよい。プラズマ酸化は熱酸化と異なり、ラジカルの侵入長以上酸化が進まないため、プラズマ酸化工程の繰り返しにより最初に形成した結晶粒が非常に小さくなってしまうような問題や、トンネル絶縁膜厚が増大する心配はない。この後層間絶縁膜としてＣＶＤ−ＳｉＯ２を１２ｎｍ堆積する。さらにｎ型にドープされた多結晶シリコン膜とＷ（タングステン）の二層構造を堆積し、レジストをマスクにエッチングを行うことでワード線（５）を形成する（図６（ｃ）、図７（ｂ））。ここで周辺回路領域の多結晶シリコン膜（３８）、ＣＶＤ−ＳｉＯ２膜（３７）積層構造上にあるドット（１７）及びその上の層間絶縁膜（２０）を レジストをマスクにしてエッチングする。この後レジストをマスクにして周辺回路のトランジスタのゲート電極（４１）（４２）を形成する（図７（ｃ））。このゲートパターンとレジストをマスクにイオン打ち込みを行い、ｐＭＯＳに浅いｐ型領域（４７）を、ｎＭＯＳに浅いｎ型領域（４６）を設ける。さらにＣＶＤ−ＳｉＯ２を堆積し、エッチバックを行って側壁（４０）を形成する。この側壁構造（４０）とレジストをマスクにしてイオン打ち込みを行うことでｐＭＯＳにｐ型拡散層領域（４５）を、ｎＭＯＳにｎ型拡散層領域（４４）を設ける（図８）。さらに層間膜堆積、平坦化を行った後、コンタクト工程、配線工程を行う。
本実施例ではウエル（１４）をｐ型とし、キャリアを電子としたが、ｎ型ウエルを用い、ホールをキャリアとして用いてもよい。この際電圧の大小関係が逆となる。これは他の実施例でも同様である。
本実施例の電荷蓄積領域は、従来のフラッシュメモリと異なり多数個のシリコン微小結晶よりなる。フラッシュメモリのメモリセルのように一箇所の電荷蓄積領域を多結晶シリコンより形成（本実施例では二箇所（１０）（１１）に多結晶シリコン記憶ノードを設けることになる）してもよく、後の実施例で述べる。またここではシリコンの微小結晶を用いたが、他の半導体または金属の微小粒を用いてもよい。さらに電荷トラップを持つ絶縁体からなる微小粒を用いてもよい。本実施例のような微小粒を用いると、記憶ノードが互いに絶縁されているため、従来のフラッシュメモリの記憶ノードのように加工によって切り離す必要がなく、加工が容易でプロセスマージンが増大するという特徴を持つ。またこのような加工容易性はＳｉＮのようなトラップを有する絶縁膜を用いても得られるためこれを用いてもよい。ＳｉＮはＳｉＯ２膜に対し選択比を持つエッチングをすることが可能で、微小粒電荷蓄積領域よりもより加工性に優れているという特徴を持つ。一方で微小粒電荷蓄積領域を周囲をＳｉＯ２のようなトラップを持たない他の絶縁材料で囲むことが可能であるため、一般に微小粒間での電荷移動が起こりにくい材料選択が可能であり、保持特性に優れる。このため閾値マージンの小さい多値記憶に適している。従って本実施例のような注入電荷量によって複数の情報を記憶し、特性変動を小さく抑えたい用途に好適である。また、本実施例では電荷蓄積領域（１０）（１１）と制御電極（５）の層間膜（５）にＳｉＯ２膜を用いたが、窒素添加のＳｉＯ２膜を用いてもよい。単純なＳｉＯ２膜よりも書換え時にトラップが生成されにくく、特性変動が少ないという特徴がある。またＳｉＯ２とシリコンナイトライド膜の積層構造としてもよい。このような積層膜は高電界印加時に比較的電流が流れにくく、やはりメモリ素子の信頼性に優れるという特徴を持つ。この場合消去動作は制御電極方向への引き抜きではなく、基板への引き抜きを行う方が消去速度が速い。上記電荷蓄積領域の構成や層間膜構成に関して述べたことは全て他の実施例でも同様である。
【００２３】
＜実施例２＞
図９は、本発明の第２の実施例を示す。セル構造的としては、メモリセル内存在した拡散層領域（２）（３）（６）（７）がなくなった点でのみ実施例１と異なる。実施例１と構造、役割ともに等しい部分には同じ番号を用いており、動作説明上必要な補助電極（４８）（４９）と反転層（５０）（５１）には図１と異なる番号を用いた。
【００２４】
本実施例の動作を図９、図１０、図１１を用いて説明する。図１０はメモリマットの上面図であり、破線四角で囲んだ領域（５９）の断面が図９に対応する。実施例１と同様に説明のためにグローバルビット線等の配線を省略している。また図１０に対応する等価回路図が図１１である。電圧印加によって形成された反転層を配線に用いる点は実施例１と同様で、反転層を形成させる補助電極（４８）（４９）を省略して等価回路を示している。
【００２５】
まず書込み動作について説明する。書き込みたいセル（６０）の両端の補助電極（４８）（４９）に正の電圧を印加し、その下の基板表面に反転層（５０）（５１）を形成させる。その隣接外側の補助電極は反転層を形成させない程度の低電圧（例えば０Ｖ）に設定し、電気的に素子分離を行う。反転層形成時にはｎ型の拡散層領域（６１）（６２）と反転層が導通し、拡散層領域に設けたコンタクト構造（５７）（５８）を通じ、グローバルデータ線（３４）（３５）から電圧を与えることができる。隣接補助電極間には二箇所（１０）（１１）に４ビットの情報を記憶する。一端の補助電極（４８）近傍の記憶ノードに情報を書込むためには、この電極（４８）を抵抗の高い反転層を形成できる程度の電圧（例えば２Ｖ）に設定する。この電極下の反転層（５０）に電圧を供給するデータ線（３４）は０Ｖに設定する。また、他端の補助電極（４９）下の反転層に電圧を供給するデータ線（３５）は４Ｖに設定する。対応する補助電極（４９）はこの設定電圧（ここでは４Ｖ）よりも十分高い電圧（例えば７Ｖ）に設定し、低抵抗の反転層が形成されるようにする。ここで制御電極（５）に高電圧のパルス、例えば１５Ｖ、３μｓのパルスを印加すると、一端の補助電極（４８）下の反転層（５０）と制御電極（５）下の反転層の境界で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは制御電極（５）による基板垂直方向の電界に引かれ、近傍の記憶ノード（１０）に飛び込む。ここで一端の補助電極（４８）下の反転層（５０）の抵抗か高いことから、反転層配線間（（５０）と（５１））を流れる電流はあまり大きくなく、流す電流に対する記憶ノードへの注入電子量の割合を大きく取れる。従って多くのセルを同時に書込む動作でも電流が大きくなりすぎることがなく、一度に大きなビット数の入出力を行うファイル応用に好適である。書込みたい閾値レベルによって制御電極のパルスを複数用いる点、検証しながら書込みを行う点は実施例１と同様である。また選択ワード線、選択補助電極ペアで駆動され、書込み終了またはその閾値レベルを書込むセルでないことから電子注入を行いたくない場合、拡散層（５１）に供給する電圧を他端拡散層（５０）と同じ電圧とすればホットエレクトロン発生が抑えられる。セル他端（１１）に情報を書込みたい場合、これら補助電極（４８）（４９）、データ線（３４）（３５）、反転層配線（５０）（５１）の設定を入れ換えればよい。本構成の場合書込み、読出し動作時には対象となるセルを構成する補助電極ペア（４８）（４９）の両隣の補助電極（８）（９）を素子分離に用いるため、さらにその隣の補助電極（６３）をアクティブにすることが可能である。すなわち補助電極３本を一組に動作させることが可能であるが、使用上及び制御上４本を一組に動作させる方が都合がよいため、ここでは４本を一組に制御を行う。従って実施例１とは異なり、補助電極（４８）（４９）（８）（９）（６３）（６４）は４本毎に結束（５３）（５４）（５５）（５６）される構造を持つ。本実施例も実施例１と同様に階層化データ線構造を採っている。実施例１と同様の効果に加え、書込み動作時の新たな効果もある。階層化によって補助電極下に形成される反転層の長さが短くてすむため、位置依存による電圧効果のばらつきが比較的小さくてすむ。また、電圧効果自体も小さくなるため、書込み時に反転層に印加する電圧も小さくて済む。
【００２６】
次に読出し動作を説明する。実施例１と異なり、書込みと読出しで等価回路図が異なるということはない。反転層配線（５０）（５１）間に印加する電位差が実施例１よりも大きいという特徴がある。左側記憶ノード（１０）の情報を読み出すためには左側反転層配線（５０）を低い電位Ｖｓｒ（例えば０Ｖ）に設定し、右側反転層配線（５１）電位をより高い電位Ｖｄｒ（例えば３．５Ｖ）に設定する。制御電極（５）に読出しパルスＶｗｒ０〜Ｖｗｒ２（Ｖｗｒ０＜Ｖｗｒ１＜Ｖｗｒ２）を印加し、左側反転層配線（５０）と右側反転層配線（５１）間にチャネルを形成するが、この際をＶｗｒ２−Ｖ０Ｌ−Ｖｒｄ＜０を満足するようにＶｗｒ２を設定し、どの読出しパルス電圧においても右側記憶ノード（１１）下の基板表面ではピンチオフしているようにする。この結果、左側反転層配線（５０）と右側反転層配線（５１）の間に流れる電流は右側記憶ノード（１１）の保持情報の影響をほとんど受けず、左側記憶ノード（１０）の情報のみ読み出すことが可能である。右側記憶ノード（１１）に記憶された情報の読出しにおいては左側反転層配線（５０）と右側反転層配線（５１）の設定電位を入れ換えればよい。
【００２７】
消去動作は実施例１と同様にワード線単位で行う。ワード線に正または負の電圧を印加することでファウラーノードハイムトンネリング電流によって注入電子を制御電極側あるいは基板側に引き抜く。
本実施例では左側記憶ノード（１０）に４閾値レベルの２ビット、右側記憶ノード（１１） に４閾値レベルの２ビットを記憶したが各々１ビットの記憶を行ってもよいのは言うまでもない。また、隣接補助電極間（４８）（４９）の二箇所（１０）（１１）に情報記憶を行わず、どちらかの一箇所にしてもよい。本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。
【００２８】
＜実施例３＞
図１２から１４には本発明の第３の実施例を示す。図１２が断面構造図、図１３が上面図、図１４が書込み時の等価回路図である。本実施例はアレイ部分の断面図、上面図ともに実施例２と同様であるが、動作のさせ方が異なり、従って動作時の等価回路が異なる。また説明に必要な部分の番号をつけかえている。本実施例は実施例２よりさらに書込みばらつきを小さくすることが可能である。
【００２９】
本実施例は、実施例２と書込み動作において大きく異なる。実施例２では隣接補助電極（４８）（４９）の間で書込み動作を行いその隣の補助電極（８）（９）で素子分離を行ったが、本実施例では隣接３本（６７）（６８）（６９）で書込み動作を行う点に特徴がある。３本組両端の補助電極線（７０）（７１）に正の電圧（例えば（６８）に３．５Ｖ、（６９）に７Ｖ）を印加し、補助電極下に反転層（７０）（７１）を形成する。この反転層（７０）（７１）は、メモリマット端部の拡散層（６１）（６２）より給電されている。実施例２と異なり、片方の反転層（７０）を高抵抗に設定する必要はない。一端の反転層（７０）、他端の反転層（７１）を実施例１の一端の拡散層（２）及び他端の拡散層（３）と同様に考え、中央の補助電極（６７）を実施例１の補助電極（４）と同様に考えれば、書込み動作は実施例１と同様に行え、中央補助電極（６７）右の記憶領域（１１）に情報記憶が行える。中央補助電極（６７）左の記憶領域（１０）に書込みを行う際には、両端の補助電極（６８）（６９）、両端の反転層（７０）（７１）の電圧設定を入換えればよい。さらに、上記動作で両端の補助電極として用いた補助電極（６８）（６９）を中央補助電極とする書込み動作も可能である。（６８）を中央電極とし、この右の領域（６５）に書込みを行うことができるし、（６９を中央電極としてこの左の領域（６６）に書込みを行うことができる。この結果、実施例２と同様に隣接補助電極間（例えば（６７）と（６８）、（６７）と（６９））に二箇所記憶を行うことが可能である。実施例２では書込み動作において低電位の反転層（例えば（５０））を高抵抗に設定し、この端部に電界を集中させるため、セルの拡散層（６１）からの距離によって抵抗値が変わるという課題がある。本実施例では中央電極によって高抵抗領域を作るため、このようなパターン依存性が少ないという特徴がある。
読出し、消去動作は実施例２と同様に行うことができ、等価回路図も図１１と同様になる。
【００３０】
本実施例にて電荷蓄積領域をｎ型多結晶シリコンの連続膜構造（１０５）（１０６）で構成した構造を図２５に示す。隣接３本（６７）（６８）（６９）で書込み動作を行う点は同様である。この構造では隣接補助電極間に記憶個所を二箇所設けることは不可能であるが、電荷蓄積領域（１０５）（１０６）の構造の自由度が大きいため、制御電極（５）と電荷蓄積領域（１０５）（１０６）の静電容量を大きく設計することが容易である。この結果制御電極（５）への電圧印加による電荷蓄積領域（１０５）（１０６）の電位変化を大きくとることが可能であり、書込み消去動作の高速化、あるいは低電圧化に効果がある。また読出し電流も大きくとれるために読み出し高速化にも効果がある。さらに、層間膜（２０）にかかる電界が弱くなるため、層間膜に電流が流れにくく、従って層間膜劣化が非常に少ない。
【００３１】
＜実施例４＞
図１５には本発明の第４の実施例を示す。実施例１の図１に対応する断面構造図である。実施例１と記憶ノードの構造、消去方法のみ異なり、他の構造の役割、動作は実施例１と同様である。本実施例では記憶ノードを実施例１のような複数の微小粒（１０）（１１）ではなく、補助電極（４）（８）（９）の側壁として加工した多結晶シリコンで形成する。補助電極（４）（８）（９）の多結晶シリコン膜厚、及びこの電極の加工用キャップとして形成する絶縁膜の膜厚によってこの側壁（７２）（７３）の高さを設計できる。側壁高さを十分高く設定することで記憶ノード（７２）（７３）と制御電極（５）の対向面積を記憶ノード（７２）（７３）とシリコン基板の対向面積よりも大きくできる。この結果制御電極（５） に電圧を印加すると、トンネル膜（１９）にかかる電界の方が層間膜（２０）にかかる電界よりも強くなる。この結果比較的小さい制御電極電圧でトンネル膜（１９）に強い電界が出来、書込み電圧の低電圧化、あるいは高速化に効果がある。また、消去動作はワード線（５）負電圧（例えば−１６Ｖ）を印加し、基板側に電子を引き抜くことによって行う。やはり比較的小さい絶対値の負電圧でトンネル膜（１９）に強い電界を作ることができるため、消去電圧の低電圧化、あるいは高速化に効果がある。
【００３２】
作製上の違いについて述べる。実施例１では側壁（４３）を一回形成し、この側壁をマスクに拡散層（２）（３）（６）（７）の不純物打ち込みを行った後、側壁を除去した。本実施例では記憶ノードとして形成する多結晶シリコンの側壁（７２）（７３）を拡散層（２）（３）（６）（７）の不純物打ち込みのマスクとして用いる。この後直ちに層間膜（２０）形成を行えばよいため、工程が簡単であるという特徴も持つ。一方、異なるワード線で駆動されるセルで記憶ノードがつながってはならないため、図１５の紙面奥行き方向で切り離し工程が必要である。これは実施例１では記憶ノードが離散的な構造であるため不要であった。切り離し工程はワード線形成時に一括して行うことでワード線に対してセルフアラインで行うことが可能である。
【００３３】
＜実施例５＞
図１６には本発明の第５の実施例を示す。実施例２の図９に対応する断面構造図である。本実施例では記憶ノードを実施例２のような複数の微小粒粒（１０）（１１）ではなく、補助電極（４）（８）（９）の側壁（７５）間を覆う形で形成した多結晶シリコンで形成する。実施例２では隣接補助電極（例えば（４８）と（４９））の間の二箇所に記憶を行ったが、本実施例ででは連続した一つの記憶ノードのみ形成する。記憶ノードに注入する電荷量を変えることで多レベルの閾値を形成し、多値記憶を行う。書込み、読出しの電圧に関しては実施例２と同様でよいが、二箇所で記憶を行わないため、隣接補助電極（例えば（４８）と（４９））の役割を入換えて動作を行う必要はない。また、書込み動作においては実施例３と同様の書込み動作を行ってもよい。ただし、この場合も隣接補助電極間の記憶ノードは一箇所であり、二箇所に記憶を行う書込み、読出し動作を行う必要はない。実施例４と同様側壁（７５）の高さを十分高く設定することで記憶ノード（７４）と制御電極（５）の対向面積を記憶ノード（７４）とシリコン基板の対向面積よりも大きくできる。この結果制御電極（５） に電圧を印加すると、トンネル膜（１９）にかかる電界の方が層間膜（２０）にかかる電界よりも強くなり、実施例４と同様の効果がある。
【００３４】
＜実施例６＞
図１７には本発明の第６の実施例を示す。断面構造図は図１に等しく、アレイ構成も基本的に同様であり、補助電極下に形成した反転層（１）と、この反転層に電圧を供給する配線（２３）の間にスイッチ（７８）を設けている点においてのみ異なる。尚、ここまでの実施例の等価回路図では図の煩雑さを避けるため、補助電極と補助電極下に形成される反転層のうち接続関係の説明に必要な一方のみ示してしたが、図１７では構成、効果の説明上着目する補助電極（４）について補助電極（４）とその下に形成される反転層（１）の両方を示している。ただし説明で素子分離に用いている隣接補助電極（８）（９）については補助電極配線のみ示した。実際にはこの補助電極（８）（９）においても同様のスイッチ構造を設け、配線（２９）との間で導通、非導通が制御可能となっている。
【００３５】
読み出し動作においてはこのスイッチ（７８）を導通状態にさせておけば実施例１の動作と同様であり、特徴は書込み動作にある。書込み動作において、実施例１は本実施例と比べ、スイッチを設けていない分面積が小さく出来、従って低コストであるという特徴があるが、次のような課題がある。先に述べたように、書込み時に補助電極に小さい電圧を加え、この下の基板表面を高抵抗にする。このとき書込みたいメモリセル（２１）は反転層に電圧を供給する配線（２３）と高抵抗の導通状態となる。通常補助電極の長手方向（紙面上Ｙ方向）の長さは線幅に対して非常に大きいため、補助電極下の電位はワード線（５）下の拡散層２（２）から補助電極下を横切って拡散層１（３）に至る経路でほぼ決定される。しかしながら配線（２３）から補助電極の長手方向下の基板表面を経由する電流経路も二次的な影響を与え、しかもコンタクト位置からの長さに依存して影響の大きさが異なる。本実施例の構成においてはスイッチ（７８）が非導通となるよう信号線（７９）を設定することにより、上述の電流経路が消え、従って書込み特性の場所依存のばらつきが小さいという特徴がある。本実施例のようにスイッチを介して反転層による配線に電圧を供給することにより書込みばらつきを低減する手法は他の実施例においても有効であり、他の実施例にこの構成を適用してもよい。
【００３６】
＜実施例７＞
図１８には本発明の第７の実施例を示す。記憶ノードがＳｉＮ（８０）によって構成されていることによってのみ実施例１と異なる。アレイ構成、動作も同様である。ＳｉＮはＳｉＯ２に対して高選択のドライエッチ、あるいはウエットエッチを行うことが可能である。このため、作製工程中周辺回路のようなメモリセル以外の部分の除去工程が容易である。また、ＳｉＮは通常高密度のトラップを有するため、金属または半導体で記憶ノードを形成する場合のように粒を高密度に形成するための技術開発が不要であり、開発コストが低減できるという特徴がある。また、記憶ノードにＳｉＮ以外のトラップ性の絶縁膜を用いてもよい。
【００３７】
＜実施例８＞
図１〜図３および図１９を用いて、本発明第８の実施例を示す。本実施例は、実施例１と書込み動作において異なる。実施例１で示したメモリセルの書込み方式では、補助電極（４）下の基板表面を高抵抗の導通状態とするため、補助電極（４）を比較的低い電位に設定してサブスレッショルド領域で動作させる。このため、補助電極の寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。補助電極下のゲート酸化膜厚が例えば９ｎｍの場合、補助電極の電圧が±０．１Ｖばらつくと、電荷蓄積領域に注入される電子の量は約１桁変化する。また、チャネル電流を供給するための内部電源が書込み時に動作しているため、補助電極の電位が内部電源からのノイズを受けて変化してしまう可能性が考えられる。先記の通り、メモリセルの書込み特性は補助電極の電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
【００３８】
また、書込み動作は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、上記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、補助電極の寸法ばらつきや、補助電極に印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが懸念される。
【００３９】
さらに、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、上記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させる。
【００４０】
本実施例は、補助電極に起因する書込み特性ばらつきを低減することが可能である。
以下、図１９を用いて詳細に説明する。まず時間ｔ０において、データ線（３５）を書込みドレイン電圧である４Ｖに、制御電極（５）を書込みワード電圧である１５Ｖに設定し、ゲート電極（２５）（２８）を共に１０Ｖに設定することで、拡散層（２）は０Ｖに、拡散層（３）は４Ｖにそれぞれ設定されることになる。その後、時間ｔ１にて、ゲート電極（２５）を０Ｖに立下げ、データ線（３５）と拡散層（３）との接続を断ち、拡散層（３）をフローティング状態とする。この時、拡散層容量Ｃｄとすると、拡散層（３）に蓄積されている電荷量Ｑｄは、Ｃｄｘ４ クーロンとなる。その後、時間ｔ２において、補助電極（４）を書込み電圧である１Ｖに立ち上げると、拡散層（３）に蓄積されていた電荷Ｑｄが、電荷蓄積領域（１１）、補助電極（４）、電荷蓄積領域（１０）それぞれの下の基板表面を通過して拡散層（２）へ放電されることになる。この時、補助電極（４）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（４）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（５）電位が高いことから制御電極（５）方向に引き寄せられ、トンネル絶縁膜（１９）のポテンシャル障壁を跳び越えて電荷蓄積領域（１１）に注入される。この時、補助電極（４）下の基板表面が高抵抗であるため、拡散層（２、３）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合には拡散層（２）を１Ｖ程度にするか、もしくは拡散層（３）を０Ｖとすれば、拡散層（２、３）間に電位差が生じないためホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（５２）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。
【００４１】
上記書込み方式では、拡散層に蓄積した電荷が放電し終わった時点で書込みが自動的に終了することになり、電荷蓄積領域（１１）に注入される電荷量Ｑｇは、注入効率をγとすると、Ｑｇ＝Ｑｄｘγで表される。ここで、注入効率γは電荷蓄積領域（１１）の電位とドレイン電圧、および補助電極（４）電圧の関数であり、書込み動作中に変化するものであるが、ここでは一定であると仮定している。注入効率γの補助電極電圧への依存性は比較的小さく、例えば、補助電極の電圧が±０．１Ｖ変化したとき、γは０．３桁程度しか変化しない。拡散層に蓄積される電荷Ｑｄは一定であるため、書込み特性を表すＱｇも０．３桁程度のばらつきで抑えられることになる。実施例１の書込み方式では、１桁以上のばらつきが生じるのに対して、書込みばらつきを大幅に抑えることが可能となり、書込み時間を短縮することができる。
【００４２】
また、上記書込み動作は更に以下のような効果を持つ。すなわち、拡散層に電荷を蓄積した後、その電荷を用いて書込みを実施するため、実際の書込み動作時には、書込みドレインの電源を不活性にすることができる。このため、補助電極は書込みドレインの電源からノイズを受けることがなく、安定した書込みを実現できる。また、一定の容量に電荷を供給すれば良いため、書込みドレイン電源の設計が容易となる。例えば、従来の方式では、ばらつきを考慮してマージンを取らねばならず、大きな電流供給能力を必要とする。それに対し本方式では、供給すべき電荷量にばらつきが生じないため、必要最低限の電流供給能力で良い。このため、電源回路の大きさを大幅に縮小することが可能となる。
【００４３】
本実施例は、記憶ノードが実施例１のような複数の微小粒ではなく実施例４のように補助電極の側壁として加工した多結晶シリコンで形成されている場合にも同様に適用可能である。また、実施例７のように記憶ノードがＳｉＮによって形成されている場合にも同様に適用可能である。
【００４４】
＜実施例９＞
図１２〜図１４および図２０を用いて、本発明第９の実施例を示す。本実施例は、実施例３と書込み動作において異なる。実施例３で示したメモリセルの書込み方式では、補助電極（６７）下の基板表面を高抵抗の導通状態とするため、補助電極（６７）を比較的低い電位に設定し、サブスレッショルド領域で動作させる。このため、補助電極の寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。補助電極下のゲート酸化膜厚が例えば９ｎｍの場合、補助電極の電圧が±０．１Ｖばらついた場合、電荷蓄積領域に注入される電子の量は約１桁変化することになる。また、チャネル電流を供給するための内部電源が書込み時に動作しているため、補助電極の電位が内部電源からのノイズを受けて変化してしまう可能性が考えられる。先記の通り、メモリセルの書込み特性は補助電極の電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
【００４５】
また、書込み動作は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、上記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、補助電極の寸法ばらつきや、補助電極に印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが予想される。
【００４６】
さらに、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、上記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させることになる。
【００４７】
本実施例は、補助電極に起因する書込み特性ばらつきを低減することが可能である。以下、図２０を用いて詳細に説明する。まず、時間ｔ０でデータ線（３５）を書込みドレイン電圧である４Ｖに、制御電極（５）を書込みワード電圧である１５Ｖに設定し、ゲート電極（２５）（２８）を共に１０Ｖに設定する。さらに、補助電極（６８）を３．５Ｖに、補助電極（６９）を７Ｖに設定することで、補助電極下には反転層が形成される。それぞれデータ線（３４）およびデータ線（３５）から給電されて、反転層（７０）は０Ｖに、反転層（７１）は４Ｖとなる。その後時間ｔ１にて、ゲート電極（２５）を０Ｖに立下げ、データ線（３５）と反転層（７１）との接続を断ち、反転層（７１）をフローティング状態とする。この時、反転層部の容量をＣｉとすると、反転層（７１）に蓄積されている電荷量Ｑｉは、Ｃｉｘ４クーロンとなる。その後、時間ｔ２において、補助電極（６７）を書込み電圧である１Ｖに立ち上げると、反転層（７１）に蓄積されていた電荷Ｑｉが、電荷蓄積領域（６６、１１）、補助電極（６７）、電荷蓄積領域（１０、６５）それぞれの下の基板表面を通過して反転層（７０）へ放電されることになる。この時、補助電極（６７）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（６７）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（５）電位が高いことから制御電極（５）方向に引き寄せられ、トンネル絶縁膜（１９）のポテンシャル障壁を跳び越えて電荷蓄積領域（１１）に注入される。この時、補助電極（６７）下の基板表面が高抵抗であるため、拡散層（２、３）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。
【００４８】
また、書込みたくない場合には反転層（７０）を１Ｖ程度にするか、もしくは反転層（７１）を０Ｖとすれば、反転層（７０、７１）間に電位差が生じないためホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（５２）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。
【００４９】
上記書込み方式では、反転層に蓄積した電荷が放電し終わった時点で書込みが自動的に終了することになり、電荷蓄積領域（１１）に注入される電荷量Ｑｇは、注入効率をγとすると、Ｑｇ＝Ｑｉｘγで表される。ここで、注入効率γは電荷蓄積領域（１１）の電位とドレイン電圧、および補助電極（６７）電圧の関数であり、書込み動作中に変化するものであるが、ここでは一定であると仮定している。注入効率γの補助電極電圧への依存性は比較的小さく、例えば、補助電極の電圧が±０．１Ｖ変化したとき、γは０．３桁程度しか変化しない。拡散層に蓄積される電荷Ｑｉは一定であるため、書込み特性を表すＱｇも０．３桁程度のばらつきで抑えられることになる。実施例３の書込み方式では、１桁以上のばらつきが生じるのに対して、書込みばらつきを大幅に抑えることが可能となり、書込み時間を短縮することができる。
【００５０】
また、上記書込み動作は更に以下のような効果を持つ。すなわち、拡散層に電荷を蓄積した後、その電荷を用いて書込みを実施するため、実際の書込み動作時には、書込みドレインの電源を不活性にすることができる。このため、補助電極は書込みドレインの電源からノイズを受けることがなく、安定した書込みを実現できる。また、一定の容量に電荷を供給すれば良いため、書込みドレイン電源の設計が容易となる。例えば、従来の方式では、ばらつきを考慮してマージンを取らねばならず、大きな電流供給能力を必要とする。しかし本方式では、供給すべき電荷量にばらつきが生じないため、必要最低限の電流供給能力で良い。このため、電源回路の大きさを大幅に縮小することが可能となる。
【００５１】
本実施例は、記憶ノードが実施例１のような複数の微小粒ではなく、実施例５のように補助電極の側壁として加工した多結晶シリコンで形成されている場合にも同様に適用可能である。また、記憶ノードがＳｉＮによって形成されている場合にも同様に適用可能であることは言うまでもない。
【００５２】
＜実施例１０＞
図９〜図１１および図２１を用いて、本発明第１０の実施例を示す。本実施例は、実施例２と書込み動作において異なる。実施例２で示したメモリセルの書込み方式では、補助電極（４８）下の基板表面を高抵抗の導通状態とするため、補助電極（４８）を比較的低い電位に設定し、サブスレッショルド領域で動作させる。このため、補助電極の寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。補助電極下のゲート酸化膜厚が例えば９ｎｍの場合、補助電極の電圧がア０．１Ｖばらついた場合、電荷蓄積領域に注入される電子の量は約１桁変化することになる。また、チャネル電流を供給するための内部電源が書込み時に動作しているため、補助電極の電位が内部電源からのノイズを受けて変化してしまう可能性が考えられる。先記の通り、メモリセルの書込み特性は補助電極の電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
【００５３】
また、書込み動作は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、上記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、補助電極の寸法ばらつきや、補助電極に印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが予想される。
【００５４】
さらに、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、上記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させることになる。
【００５５】
本実施例は、補助電極に起因する書込み特性ばらつきを低減することが可能である。以下、図２１を用いて詳細に説明する。まず、時間ｔ０において、データ線（３５）を書込みドレイン電圧である４Ｖに、制御電極（５）を書込みワード電圧である１５Ｖに設定し、ゲート電極（２５）（２８）を共に１０Ｖに設定する。同時に、補助電極（４９）を７Ｖに設定することにより、補助電極下に形成される反転層（５１）は４Ｖとなる。その後、時間ｔ１にて、ゲート電極（２５）を０Ｖに立下げ、データ線（３５）と反転層（５１）との接続を断ち、反転層（５１）をフローティング状態とする。この時、反転層容量をＣｉとすると、反転層（５１）に蓄積されている電荷量Ｑｉは、Ｃｉｘ４ クーロンとなる。その後、時間ｔ２において、補助電極（４８）を書込み電圧である２Ｖに立ち上げると、反転層（５１）に蓄積されていた電荷Ｑｉが、電荷蓄積領域（１１）、電荷蓄積領域（１０）および補助電極（４８）それぞれの下の基板表面を通過してデータ線（３４）へ放電されることになる。この時、補助電極（４８）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（４８）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（５）電位が高いことから制御電極（５）方向に引き寄せられ、トンネル絶縁膜（１９）のポテンシャル障壁を跳び越えて電荷蓄積領域（１０）に注入される。この時、補助電極（４８）下の基板表面が高抵抗であるため、反転層（５１）とデータ線（３４）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合にはデータ線（３４）を２Ｖ程度にするか、もしくは反転層（５１）を０Ｖとすれば、ホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（５２）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。
【００５６】
上記書込み方式では、拡散層に蓄積した電荷が放電し終わった時点で書込みが自動的に終了することになり、電荷蓄積領域（１０）に注入される電荷量Ｑｇは、注入効率をγとすると、Ｑｇ＝Ｑｉｘγで表される。ここで、注入効率γは電荷蓄積領域（１０）の電位とドレイン電圧、および補助電極（４８）電圧の関数であり、書込み動作中に変化するものであるが、ここでは一定であると仮定している。注入効率γの補助電極電圧への依存性は比較的小さく、例えば、補助電極の電圧が±０．１Ｖ変化したとき、γは０．３桁程度しか変化しない。拡散層に蓄積される電荷Ｑｄは一定であるため、書込み特性を表すＱｇも０．３桁程度のばらつきで抑えられることになる。実施例１の書込み方式では、１桁以上のばらつきが生じるのに対して、書込みばらつきを大幅に抑えることが可能となり、書込み時間を短縮することができる。
【００５７】
また、セル他端にある電荷蓄積領域（１１）に書込みを行いたい場合は、これら補助電極（４８）（４９）、データ線（３４）（３５）、反転層配線（５０）（５１）の設定を入れ替えるだけで良い。
【００５８】
また、上記書込み動作は更に以下のような効果を持つ。すなわち、拡散層に電荷を蓄積した後、その電荷を用いて書込みを実施するため、実際の書込み動作時には、書込みドレインの電源を不活性にすることができる。このため、補助電極は書込みドレインの電源からノイズを受けることがなく、安定した書込みを実現できる。また、一定の容量に電荷を供給すれば良いため、書込みドレイン電源の設計が容易となる。例えば、従来の方式では、ばらつきを考慮してマージンを取らねばならず、大きな電流供給能力を必要とする。しかし本方式では、供給すべき電荷量にばらつきが生じないため、必要最低限の電流供給能力で良い。このため、電源回路の大きさを大幅に縮小することが可能となる。
【００５９】
さらに、本実施例で示した書込み方式は、記憶ノードが実施例２のような複数の微小粒だけではなく、補助電極の側壁として加工した多結晶シリコンで形成されている場合にも同様に適用可能である。また、記憶ノードがＳｉＮによって形成されている場合にも、同様に適用可能である。
【００６０】
＜実施例１１＞
図９〜１１および図２２〜２４を用いて、本発明第１１の実施例を説明する。本実施例は、実施例２と書込み動作において異なる。実施例２では、書込み動作において低電位の反転層（例えば図１１中の反転層（５０））を高抵抗に設定し、この端部に電界を集中させることでホットエレクトロンを発生させて書込みを行っている。このため、拡散層（６１）からの距離によって、その反転層の抵抗値が変わるという課題がある。すなわち、データ線（３４）と反転層（５０）との接続部である拡散層（６１）から、距離の近いセルほど反転層の抵抗が小さく、距離の遠いセルほど反転層抵抗が高くなる。抵抗値が変わると書込み特性が大きく異なることから、書込み特性に場所依存性が生じる。
【００６１】
本実施例は、上記書込み特性の場所依存性を低減することが可能である。
図２２は本実施例を実現する回路構成、図２３および図２４は図２２における補助電極の電圧発生回路からの出力例を示したものである。図２３および図２４において、ブロック内物理アドレスはデータ線と反転層との接続部から最も近いメモリセルを０とし、遠いほど大きくなるものとする。
【００６２】
上記の課題を解決するためには、物理アドレスが小さいほど補助電極の電圧は小さくて良く、物理アドレスが大きいほど補助電極の電圧を大きくして、書込み特性を揃える必要がある。図２２における補助電極の電圧発生回路（１０４）は、アドレスバッファ（１０１）からのアドレス信号、コマンドバッファ（１０２）からの書込みモード選択信号、基準電圧発生回路（１０３）からの基準電圧ならびに、制御回路（１００）からの制御信号が入力されることにより、書込みを行うメモリセルの物理的な位置によって出力電圧を変化させることが可能である。例えば、出力電圧を図２３のようにステップ状に変化させることも可能であるし、図２４のように連続的に変化させることも可能である。さらに、物理アドレスの対数に比例して変化するように設定することも可能である。
【００６３】
これによって、ブロック内の位置依存性を抑制することが可能となり、高速な書込み特性を維持できる。また、本方式は、実施例２のみならず、実施例１０にも適用可能であることは言うまでもない。
【００６４】
【発明の効果】
本発明によれば、反転層を配線に利用するメモリ方式において、セル間の書込み特性ばらつきの小さい半導体記憶装置を実現できる。さらに、高集積でありながら読出しディスターブに強い半導体記憶装置を実現できる。したがって、低コストで高信頼な半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】実施例１の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図２】実施例１の半導体記憶装置のメモリセルマット部分の上面図である。
【図３】実施例１の半導体記憶装置のメモリセルアレイにおいて、対象とするセルの書込み動作を行う場合の等価的な回路図である。
【図４】実施例１の半導体記憶装置のメモリセルアレイにおいて、対象とするセルの読出し動作を行う場合の等価的な回路図である。
【図５】実施例１の半導体記憶装置のメモリセルアレイの読出し動作時に対する等価的な回路図である。図４とは読出し対象のメモリセルが異なる場合である。
【図６】実施例１の半導体記憶装置の製造工程を説明する断面構造図である。
【図７】実施例１の半導体記憶装置の製造工程を説明する断面構造図である。
【図８】実施例１の半導体記憶装置の製造工程を説明する断面構造図である。
【図９】実施例２の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１０】実施例２の半導体記憶装置のメモリセルマット部分の上面図である。
【図１１】実施例１の半導体記憶装置のメモリセルアレイにおいて、対象とするセルを駆動する場合の等価的な回路図である。
【図１２】実施例３の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１３】実施例３の半導体記憶装置のメモリセルマット部分の上面図である。
【図１４】実施例３の半導体記憶装置のメモリセルアレイにおいて、対象とするセルの書込み動作を行う場合の等価的な回路図である。
【図１５】実施例４の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１６】実施例５の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１７】実施例６の半導体記憶装置のメモリセルアレイの等価回路を示したものである。
【図１８】実施例７の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１９】実施例８の半導体記憶装置の書込み動作におけるタイミング波形を示したものである。
【図２０】実施例９の半導体記憶装置の書込み動作におけるタイミング波形を示したものである。
【図２１】実施例１０の半導体記憶装置の書込み動作におけるタイミング波形を示したものである。
【図２２】実施例１１の半導体記憶装置における補助電極電圧発生回路部のブロック図である。
【図２３】実施例１１の半導体記憶装置における補助電極電圧発生回路の出力電圧例を示したものである。
【図２４】実施例１１の半導体記憶装置における補助電極電圧発生回路の図２３とは異なる出力電圧例を示したものである。
【図２５】実施例３にて、電荷蓄積領域をｎ型多結晶シリコンの連続膜構造で構成した構造例を示したものである。
【符号の説明】
１：補助電極下のシリコン基板表面に形成されたｎ型反転層， ２，３，６，７：ｎ型拡散層兼ローカルデータ線， ４，８，９：補助電極， ５：制御電極， １０，１１，７７： 電荷蓄積領域， １２，１３： 補助電極下ｐ型シリコン基板表面， １４： ｐ型ウエル， １５：ｎ型ウエル， １６： ｐ型シリコン基板， １７： シリコン微小結晶， １８： 補助電極下ＳｉＯ２絶縁膜， １９： 電荷蓄積領域下ＳｉＯ２絶縁膜， ２０， 制御電極電荷蓄積領域間層間絶縁膜， ２１： 単位メモリセルパターン， ２２：ｎ型アクティブ領域， ２３，２９：金属配線， ２４，３０：補助電極結束配線， ２５，２８： ゲート電極配線， ２６，３１：ローカルデータ線へのコンタクトパターン， ２７，３２： アクティブ領域， ３３，３４，３５，３６：グローバルデータ線， ３７：ＣＶＤ−ＳｉＯ２絶縁膜， ３８：多結晶シリコン膜， ３９： 素子分離領域， ４０： 側壁構造， ４１，４２：ゲート電極， ４３：多結晶シリコン側壁構造， ４４： ｎ型拡散層， ４５： ｐ型拡散層， ４６：ｎ型領域， ４７： ｐ型領域， ５２：ワード線， ６７，６８，６９： 補助電極， ６５，６６： 電荷蓄積領域、７０，７１： 補助電極下のシリコン基板表面に形成されたｎ型反転層。
【発明の属する技術分野】
本発明は、半導体記憶素子および半導体装置係り、特に、低コストで高信頼な半導体記憶装置に関する。
【０００２】
【従来の技術】
携帯性に優れたデータ格納用として、半導体不揮発性メモリであるフラッシュメモリが広く用いられ始めている。フラッシュメモリのビット当りの価格は年々急速に下がっており、その下がり方は微細化のみから期待される下がり方よりも急峻である。これは素子構造上の工夫あるいは多値記憶の導入によるものである。ファイル用途大容量フラッシュメモリの従来技術は、例えば、非特許文献１および非特許文献２に述べられている。前者は小さいセル面積の実現に向いておりＮＡＮＤ型と呼ばれている、後者は、フローティングゲート内に蓄積する電子個数を制御することで多ビット記憶を行う多値記憶動作に向いておりＡＮＤ型と呼ばれている。いずれもビットコスト低減に効果がある。
【０００３】
また、別な多値記憶の例が、非特許文献３に示されている。これは、ＳｉＮを記憶領域に用い、ホットエレクトロンによる電荷注入を行う素子である。ホットエレクトロンがドレイン端付近で主に発生すること、またＳｉＮトラップに電荷が捕獲されるため注入された場所付近に電荷が留まることを利用する。ソース、ドレインに印加する電圧を入れ替えることでソース端とドレイン端の両端を電荷蓄積領域として用いる。この書込み方法は大きな電流が流れるため、電源の電流供給能力の限界から多ビットを同時に書込むファイル用途には適さない。より低いドレイン電流で書込みのできるソース側注入による書込み動作が、特許文献１に開示されている。この特許では、ソース側注入のための補助電極と小さいセル面積を両立させる技術として、補助電極下に形成した反転層を配線として用いる動作が述べられている。
【０００４】
【特許文献１】
特開２００１−１５６２７５号公報
【非特許文献１】
「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング（Ｆ． Ａｒａｉ ｅｔ ａｌ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）」、２０００年、ｐ．７７５−７７８
【非特許文献２】
小林 他、「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング （Ｔ． Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）」、２００１年、ｐ２９−３２
【非特許文献３】
ビー・アイタン他、「インターナショナル・コンファレンス・オン・ソリッド・ステート・デバイス・アンド・マテリアルズ（Ｂ． Ｅｉｔａｎ ｅｔ ａｌ， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）」、１９９９年、ｐ．５２２−５２４
【０００５】
【発明が解決しようとする課題】
フラッシュメモリは素子構造上の工夫あるいは多値記憶の導入で、加工寸法の縮小による微細化以上のビットコスト低減を実現してきた。またフラッシュメモリの容量増大に従って音楽ファイル、動画等サイズの大きなファイルを扱う応用が広がっている。このため、大容量でしかも書込み速度が速いフラッシュメモリの需要が今後ますます高まってくると予想される。
【０００６】
しかしながら、ＮＡＮＤ型の素子構造は平面構造メモリセルの理論的限界である単位セル当たり面積４Ｆ２（Ｆは加工寸法）に近づいており、これ以上構造上の工夫を行ってセル面積を縮小することは困難である。このため今後は多値記憶を推し進める必要がある。同時にファウラーノードハイム（以下ＦＮと略す）トンネルによって書込みを行う方式であるため、書込みが速くない、あるいは大電圧を使う必要があるという課題がある。
【０００７】
一方、ＡＮＤ型はホットエレクトロン書込み技術を採用し、書込みが高速である。ソース側注入方式のホットエレクトロン書込みであるため多くのセルへの同時書込みにも適する。加えて、アレイ構成が並列接続であり、ＮＡＮＤ型のように直列接続でないため、他のセルの記憶情報の影響を受けにくく、セル当たり多ビット記憶にも適しているが、課題もある。セル面積の観点から、拡散層が平行に走るアレイ構造をしているため、拡散層広がりあるいは素子分離領域のためにワード線に垂直方向のピッチが縮小しにくいという問題がある。これを解決する方法として神垣等の特許（特許文献１を参照）の実施例３にあるように、データ線に並行に走る電極の下に形成した反転層を配線として用いる動作方式が考えられる。これによって不純物打ち込みによる拡散層形成を省略したアレイ方式で動作が可能である。この場合、隣り合う電極（ここでは電極１と電極２と呼ぶ）の間で書込み動作が行われる。電極１下の反転層に０Ｖ、電極２下の反転層には高い電圧３．５Ｖを与え、電極１に与える電位をあまり高くない１．５Ｖに設定することでその下に形成される反転層を高抵抗にし、電極１の端で電界を集中させてソース側注入を行うものである。この方式の課題は、位置に依存した書込みばらつきである。メモリセルの位置によってコンタクトとの距離が異なり、従って電極１下の反転層抵抗が場所依存で異なることになる。このため電圧降下によってセルに印加される電位が変化し、セル間で書込み特性が異なることになる。
【０００８】
従って本発明の目的とするところは、反転層を配線に利用するメモリ方式において、セル間の書込み特性ばらつきの小さい半導体記憶装置を実現する方法を提供することである。
【０００９】
また、本発明の他の目的は、多ビット記憶一般の課題である読出しディスターブの問題を解決することである。現在実用化されている多ビット記憶はフローティングゲート内に蓄積する電荷量を４種類とし、４レベルのしきい電圧（以下単に閾値と呼ぶ）の記憶状態を作ることで２ビットの記憶を行っている。記憶された電荷量に従ってトランジスタのしきい電圧が変化し、これを読み出すわけである。この時情報保持中の特性変動、素子間の特性ばらつき等を補償して明確に情報を分離して読出すために各情報に対応するしきい電圧はある程度離れた値に設定する必要がある。例えば１Ｖ程度離す事が必要であるとすると、２ビット記憶では最大しきい電圧と最小しきい電圧の差は３Ｖであるが、これが３ビット記憶になると７Ｖの差が生ずる。このような高いしきい電圧まで電荷を注入するにはそれだけ高い書き込み電圧が必要となる。また、読出しにおいても高いコントロールゲート電圧が必要となる。これら高電圧の使用は周辺回路におけるトランジスタサイズの増大に結びつき、チップ面積が増大してコストが上昇する。また、読出しによる蓄積情報の破壊、所謂読出しディスターブについても悪化する。
【００１０】
また、ソース端、ドレイン端を記憶領域として用いる多値記憶方式の場合には基本的に２ビット記憶までしかできない。
【００１１】
そこで上記二つの記憶方式を組合せた多値記憶が考えられる。例えばソース端、ドレイン端に注入する電荷量を変える事で各々２ビット、計４ビット記憶する手段である。これなら一端に記憶する情報は２ビットつまり４レベルのみで４ビットの記憶を実現できる。この手段の課題は読出し動作である。上記従来の技術のような読出しでは、読み出したい情報の他端の情報は電荷蓄積領域付近のシリコン基板表面を空乏化させることで遮蔽している。従って一定大きさのドレイン電圧が必要である。このドレイン電圧は遮蔽すべきしきい電圧が高ければそれだけ高く設定しなければならないため、従来技術のように、一端で１ビットしか記憶しない場合はよいが、２ビット以上記憶する場合、読出しドレイン電圧は大きく設定せざるを得ず、読出し動作におけるホットキャリア発生による記憶情報破壊が問題になる。つまりここでも読出しディスターブが問題になる。
【００１２】
従って本発明の目的とするところは、低コスト、高集積でありながら読出しディスターブに強い半導体記憶装置を実現する方法を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は互いに並行に形成された、ソース領域、ドレイン領域に対し、ソース、ドレイン領域の間にこれと並行でかつオーバラップのない位置に補助電極構造を有し、書込みには補助電極をソース側注入ホットエレクトロンの補助電極として用い、読出し時には補助電極下に形成した反転層をソース、あるいはドレイン領域として用いることを特徴とする。
【００１４】
本発明の他の手段、目的と特徴は、以下の実施の形態から明らかになろう。
【００１５】
【発明の実施の形態】
以下には、本発明の具体的な実施例による半導体素子及び半導体装置を説明する。
【００１６】
＜実施例１＞
図１には、本実施例による記憶素子の断面構造を示す。Ｐ型シリコン基板（１６）に、ｎ型のウェル領域（１５）が設けられており、さらにその中にｐ型のウェル領域（１４）が設けられる３重ウェル構造を持ち、ｐ型ウエル内にｎ型の拡散層領域（２）（３）（６）（７）領域が設けられている。シリコン基板表面の電位を制御するためのｎ型多結晶シリコンからなる補助電極（４）（８）（９）、ｎ型多結晶シリコンとＷ（タングステン）の積層構造で形成された制御電極（５）があり、この制御電極（５）はワード線を兼ねている。シリコン基板表面に設けられた厚さ８ｎｍのＳｉＯ２からなる絶縁膜（１９）を介して、シリコンの平均径１８ｎｍの複数の微小結晶粒（１７）からなる電荷蓄積領域（１０）（１１）が設けられている。シリコン微小結晶粒（１７）と制御電極（５）の間には厚さ１０ｎｍのＳｉＯ２膜（２０）が形成されている。また補助電極（４、８、９）とシリコン基板の間には厚さ６ｎｍのＳｉＯ２膜（１８）が設けられている。メモリセルアレイはこのような構造が繰り返されている。またこの断面では、通常素子分離用に設けられる絶縁膜で埋め込まれた溝が設けられていないという特徴がある。
【００１７】
補助電極（４）（８）（９）下の基板表面と電荷蓄積領域（１０）（１１）下の基板表面は異なる不純物濃度となっている。
【００１８】
図２には上面図を示す。説明のために必要な部分を除き金属配線は省いてある。点線で囲った部分（２１）が単位セルに対応する。また図中のＡ−Ｂ断面が図１に対応する。図面Ｙ方向にワード線が６４本繰り返された構造を基本単位（以下これをメモリマットと呼ぶ）としており、その両端で補助電極（４）（８）（９）が一本おきに結束（２４）（３０）され、隣接補助電極に独立な電圧を与えることが可能である。この端部では素子分離用の絶縁膜で埋め込まれた溝が存在し、アクティブ領域が互いに絶縁されている。拡散層（２）（３）はこのアクティブ領域（３２、２７）に接続され、さらにこの拡散層（２）（３）と配線へのコンタクト構造（２６、３１）との間に存在するゲート電極（２８）（２５）によって選択用のＭＯＳトランジスタが形成されている。この選択ＭＯＳを介して拡散層配線からなるローカルなビット線（２）（３）（６）（７）はグローバルなデータ線（３４）（３５）（３３）（３６）に接続されている。一本のグローバルデータには複数のローカルデータ線が接続され、階層化されたデータ線構造を採っている。これは充放電すべき容量を低減させ、高速動作、低消費電力化に効果がある。同時に、選択されたメモリマットに書き込む時以外には高いデータ線電圧をメモリセルに印加することを避けることが出来、非選択セルへのディスターブを軽減させることが可能である。さらに、後で述べるような読出し動作において、比較的高抵抗の反転層ソース線の長さを短くすることが可能であり、読出し動作の高速化にも効果がある。また、補助電極（４）とｎ型不純物が導入されたアクティブ領域（２２）が重なった構造が存在するという特徴がある。ただし補助電極（４）とアクティブ領域（２２）は基板表面に形成された絶縁膜によって絶縁されている。このアクティブ領域はコンタクト構造を介して金属配線（２３）に接続されている。この構造により、補助電極（４）に正の電圧を与え、ゲート下の基板表面に反転層（１）を形成した場合、金属配線（２３）から、アクティブ領域（２２）を介して反転層（１）に電位を与えることが可能である。また両隣の補助電極についても同様に、ｎ型不純物が導入された領域とのオーバーラップ領域、この領域に電位を供給するコンタクト構造と配線（２９）が設けられている。
次に本実施例の動作を説明する。補助電極（４）の両側に微小結晶粒（１７）により設けられた電荷蓄積領域（１０）（１１）に各々４レベルの閾値を用いて２ビットの記憶を行い、単位セル当たり４ビットの記憶を行う。
まず書込み動作を説明する。補助電極（４）の右の電荷蓄積領域（１１）に情報を書込むこととする。閾値レベルと情報の対応を表１に示すようにとる。
【００１９】
【表１】
ここでＶ３＞Ｖ２Ｈ＞Ｖ２Ｌ＞Ｖ１Ｈ＞Ｖ１Ｌ＞Ｖ０Ｈ＞Ｖ０Ｌである。この“０”や“１”の２ビット情報と閾値レベルは別の対応のさせ方をしても構わない。書き込む閾値レベルの順序はどような順序でも構わないが、本実施例では高いレベルから順に書込むこととする。対象とするメモリセルに書込みたい情報が“０１”である場合、拡散層１（３）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定する。他端の拡散層２（２）はより低い電圧Ｖｓｗ（例えば０Ｖ）に設定する。より詳しくはこれら拡散層が接続されたグローバルデータ線（３４）（３５）を各々の電圧に設定し、ローカルデータ線選択用のトランジスタの選択線（２５）（２８）書込みたい情報が“０１”でない場合には、両端ともにＶｓｗ（例えば０Ｖ）に設定する。補助電極（４）を比較的低い電位Ｖｗａ（例えば１Ｖ）に設定し、電極下の基板表面を高抵抗の導通状態にする。この選択補助電極（４）の両隣の補助電極（８）（９）の電位は、さらに低い電位Ｖｗａｎ（例えば−０．５Ｖ）に設定し、電極下の基板表面（１２）（１３）に反転層を形成しないことで補助電極（８）（９）の両端の拡散層間（（６）と（２）及び（３）と（７））を非導通とし、電気的な絶縁を行う。制御電極（５）に高電圧Ｖｗｗ３（例えば１５Ｖ）の書込みパルスを印加すると、補助電極（４）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（４）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（５）電位が高いことから制御電極（５）方向に引き寄せられ、トンネル絶縁膜（１９）のポテンシャル障壁を跳び越えて電荷蓄積領域（１１）に注入される。この時、補助電極（４）下の基板表面が高抵抗であるため、拡散層（２、３）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたい情報が“０１”でない場合には拡散層（２、３）間に電位差が生じないためホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（５２）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。この後読出し動作を行い、閾値ＶｔｈがＶ３よりも高くなっているかを検証する。読出し動作の詳細は後で述べる。書込みたい情報が“０１”でかつ閾値ＶｔｈがＶ３よりも高くなっていない場合再度拡散層１（３）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定し、書込みパルスを印加する。この後再び読出し検証動作を行い、必要なら書込みパルスを印加するというシーケンスを繰り返す。本アレイ構成では隣接セルは電気的な素子分離に用いるため、同じワード線（５）で駆動される複数のセルのうち、１個おきのセルの補助電極について同じ側に対して書込み動作を行うわけであるが、これら書込み対象セルが全て検証を通過した時点で“０１”書込みシーケンスは終了である。次に“００”書込みシーケンスに移る。この場合も書込み対象セルに書込みたい情報が“００”なら拡散層１（３）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定し、そうでなければ他端と同じ電圧Ｖｓｗ（例えば０Ｖ）に設定する。補助電極（４）の設定電位Ｖｗａ（例えば１Ｖ）は同じである。この後ワード線（５）に書込みパルスを印加するわけであるが、この電圧Ｖｗｗ２にはＶｗｗ３より低い電圧、例えば１２Ｖを用いる。これに“０１”書込み時と同じパルス幅を用いても注入される電荷量が少なく、より低い閾値レベルの書込みができる。検証も同様に行うが、違いは閾値をＶ２Ｌより高く、Ｖ２Ｈより低い値に設定する必要がある点である。ここでは最初の書込みパルスで電荷を注入しすぎないように設定し、二回目以降のパルス幅を小さくして過剰な電荷注入を防ぐ。書込み対象セルが全て検証を通過した時点で“００”書込みシーケンスは終了、“１０”書込みシーケンスに移る。“１０”書込みでは書込み電圧Ｖｗｗ１にＶｗｗ２よりも低い電圧、例えば１０Ｖを用いる点、目標の閾値範囲が異なる他は“００”書込みと同様な動作である。この後“０１”書込みシーケンスを行ってこのセルの書込み動作は終了である。同じセルの補助電極について左側（１０）に書込みを行う場合には拡散層１（３）と拡散層２（２）の役割を入換えればよい。書込み動作における等価回路図を図３に示す。ここで複数のシリコン微小結晶粒（１７）よりなる電荷蓄積領域（１０）（１１）を回路図上では単一の白丸で表現している。ここでは各情報の書込みにおいて、シーケンスを通じてワード線（５）に印加する書込みパルスの電圧を一定の値としたが、回数が増える程高い電圧を加えるようなパルス列を用いることで、書込みシーケンスを短時間で終わらせることが可能である。
【００２１】
またここで述べた書込み動作において、非選択補助電極（８）（９）下の基板表面（１２）（１３）は電気的な素子分離に用いるため、しきい電圧が低いと負の大きな電圧を使用しないとカットオフが出来ないことになる。一方電荷蓄積領域（１０）（１１）下の基板表面では電圧降下が少ないことが望ましく、従ってある程度しきい電圧が低いことが望ましい。このため補助電極下基板表面（１２）（１３）のｐ型不純物濃度は、電荷蓄積領域（１０）（１１）下の基板表面のｐ型不純物濃度よりも高く設定した。
次に読み出し動作を説明する。上記書込み動作説明で情報を書込んだ補助電極（４）の右の電荷蓄積領域（１１）の情報を読み出すこととする。反転層給電用の金属配線（２３）に所定の電位Ｖｓ（例えば０Ｖ）を与え、補助電極（４）の電位をＶｓよりも大きい電位Ｖａ（例えば３Ｖ）に設定する。補助電極（４）下には反転層（１）が形成され、この反転層（１）の電位はほぼＶｓとなる。この選択補助電極（４）の両隣の補助電極（８）（９）の電位は、電極下の基板表面（１２、１３）に反転層が形成されない低い電位Ｖａｎ（例えば０Ｖ）に設定する。これによって補助電極（８、９）の両端の拡散層間（（６）と（２）及び（３）と（７））を非導通とし、電気的な絶縁を行う。４レベルを読み出すためにまず閾値レベル“００”のレベル以上すなわちＶ２Ｌ以上なのか、“１０”のレベル以下すなわちＶ１Ｈ以下なのかの判定を行う。グローバルデータ線（３５）を通じ拡散層１（３）の電位をＶｓより高い電位Ｖｄｒ（例えば１Ｖ）にプリチャージする。他端の拡散層２（２）はより低い電位Ｖｄｒｎ（例えば０Ｖ）に設定する。この後制御電極（５）にＶ１Ｈ＜Ｖｒｗ１＜Ｖ２Ｌなる電圧Ｖｒｗ１を印加する。メモリセルの閾値レベルがＶ１Ｈ以下ならば反転層（１）と拡散層１（３）との間が導通状態となり、グローバルデータ線（３５）から反転層給電用の金属配線（２３）に電流が流れる。Ｖ２Ｌ以上ならば非導通あるいは高抵抗状態である。この結果がＶ１Ｈ以下ならば、プリチャージ後、制御電極（５）にＶ０Ｈ＜Ｖｒｗ０＜Ｖ１Ｌなる電圧Ｖｒｗ０を印加し、流れる電流の違いを利用して“１１”か“１０”かの判定を行う。最初の読出し結果がＶ２Ｌ以上であった場合にはプリチャージ後に制御電極（５）に加える電圧はＶ２Ｈ＜Ｖｒｗ２＜Ｖ３なる電圧Ｖｒｗ２とする。流れる電流の違いを利用して“００”か“０１”かの判定を行う。以上の読出し動作において、Ｖｒｗ１を用いた結果によって次に印加する電圧条件を変えるのではなく、Ｖｒｗ０、Ｖｒｗ１、Ｖｒｗ２による読出し動作を全て行って情報読出しを行う方法を用いることも可能である。前者は読出し電圧印加が２回で高速化に向いているのに対し、後者は３回の読出し動作が必要であるものの制御回路が簡単化できるという特徴がある。補助電極（４）の左の電荷蓄積領域（１０）の情報を読み出す場合には拡散層１（３）と、これに対応するグローバルデータ線（３５）の代わりに拡散層２（２）と、これに対応するグローバルデータ線（３４）を用いればよい。本動作方式では読出し時にグローバルデータ線を一本おきに駆動することになる。駆動するグローバルデータ線の両隣のグローバルデータ線の電位を固定しておくことにより、駆動するグローバルデータ線間が電気的にシールドされ、安定した読出し動作が実現できる。読出し動作における等価回路図を図４に示す。補助電極（４）下に反転層（１）が形成されることにより、紙面Ｙ方向に電気的に接続される反転層による配線が形成されることを等価的に示しているため、図３とは異なる接続関係となっている。ここで反転層による配線は破線で示し、補助電極配線や高濃度不純物による拡散層配線は実線で示した。グローバルデータ線は一点鎖線で示している。また、図の煩雑さを避けるためこの反転層を形成するための補助電極（４）は等価回路図から省略した。両隣の補助電極（８）（９）については、書込み動作と同様に素子分離の役割を果たしているため、図３と同様の回路図で表している。図４は注目しているメモリセル（２１）の読出し動作時の等価回路である。隣接セルの読出し動作時には補助電極（４）を低い電位Ｖａｎ（例えば０Ｖ）に設定し、両側の拡散層（２）（３）の間を非導通として、両隣の補助電極（８）（９）を大きい電位Ｖａ（例えば３Ｖ）に設定する。この結果これら補助電極下に反転層を形成する動作を行うため、図５のように、図４とは異なる等価回路となることに注意が必要である。以上に述べたような読出し動作により、補助電極（４）の両側の情報が独立のセルであるかのように読出しが可能である。読出しのドレイン電圧についても１Ｖ程度の小さい電圧に設定することが可能で、課題で述べた読出しディスターブの問題を解決している。
情報の消去は、同一ワード線で駆動される複数のセルに対して一括で行う。ワード線にＶｗｗ３よりも大きい正電圧Ｖｅｗ（例えば２０Ｖ）を印加する。電子が注入された電荷蓄積領域の電位は下がっており、トンネル絶縁膜（１９）よりも層間絶縁膜（２０）の電界の方が強くなる。この結果、電子は制御電極（５）の方へ引き抜かれ、メモリセルの閾値が下がる。尚、消去方法に異なる方法を用いてもよい。例えばワード線に印加する電圧を負電圧（例えば−１８Ｖ）とし、基板側に電子を引き抜いてもよい。またウエル（１４）に負電圧（例えば−３Ｖ）、拡散層（２）（３）（６）（７）に正電圧（例えば３Ｖ）を印加し、さらにワード線に負電圧（例えば−１３Ｖ）を印加することでホールを注入し、消去を行ってもよい。このホール注入消去では負電圧に設定する拡散層を選択することでその両側のみ消去することが可能である。例えば補助電極（３）を負電圧に設定する電極として選択すれば両側の電荷蓄積領域（１１）（７７）を消去することができる。このため書換え単位を小さく設定することが可能である。
次に本実施例の製造工程を図６から図８を用いて説明する。図６はメモリセル断面、図７、図８は周辺回路のｐ型、ｎ型トランジスタの断面図である。Ｐ型のシリコン基板（１６）を用いる。素子分離領域（３９）形成後深いｎ型のウエル（１５）を形成し、さらにｐ型ウエル （１４）を形成する。図２によりわかるように、メモリセルのアレイ部分では素子分離は補助電極によって電気的に素子分離を行うために素子分離領域は存在しない。マット端部の各領域のコンタクトへのとり出し部分、周辺回路部分にのみ存在する。高耐圧の周辺回路のしきい電圧調整用のイオン打ち込みを行った後、メモリセル形成領域にしきい電圧調整のためのＢ（ボロン）イオン打ち込みを行う。高耐圧のトランジスタ用に厚さ２０ｎｍのゲート絶縁膜形成を行った後、レジストをマスクにメモリセル領域及び通常耐圧の周辺回路領域の基板表面のゲート絶縁膜を除去する。改めて基板表面を酸化し、厚さ６ｎｍのＳｉＯ２膜（１８）を形成する。さらに、補助電極（４）（８）（９）、及び周辺回路のゲート電極形成用にノンドープの多結晶シリコン膜（３８）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成し、レジストをマスクにＰイオン打ち込み、ＢＦ２イオン打ち込みを各々行ってｎ型ゲート領域とｐ型ゲート領域を作り分ける。さらに多結晶シリコン膜上にＣＶＤ−ＳｉＯ２膜を堆積し、レジストをマスクに補助電極（４）（８）（９）パターンを形成する（図６（ａ））。ただしこの時周辺回路領域のゲート電極パターンは形成せず、多結晶シリコン膜とＣＶＤ−ＳｉＯ２膜で覆われたままとしておく（図７（ａ））。この後ＣＶＤ−ＳｉＯ２を１０ｎｍ堆積し、この膜をインプラスルー膜として、電荷蓄積領域（１０）（１１）下の基板表面の不純物濃度調整用のイオン打ち込みを行う。
【００２２】
この後ＣＶＤ−ＳｉＯ２を１０ｎｍ堆積し、さらに多結晶シリコンを１００ｎｍ堆積、エッチバックすることで補助電極側面に多結晶シリコンの側壁（４３）を形成する。この側壁をマスクにＡｓ（ヒ素）イオンを打ち込むことでｎ型の拡散層領域（２）（３）（６）（７）を形成する（図６（ｂ））。ドライエッチによる多結晶シリコンの側壁除去後、ＨＦによるウエットエッチを行って基板表面を露出する。続いて厚さ８ｎｍの酸化を行い、さらにシリコン微小結晶粒を形成する。試作においては平均径１６ｎｍ、３×１０１１個ｃｍ−２の密度で形成した。この後プラズマ酸化を用いてシリコン微小結晶表面を４．５ｎｍ酸化し、再度シリコン微小結晶粒を堆積する。これによって高密度の微小結晶を互いに接触することなく形成することが出来、同じ書込み条件でより多くの電子を蓄積することが可能である。この結果各蓄積情報間のマージンが広がり、特性が安定する。本実施例では二度付けを用いたが、プラズマ酸化、微小結晶堆積をさらに繰り返してもよい。プラズマ酸化は熱酸化と異なり、ラジカルの侵入長以上酸化が進まないため、プラズマ酸化工程の繰り返しにより最初に形成した結晶粒が非常に小さくなってしまうような問題や、トンネル絶縁膜厚が増大する心配はない。この後層間絶縁膜としてＣＶＤ−ＳｉＯ２を１２ｎｍ堆積する。さらにｎ型にドープされた多結晶シリコン膜とＷ（タングステン）の二層構造を堆積し、レジストをマスクにエッチングを行うことでワード線（５）を形成する（図６（ｃ）、図７（ｂ））。ここで周辺回路領域の多結晶シリコン膜（３８）、ＣＶＤ−ＳｉＯ２膜（３７）積層構造上にあるドット（１７）及びその上の層間絶縁膜（２０）を レジストをマスクにしてエッチングする。この後レジストをマスクにして周辺回路のトランジスタのゲート電極（４１）（４２）を形成する（図７（ｃ））。このゲートパターンとレジストをマスクにイオン打ち込みを行い、ｐＭＯＳに浅いｐ型領域（４７）を、ｎＭＯＳに浅いｎ型領域（４６）を設ける。さらにＣＶＤ−ＳｉＯ２を堆積し、エッチバックを行って側壁（４０）を形成する。この側壁構造（４０）とレジストをマスクにしてイオン打ち込みを行うことでｐＭＯＳにｐ型拡散層領域（４５）を、ｎＭＯＳにｎ型拡散層領域（４４）を設ける（図８）。さらに層間膜堆積、平坦化を行った後、コンタクト工程、配線工程を行う。
本実施例ではウエル（１４）をｐ型とし、キャリアを電子としたが、ｎ型ウエルを用い、ホールをキャリアとして用いてもよい。この際電圧の大小関係が逆となる。これは他の実施例でも同様である。
本実施例の電荷蓄積領域は、従来のフラッシュメモリと異なり多数個のシリコン微小結晶よりなる。フラッシュメモリのメモリセルのように一箇所の電荷蓄積領域を多結晶シリコンより形成（本実施例では二箇所（１０）（１１）に多結晶シリコン記憶ノードを設けることになる）してもよく、後の実施例で述べる。またここではシリコンの微小結晶を用いたが、他の半導体または金属の微小粒を用いてもよい。さらに電荷トラップを持つ絶縁体からなる微小粒を用いてもよい。本実施例のような微小粒を用いると、記憶ノードが互いに絶縁されているため、従来のフラッシュメモリの記憶ノードのように加工によって切り離す必要がなく、加工が容易でプロセスマージンが増大するという特徴を持つ。またこのような加工容易性はＳｉＮのようなトラップを有する絶縁膜を用いても得られるためこれを用いてもよい。ＳｉＮはＳｉＯ２膜に対し選択比を持つエッチングをすることが可能で、微小粒電荷蓄積領域よりもより加工性に優れているという特徴を持つ。一方で微小粒電荷蓄積領域を周囲をＳｉＯ２のようなトラップを持たない他の絶縁材料で囲むことが可能であるため、一般に微小粒間での電荷移動が起こりにくい材料選択が可能であり、保持特性に優れる。このため閾値マージンの小さい多値記憶に適している。従って本実施例のような注入電荷量によって複数の情報を記憶し、特性変動を小さく抑えたい用途に好適である。また、本実施例では電荷蓄積領域（１０）（１１）と制御電極（５）の層間膜（５）にＳｉＯ２膜を用いたが、窒素添加のＳｉＯ２膜を用いてもよい。単純なＳｉＯ２膜よりも書換え時にトラップが生成されにくく、特性変動が少ないという特徴がある。またＳｉＯ２とシリコンナイトライド膜の積層構造としてもよい。このような積層膜は高電界印加時に比較的電流が流れにくく、やはりメモリ素子の信頼性に優れるという特徴を持つ。この場合消去動作は制御電極方向への引き抜きではなく、基板への引き抜きを行う方が消去速度が速い。上記電荷蓄積領域の構成や層間膜構成に関して述べたことは全て他の実施例でも同様である。
【００２３】
＜実施例２＞
図９は、本発明の第２の実施例を示す。セル構造的としては、メモリセル内存在した拡散層領域（２）（３）（６）（７）がなくなった点でのみ実施例１と異なる。実施例１と構造、役割ともに等しい部分には同じ番号を用いており、動作説明上必要な補助電極（４８）（４９）と反転層（５０）（５１）には図１と異なる番号を用いた。
【００２４】
本実施例の動作を図９、図１０、図１１を用いて説明する。図１０はメモリマットの上面図であり、破線四角で囲んだ領域（５９）の断面が図９に対応する。実施例１と同様に説明のためにグローバルビット線等の配線を省略している。また図１０に対応する等価回路図が図１１である。電圧印加によって形成された反転層を配線に用いる点は実施例１と同様で、反転層を形成させる補助電極（４８）（４９）を省略して等価回路を示している。
【００２５】
まず書込み動作について説明する。書き込みたいセル（６０）の両端の補助電極（４８）（４９）に正の電圧を印加し、その下の基板表面に反転層（５０）（５１）を形成させる。その隣接外側の補助電極は反転層を形成させない程度の低電圧（例えば０Ｖ）に設定し、電気的に素子分離を行う。反転層形成時にはｎ型の拡散層領域（６１）（６２）と反転層が導通し、拡散層領域に設けたコンタクト構造（５７）（５８）を通じ、グローバルデータ線（３４）（３５）から電圧を与えることができる。隣接補助電極間には二箇所（１０）（１１）に４ビットの情報を記憶する。一端の補助電極（４８）近傍の記憶ノードに情報を書込むためには、この電極（４８）を抵抗の高い反転層を形成できる程度の電圧（例えば２Ｖ）に設定する。この電極下の反転層（５０）に電圧を供給するデータ線（３４）は０Ｖに設定する。また、他端の補助電極（４９）下の反転層に電圧を供給するデータ線（３５）は４Ｖに設定する。対応する補助電極（４９）はこの設定電圧（ここでは４Ｖ）よりも十分高い電圧（例えば７Ｖ）に設定し、低抵抗の反転層が形成されるようにする。ここで制御電極（５）に高電圧のパルス、例えば１５Ｖ、３μｓのパルスを印加すると、一端の補助電極（４８）下の反転層（５０）と制御電極（５）下の反転層の境界で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは制御電極（５）による基板垂直方向の電界に引かれ、近傍の記憶ノード（１０）に飛び込む。ここで一端の補助電極（４８）下の反転層（５０）の抵抗か高いことから、反転層配線間（（５０）と（５１））を流れる電流はあまり大きくなく、流す電流に対する記憶ノードへの注入電子量の割合を大きく取れる。従って多くのセルを同時に書込む動作でも電流が大きくなりすぎることがなく、一度に大きなビット数の入出力を行うファイル応用に好適である。書込みたい閾値レベルによって制御電極のパルスを複数用いる点、検証しながら書込みを行う点は実施例１と同様である。また選択ワード線、選択補助電極ペアで駆動され、書込み終了またはその閾値レベルを書込むセルでないことから電子注入を行いたくない場合、拡散層（５１）に供給する電圧を他端拡散層（５０）と同じ電圧とすればホットエレクトロン発生が抑えられる。セル他端（１１）に情報を書込みたい場合、これら補助電極（４８）（４９）、データ線（３４）（３５）、反転層配線（５０）（５１）の設定を入れ換えればよい。本構成の場合書込み、読出し動作時には対象となるセルを構成する補助電極ペア（４８）（４９）の両隣の補助電極（８）（９）を素子分離に用いるため、さらにその隣の補助電極（６３）をアクティブにすることが可能である。すなわち補助電極３本を一組に動作させることが可能であるが、使用上及び制御上４本を一組に動作させる方が都合がよいため、ここでは４本を一組に制御を行う。従って実施例１とは異なり、補助電極（４８）（４９）（８）（９）（６３）（６４）は４本毎に結束（５３）（５４）（５５）（５６）される構造を持つ。本実施例も実施例１と同様に階層化データ線構造を採っている。実施例１と同様の効果に加え、書込み動作時の新たな効果もある。階層化によって補助電極下に形成される反転層の長さが短くてすむため、位置依存による電圧効果のばらつきが比較的小さくてすむ。また、電圧効果自体も小さくなるため、書込み時に反転層に印加する電圧も小さくて済む。
【００２６】
次に読出し動作を説明する。実施例１と異なり、書込みと読出しで等価回路図が異なるということはない。反転層配線（５０）（５１）間に印加する電位差が実施例１よりも大きいという特徴がある。左側記憶ノード（１０）の情報を読み出すためには左側反転層配線（５０）を低い電位Ｖｓｒ（例えば０Ｖ）に設定し、右側反転層配線（５１）電位をより高い電位Ｖｄｒ（例えば３．５Ｖ）に設定する。制御電極（５）に読出しパルスＶｗｒ０〜Ｖｗｒ２（Ｖｗｒ０＜Ｖｗｒ１＜Ｖｗｒ２）を印加し、左側反転層配線（５０）と右側反転層配線（５１）間にチャネルを形成するが、この際をＶｗｒ２−Ｖ０Ｌ−Ｖｒｄ＜０を満足するようにＶｗｒ２を設定し、どの読出しパルス電圧においても右側記憶ノード（１１）下の基板表面ではピンチオフしているようにする。この結果、左側反転層配線（５０）と右側反転層配線（５１）の間に流れる電流は右側記憶ノード（１１）の保持情報の影響をほとんど受けず、左側記憶ノード（１０）の情報のみ読み出すことが可能である。右側記憶ノード（１１）に記憶された情報の読出しにおいては左側反転層配線（５０）と右側反転層配線（５１）の設定電位を入れ換えればよい。
【００２７】
消去動作は実施例１と同様にワード線単位で行う。ワード線に正または負の電圧を印加することでファウラーノードハイムトンネリング電流によって注入電子を制御電極側あるいは基板側に引き抜く。
本実施例では左側記憶ノード（１０）に４閾値レベルの２ビット、右側記憶ノード（１１） に４閾値レベルの２ビットを記憶したが各々１ビットの記憶を行ってもよいのは言うまでもない。また、隣接補助電極間（４８）（４９）の二箇所（１０）（１１）に情報記憶を行わず、どちらかの一箇所にしてもよい。本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。
【００２８】
＜実施例３＞
図１２から１４には本発明の第３の実施例を示す。図１２が断面構造図、図１３が上面図、図１４が書込み時の等価回路図である。本実施例はアレイ部分の断面図、上面図ともに実施例２と同様であるが、動作のさせ方が異なり、従って動作時の等価回路が異なる。また説明に必要な部分の番号をつけかえている。本実施例は実施例２よりさらに書込みばらつきを小さくすることが可能である。
【００２９】
本実施例は、実施例２と書込み動作において大きく異なる。実施例２では隣接補助電極（４８）（４９）の間で書込み動作を行いその隣の補助電極（８）（９）で素子分離を行ったが、本実施例では隣接３本（６７）（６８）（６９）で書込み動作を行う点に特徴がある。３本組両端の補助電極線（７０）（７１）に正の電圧（例えば（６８）に３．５Ｖ、（６９）に７Ｖ）を印加し、補助電極下に反転層（７０）（７１）を形成する。この反転層（７０）（７１）は、メモリマット端部の拡散層（６１）（６２）より給電されている。実施例２と異なり、片方の反転層（７０）を高抵抗に設定する必要はない。一端の反転層（７０）、他端の反転層（７１）を実施例１の一端の拡散層（２）及び他端の拡散層（３）と同様に考え、中央の補助電極（６７）を実施例１の補助電極（４）と同様に考えれば、書込み動作は実施例１と同様に行え、中央補助電極（６７）右の記憶領域（１１）に情報記憶が行える。中央補助電極（６７）左の記憶領域（１０）に書込みを行う際には、両端の補助電極（６８）（６９）、両端の反転層（７０）（７１）の電圧設定を入換えればよい。さらに、上記動作で両端の補助電極として用いた補助電極（６８）（６９）を中央補助電極とする書込み動作も可能である。（６８）を中央電極とし、この右の領域（６５）に書込みを行うことができるし、（６９を中央電極としてこの左の領域（６６）に書込みを行うことができる。この結果、実施例２と同様に隣接補助電極間（例えば（６７）と（６８）、（６７）と（６９））に二箇所記憶を行うことが可能である。実施例２では書込み動作において低電位の反転層（例えば（５０））を高抵抗に設定し、この端部に電界を集中させるため、セルの拡散層（６１）からの距離によって抵抗値が変わるという課題がある。本実施例では中央電極によって高抵抗領域を作るため、このようなパターン依存性が少ないという特徴がある。
読出し、消去動作は実施例２と同様に行うことができ、等価回路図も図１１と同様になる。
【００３０】
本実施例にて電荷蓄積領域をｎ型多結晶シリコンの連続膜構造（１０５）（１０６）で構成した構造を図２５に示す。隣接３本（６７）（６８）（６９）で書込み動作を行う点は同様である。この構造では隣接補助電極間に記憶個所を二箇所設けることは不可能であるが、電荷蓄積領域（１０５）（１０６）の構造の自由度が大きいため、制御電極（５）と電荷蓄積領域（１０５）（１０６）の静電容量を大きく設計することが容易である。この結果制御電極（５）への電圧印加による電荷蓄積領域（１０５）（１０６）の電位変化を大きくとることが可能であり、書込み消去動作の高速化、あるいは低電圧化に効果がある。また読出し電流も大きくとれるために読み出し高速化にも効果がある。さらに、層間膜（２０）にかかる電界が弱くなるため、層間膜に電流が流れにくく、従って層間膜劣化が非常に少ない。
【００３１】
＜実施例４＞
図１５には本発明の第４の実施例を示す。実施例１の図１に対応する断面構造図である。実施例１と記憶ノードの構造、消去方法のみ異なり、他の構造の役割、動作は実施例１と同様である。本実施例では記憶ノードを実施例１のような複数の微小粒（１０）（１１）ではなく、補助電極（４）（８）（９）の側壁として加工した多結晶シリコンで形成する。補助電極（４）（８）（９）の多結晶シリコン膜厚、及びこの電極の加工用キャップとして形成する絶縁膜の膜厚によってこの側壁（７２）（７３）の高さを設計できる。側壁高さを十分高く設定することで記憶ノード（７２）（７３）と制御電極（５）の対向面積を記憶ノード（７２）（７３）とシリコン基板の対向面積よりも大きくできる。この結果制御電極（５） に電圧を印加すると、トンネル膜（１９）にかかる電界の方が層間膜（２０）にかかる電界よりも強くなる。この結果比較的小さい制御電極電圧でトンネル膜（１９）に強い電界が出来、書込み電圧の低電圧化、あるいは高速化に効果がある。また、消去動作はワード線（５）負電圧（例えば−１６Ｖ）を印加し、基板側に電子を引き抜くことによって行う。やはり比較的小さい絶対値の負電圧でトンネル膜（１９）に強い電界を作ることができるため、消去電圧の低電圧化、あるいは高速化に効果がある。
【００３２】
作製上の違いについて述べる。実施例１では側壁（４３）を一回形成し、この側壁をマスクに拡散層（２）（３）（６）（７）の不純物打ち込みを行った後、側壁を除去した。本実施例では記憶ノードとして形成する多結晶シリコンの側壁（７２）（７３）を拡散層（２）（３）（６）（７）の不純物打ち込みのマスクとして用いる。この後直ちに層間膜（２０）形成を行えばよいため、工程が簡単であるという特徴も持つ。一方、異なるワード線で駆動されるセルで記憶ノードがつながってはならないため、図１５の紙面奥行き方向で切り離し工程が必要である。これは実施例１では記憶ノードが離散的な構造であるため不要であった。切り離し工程はワード線形成時に一括して行うことでワード線に対してセルフアラインで行うことが可能である。
【００３３】
＜実施例５＞
図１６には本発明の第５の実施例を示す。実施例２の図９に対応する断面構造図である。本実施例では記憶ノードを実施例２のような複数の微小粒粒（１０）（１１）ではなく、補助電極（４）（８）（９）の側壁（７５）間を覆う形で形成した多結晶シリコンで形成する。実施例２では隣接補助電極（例えば（４８）と（４９））の間の二箇所に記憶を行ったが、本実施例ででは連続した一つの記憶ノードのみ形成する。記憶ノードに注入する電荷量を変えることで多レベルの閾値を形成し、多値記憶を行う。書込み、読出しの電圧に関しては実施例２と同様でよいが、二箇所で記憶を行わないため、隣接補助電極（例えば（４８）と（４９））の役割を入換えて動作を行う必要はない。また、書込み動作においては実施例３と同様の書込み動作を行ってもよい。ただし、この場合も隣接補助電極間の記憶ノードは一箇所であり、二箇所に記憶を行う書込み、読出し動作を行う必要はない。実施例４と同様側壁（７５）の高さを十分高く設定することで記憶ノード（７４）と制御電極（５）の対向面積を記憶ノード（７４）とシリコン基板の対向面積よりも大きくできる。この結果制御電極（５） に電圧を印加すると、トンネル膜（１９）にかかる電界の方が層間膜（２０）にかかる電界よりも強くなり、実施例４と同様の効果がある。
【００３４】
＜実施例６＞
図１７には本発明の第６の実施例を示す。断面構造図は図１に等しく、アレイ構成も基本的に同様であり、補助電極下に形成した反転層（１）と、この反転層に電圧を供給する配線（２３）の間にスイッチ（７８）を設けている点においてのみ異なる。尚、ここまでの実施例の等価回路図では図の煩雑さを避けるため、補助電極と補助電極下に形成される反転層のうち接続関係の説明に必要な一方のみ示してしたが、図１７では構成、効果の説明上着目する補助電極（４）について補助電極（４）とその下に形成される反転層（１）の両方を示している。ただし説明で素子分離に用いている隣接補助電極（８）（９）については補助電極配線のみ示した。実際にはこの補助電極（８）（９）においても同様のスイッチ構造を設け、配線（２９）との間で導通、非導通が制御可能となっている。
【００３５】
読み出し動作においてはこのスイッチ（７８）を導通状態にさせておけば実施例１の動作と同様であり、特徴は書込み動作にある。書込み動作において、実施例１は本実施例と比べ、スイッチを設けていない分面積が小さく出来、従って低コストであるという特徴があるが、次のような課題がある。先に述べたように、書込み時に補助電極に小さい電圧を加え、この下の基板表面を高抵抗にする。このとき書込みたいメモリセル（２１）は反転層に電圧を供給する配線（２３）と高抵抗の導通状態となる。通常補助電極の長手方向（紙面上Ｙ方向）の長さは線幅に対して非常に大きいため、補助電極下の電位はワード線（５）下の拡散層２（２）から補助電極下を横切って拡散層１（３）に至る経路でほぼ決定される。しかしながら配線（２３）から補助電極の長手方向下の基板表面を経由する電流経路も二次的な影響を与え、しかもコンタクト位置からの長さに依存して影響の大きさが異なる。本実施例の構成においてはスイッチ（７８）が非導通となるよう信号線（７９）を設定することにより、上述の電流経路が消え、従って書込み特性の場所依存のばらつきが小さいという特徴がある。本実施例のようにスイッチを介して反転層による配線に電圧を供給することにより書込みばらつきを低減する手法は他の実施例においても有効であり、他の実施例にこの構成を適用してもよい。
【００３６】
＜実施例７＞
図１８には本発明の第７の実施例を示す。記憶ノードがＳｉＮ（８０）によって構成されていることによってのみ実施例１と異なる。アレイ構成、動作も同様である。ＳｉＮはＳｉＯ２に対して高選択のドライエッチ、あるいはウエットエッチを行うことが可能である。このため、作製工程中周辺回路のようなメモリセル以外の部分の除去工程が容易である。また、ＳｉＮは通常高密度のトラップを有するため、金属または半導体で記憶ノードを形成する場合のように粒を高密度に形成するための技術開発が不要であり、開発コストが低減できるという特徴がある。また、記憶ノードにＳｉＮ以外のトラップ性の絶縁膜を用いてもよい。
【００３７】
＜実施例８＞
図１〜図３および図１９を用いて、本発明第８の実施例を示す。本実施例は、実施例１と書込み動作において異なる。実施例１で示したメモリセルの書込み方式では、補助電極（４）下の基板表面を高抵抗の導通状態とするため、補助電極（４）を比較的低い電位に設定してサブスレッショルド領域で動作させる。このため、補助電極の寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。補助電極下のゲート酸化膜厚が例えば９ｎｍの場合、補助電極の電圧が±０．１Ｖばらつくと、電荷蓄積領域に注入される電子の量は約１桁変化する。また、チャネル電流を供給するための内部電源が書込み時に動作しているため、補助電極の電位が内部電源からのノイズを受けて変化してしまう可能性が考えられる。先記の通り、メモリセルの書込み特性は補助電極の電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
【００３８】
また、書込み動作は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、上記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、補助電極の寸法ばらつきや、補助電極に印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが懸念される。
【００３９】
さらに、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、上記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させる。
【００４０】
本実施例は、補助電極に起因する書込み特性ばらつきを低減することが可能である。
以下、図１９を用いて詳細に説明する。まず時間ｔ０において、データ線（３５）を書込みドレイン電圧である４Ｖに、制御電極（５）を書込みワード電圧である１５Ｖに設定し、ゲート電極（２５）（２８）を共に１０Ｖに設定することで、拡散層（２）は０Ｖに、拡散層（３）は４Ｖにそれぞれ設定されることになる。その後、時間ｔ１にて、ゲート電極（２５）を０Ｖに立下げ、データ線（３５）と拡散層（３）との接続を断ち、拡散層（３）をフローティング状態とする。この時、拡散層容量Ｃｄとすると、拡散層（３）に蓄積されている電荷量Ｑｄは、Ｃｄｘ４ クーロンとなる。その後、時間ｔ２において、補助電極（４）を書込み電圧である１Ｖに立ち上げると、拡散層（３）に蓄積されていた電荷Ｑｄが、電荷蓄積領域（１１）、補助電極（４）、電荷蓄積領域（１０）それぞれの下の基板表面を通過して拡散層（２）へ放電されることになる。この時、補助電極（４）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（４）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（５）電位が高いことから制御電極（５）方向に引き寄せられ、トンネル絶縁膜（１９）のポテンシャル障壁を跳び越えて電荷蓄積領域（１１）に注入される。この時、補助電極（４）下の基板表面が高抵抗であるため、拡散層（２、３）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合には拡散層（２）を１Ｖ程度にするか、もしくは拡散層（３）を０Ｖとすれば、拡散層（２、３）間に電位差が生じないためホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（５２）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。
【００４１】
上記書込み方式では、拡散層に蓄積した電荷が放電し終わった時点で書込みが自動的に終了することになり、電荷蓄積領域（１１）に注入される電荷量Ｑｇは、注入効率をγとすると、Ｑｇ＝Ｑｄｘγで表される。ここで、注入効率γは電荷蓄積領域（１１）の電位とドレイン電圧、および補助電極（４）電圧の関数であり、書込み動作中に変化するものであるが、ここでは一定であると仮定している。注入効率γの補助電極電圧への依存性は比較的小さく、例えば、補助電極の電圧が±０．１Ｖ変化したとき、γは０．３桁程度しか変化しない。拡散層に蓄積される電荷Ｑｄは一定であるため、書込み特性を表すＱｇも０．３桁程度のばらつきで抑えられることになる。実施例１の書込み方式では、１桁以上のばらつきが生じるのに対して、書込みばらつきを大幅に抑えることが可能となり、書込み時間を短縮することができる。
【００４２】
また、上記書込み動作は更に以下のような効果を持つ。すなわち、拡散層に電荷を蓄積した後、その電荷を用いて書込みを実施するため、実際の書込み動作時には、書込みドレインの電源を不活性にすることができる。このため、補助電極は書込みドレインの電源からノイズを受けることがなく、安定した書込みを実現できる。また、一定の容量に電荷を供給すれば良いため、書込みドレイン電源の設計が容易となる。例えば、従来の方式では、ばらつきを考慮してマージンを取らねばならず、大きな電流供給能力を必要とする。それに対し本方式では、供給すべき電荷量にばらつきが生じないため、必要最低限の電流供給能力で良い。このため、電源回路の大きさを大幅に縮小することが可能となる。
【００４３】
本実施例は、記憶ノードが実施例１のような複数の微小粒ではなく実施例４のように補助電極の側壁として加工した多結晶シリコンで形成されている場合にも同様に適用可能である。また、実施例７のように記憶ノードがＳｉＮによって形成されている場合にも同様に適用可能である。
【００４４】
＜実施例９＞
図１２〜図１４および図２０を用いて、本発明第９の実施例を示す。本実施例は、実施例３と書込み動作において異なる。実施例３で示したメモリセルの書込み方式では、補助電極（６７）下の基板表面を高抵抗の導通状態とするため、補助電極（６７）を比較的低い電位に設定し、サブスレッショルド領域で動作させる。このため、補助電極の寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。補助電極下のゲート酸化膜厚が例えば９ｎｍの場合、補助電極の電圧が±０．１Ｖばらついた場合、電荷蓄積領域に注入される電子の量は約１桁変化することになる。また、チャネル電流を供給するための内部電源が書込み時に動作しているため、補助電極の電位が内部電源からのノイズを受けて変化してしまう可能性が考えられる。先記の通り、メモリセルの書込み特性は補助電極の電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
【００４５】
また、書込み動作は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、上記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、補助電極の寸法ばらつきや、補助電極に印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが予想される。
【００４６】
さらに、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、上記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させることになる。
【００４７】
本実施例は、補助電極に起因する書込み特性ばらつきを低減することが可能である。以下、図２０を用いて詳細に説明する。まず、時間ｔ０でデータ線（３５）を書込みドレイン電圧である４Ｖに、制御電極（５）を書込みワード電圧である１５Ｖに設定し、ゲート電極（２５）（２８）を共に１０Ｖに設定する。さらに、補助電極（６８）を３．５Ｖに、補助電極（６９）を７Ｖに設定することで、補助電極下には反転層が形成される。それぞれデータ線（３４）およびデータ線（３５）から給電されて、反転層（７０）は０Ｖに、反転層（７１）は４Ｖとなる。その後時間ｔ１にて、ゲート電極（２５）を０Ｖに立下げ、データ線（３５）と反転層（７１）との接続を断ち、反転層（７１）をフローティング状態とする。この時、反転層部の容量をＣｉとすると、反転層（７１）に蓄積されている電荷量Ｑｉは、Ｃｉｘ４クーロンとなる。その後、時間ｔ２において、補助電極（６７）を書込み電圧である１Ｖに立ち上げると、反転層（７１）に蓄積されていた電荷Ｑｉが、電荷蓄積領域（６６、１１）、補助電極（６７）、電荷蓄積領域（１０、６５）それぞれの下の基板表面を通過して反転層（７０）へ放電されることになる。この時、補助電極（６７）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（６７）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（５）電位が高いことから制御電極（５）方向に引き寄せられ、トンネル絶縁膜（１９）のポテンシャル障壁を跳び越えて電荷蓄積領域（１１）に注入される。この時、補助電極（６７）下の基板表面が高抵抗であるため、拡散層（２、３）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。
【００４８】
また、書込みたくない場合には反転層（７０）を１Ｖ程度にするか、もしくは反転層（７１）を０Ｖとすれば、反転層（７０、７１）間に電位差が生じないためホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（５２）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。
【００４９】
上記書込み方式では、反転層に蓄積した電荷が放電し終わった時点で書込みが自動的に終了することになり、電荷蓄積領域（１１）に注入される電荷量Ｑｇは、注入効率をγとすると、Ｑｇ＝Ｑｉｘγで表される。ここで、注入効率γは電荷蓄積領域（１１）の電位とドレイン電圧、および補助電極（６７）電圧の関数であり、書込み動作中に変化するものであるが、ここでは一定であると仮定している。注入効率γの補助電極電圧への依存性は比較的小さく、例えば、補助電極の電圧が±０．１Ｖ変化したとき、γは０．３桁程度しか変化しない。拡散層に蓄積される電荷Ｑｉは一定であるため、書込み特性を表すＱｇも０．３桁程度のばらつきで抑えられることになる。実施例３の書込み方式では、１桁以上のばらつきが生じるのに対して、書込みばらつきを大幅に抑えることが可能となり、書込み時間を短縮することができる。
【００５０】
また、上記書込み動作は更に以下のような効果を持つ。すなわち、拡散層に電荷を蓄積した後、その電荷を用いて書込みを実施するため、実際の書込み動作時には、書込みドレインの電源を不活性にすることができる。このため、補助電極は書込みドレインの電源からノイズを受けることがなく、安定した書込みを実現できる。また、一定の容量に電荷を供給すれば良いため、書込みドレイン電源の設計が容易となる。例えば、従来の方式では、ばらつきを考慮してマージンを取らねばならず、大きな電流供給能力を必要とする。しかし本方式では、供給すべき電荷量にばらつきが生じないため、必要最低限の電流供給能力で良い。このため、電源回路の大きさを大幅に縮小することが可能となる。
【００５１】
本実施例は、記憶ノードが実施例１のような複数の微小粒ではなく、実施例５のように補助電極の側壁として加工した多結晶シリコンで形成されている場合にも同様に適用可能である。また、記憶ノードがＳｉＮによって形成されている場合にも同様に適用可能であることは言うまでもない。
【００５２】
＜実施例１０＞
図９〜図１１および図２１を用いて、本発明第１０の実施例を示す。本実施例は、実施例２と書込み動作において異なる。実施例２で示したメモリセルの書込み方式では、補助電極（４８）下の基板表面を高抵抗の導通状態とするため、補助電極（４８）を比較的低い電位に設定し、サブスレッショルド領域で動作させる。このため、補助電極の寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。補助電極下のゲート酸化膜厚が例えば９ｎｍの場合、補助電極の電圧がア０．１Ｖばらついた場合、電荷蓄積領域に注入される電子の量は約１桁変化することになる。また、チャネル電流を供給するための内部電源が書込み時に動作しているため、補助電極の電位が内部電源からのノイズを受けて変化してしまう可能性が考えられる。先記の通り、メモリセルの書込み特性は補助電極の電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
【００５３】
また、書込み動作は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、上記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、補助電極の寸法ばらつきや、補助電極に印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが予想される。
【００５４】
さらに、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、上記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させることになる。
【００５５】
本実施例は、補助電極に起因する書込み特性ばらつきを低減することが可能である。以下、図２１を用いて詳細に説明する。まず、時間ｔ０において、データ線（３５）を書込みドレイン電圧である４Ｖに、制御電極（５）を書込みワード電圧である１５Ｖに設定し、ゲート電極（２５）（２８）を共に１０Ｖに設定する。同時に、補助電極（４９）を７Ｖに設定することにより、補助電極下に形成される反転層（５１）は４Ｖとなる。その後、時間ｔ１にて、ゲート電極（２５）を０Ｖに立下げ、データ線（３５）と反転層（５１）との接続を断ち、反転層（５１）をフローティング状態とする。この時、反転層容量をＣｉとすると、反転層（５１）に蓄積されている電荷量Ｑｉは、Ｃｉｘ４ クーロンとなる。その後、時間ｔ２において、補助電極（４８）を書込み電圧である２Ｖに立ち上げると、反転層（５１）に蓄積されていた電荷Ｑｉが、電荷蓄積領域（１１）、電荷蓄積領域（１０）および補助電極（４８）それぞれの下の基板表面を通過してデータ線（３４）へ放電されることになる。この時、補助電極（４８）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（４８）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（５）電位が高いことから制御電極（５）方向に引き寄せられ、トンネル絶縁膜（１９）のポテンシャル障壁を跳び越えて電荷蓄積領域（１０）に注入される。この時、補助電極（４８）下の基板表面が高抵抗であるため、反転層（５１）とデータ線（３４）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合にはデータ線（３４）を２Ｖ程度にするか、もしくは反転層（５１）を０Ｖとすれば、ホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（５２）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。
【００５６】
上記書込み方式では、拡散層に蓄積した電荷が放電し終わった時点で書込みが自動的に終了することになり、電荷蓄積領域（１０）に注入される電荷量Ｑｇは、注入効率をγとすると、Ｑｇ＝Ｑｉｘγで表される。ここで、注入効率γは電荷蓄積領域（１０）の電位とドレイン電圧、および補助電極（４８）電圧の関数であり、書込み動作中に変化するものであるが、ここでは一定であると仮定している。注入効率γの補助電極電圧への依存性は比較的小さく、例えば、補助電極の電圧が±０．１Ｖ変化したとき、γは０．３桁程度しか変化しない。拡散層に蓄積される電荷Ｑｄは一定であるため、書込み特性を表すＱｇも０．３桁程度のばらつきで抑えられることになる。実施例１の書込み方式では、１桁以上のばらつきが生じるのに対して、書込みばらつきを大幅に抑えることが可能となり、書込み時間を短縮することができる。
【００５７】
また、セル他端にある電荷蓄積領域（１１）に書込みを行いたい場合は、これら補助電極（４８）（４９）、データ線（３４）（３５）、反転層配線（５０）（５１）の設定を入れ替えるだけで良い。
【００５８】
また、上記書込み動作は更に以下のような効果を持つ。すなわち、拡散層に電荷を蓄積した後、その電荷を用いて書込みを実施するため、実際の書込み動作時には、書込みドレインの電源を不活性にすることができる。このため、補助電極は書込みドレインの電源からノイズを受けることがなく、安定した書込みを実現できる。また、一定の容量に電荷を供給すれば良いため、書込みドレイン電源の設計が容易となる。例えば、従来の方式では、ばらつきを考慮してマージンを取らねばならず、大きな電流供給能力を必要とする。しかし本方式では、供給すべき電荷量にばらつきが生じないため、必要最低限の電流供給能力で良い。このため、電源回路の大きさを大幅に縮小することが可能となる。
【００５９】
さらに、本実施例で示した書込み方式は、記憶ノードが実施例２のような複数の微小粒だけではなく、補助電極の側壁として加工した多結晶シリコンで形成されている場合にも同様に適用可能である。また、記憶ノードがＳｉＮによって形成されている場合にも、同様に適用可能である。
【００６０】
＜実施例１１＞
図９〜１１および図２２〜２４を用いて、本発明第１１の実施例を説明する。本実施例は、実施例２と書込み動作において異なる。実施例２では、書込み動作において低電位の反転層（例えば図１１中の反転層（５０））を高抵抗に設定し、この端部に電界を集中させることでホットエレクトロンを発生させて書込みを行っている。このため、拡散層（６１）からの距離によって、その反転層の抵抗値が変わるという課題がある。すなわち、データ線（３４）と反転層（５０）との接続部である拡散層（６１）から、距離の近いセルほど反転層の抵抗が小さく、距離の遠いセルほど反転層抵抗が高くなる。抵抗値が変わると書込み特性が大きく異なることから、書込み特性に場所依存性が生じる。
【００６１】
本実施例は、上記書込み特性の場所依存性を低減することが可能である。
図２２は本実施例を実現する回路構成、図２３および図２４は図２２における補助電極の電圧発生回路からの出力例を示したものである。図２３および図２４において、ブロック内物理アドレスはデータ線と反転層との接続部から最も近いメモリセルを０とし、遠いほど大きくなるものとする。
【００６２】
上記の課題を解決するためには、物理アドレスが小さいほど補助電極の電圧は小さくて良く、物理アドレスが大きいほど補助電極の電圧を大きくして、書込み特性を揃える必要がある。図２２における補助電極の電圧発生回路（１０４）は、アドレスバッファ（１０１）からのアドレス信号、コマンドバッファ（１０２）からの書込みモード選択信号、基準電圧発生回路（１０３）からの基準電圧ならびに、制御回路（１００）からの制御信号が入力されることにより、書込みを行うメモリセルの物理的な位置によって出力電圧を変化させることが可能である。例えば、出力電圧を図２３のようにステップ状に変化させることも可能であるし、図２４のように連続的に変化させることも可能である。さらに、物理アドレスの対数に比例して変化するように設定することも可能である。
【００６３】
これによって、ブロック内の位置依存性を抑制することが可能となり、高速な書込み特性を維持できる。また、本方式は、実施例２のみならず、実施例１０にも適用可能であることは言うまでもない。
【００６４】
【発明の効果】
本発明によれば、反転層を配線に利用するメモリ方式において、セル間の書込み特性ばらつきの小さい半導体記憶装置を実現できる。さらに、高集積でありながら読出しディスターブに強い半導体記憶装置を実現できる。したがって、低コストで高信頼な半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】実施例１の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図２】実施例１の半導体記憶装置のメモリセルマット部分の上面図である。
【図３】実施例１の半導体記憶装置のメモリセルアレイにおいて、対象とするセルの書込み動作を行う場合の等価的な回路図である。
【図４】実施例１の半導体記憶装置のメモリセルアレイにおいて、対象とするセルの読出し動作を行う場合の等価的な回路図である。
【図５】実施例１の半導体記憶装置のメモリセルアレイの読出し動作時に対する等価的な回路図である。図４とは読出し対象のメモリセルが異なる場合である。
【図６】実施例１の半導体記憶装置の製造工程を説明する断面構造図である。
【図７】実施例１の半導体記憶装置の製造工程を説明する断面構造図である。
【図８】実施例１の半導体記憶装置の製造工程を説明する断面構造図である。
【図９】実施例２の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１０】実施例２の半導体記憶装置のメモリセルマット部分の上面図である。
【図１１】実施例１の半導体記憶装置のメモリセルアレイにおいて、対象とするセルを駆動する場合の等価的な回路図である。
【図１２】実施例３の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１３】実施例３の半導体記憶装置のメモリセルマット部分の上面図である。
【図１４】実施例３の半導体記憶装置のメモリセルアレイにおいて、対象とするセルの書込み動作を行う場合の等価的な回路図である。
【図１５】実施例４の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１６】実施例５の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１７】実施例６の半導体記憶装置のメモリセルアレイの等価回路を示したものである。
【図１８】実施例７の半導体記憶装置のメモリセルアレイ部分断面構造を示したものである。
【図１９】実施例８の半導体記憶装置の書込み動作におけるタイミング波形を示したものである。
【図２０】実施例９の半導体記憶装置の書込み動作におけるタイミング波形を示したものである。
【図２１】実施例１０の半導体記憶装置の書込み動作におけるタイミング波形を示したものである。
【図２２】実施例１１の半導体記憶装置における補助電極電圧発生回路部のブロック図である。
【図２３】実施例１１の半導体記憶装置における補助電極電圧発生回路の出力電圧例を示したものである。
【図２４】実施例１１の半導体記憶装置における補助電極電圧発生回路の図２３とは異なる出力電圧例を示したものである。
【図２５】実施例３にて、電荷蓄積領域をｎ型多結晶シリコンの連続膜構造で構成した構造例を示したものである。
【符号の説明】
１：補助電極下のシリコン基板表面に形成されたｎ型反転層， ２，３，６，７：ｎ型拡散層兼ローカルデータ線， ４，８，９：補助電極， ５：制御電極， １０，１１，７７： 電荷蓄積領域， １２，１３： 補助電極下ｐ型シリコン基板表面， １４： ｐ型ウエル， １５：ｎ型ウエル， １６： ｐ型シリコン基板， １７： シリコン微小結晶， １８： 補助電極下ＳｉＯ２絶縁膜， １９： 電荷蓄積領域下ＳｉＯ２絶縁膜， ２０， 制御電極電荷蓄積領域間層間絶縁膜， ２１： 単位メモリセルパターン， ２２：ｎ型アクティブ領域， ２３，２９：金属配線， ２４，３０：補助電極結束配線， ２５，２８： ゲート電極配線， ２６，３１：ローカルデータ線へのコンタクトパターン， ２７，３２： アクティブ領域， ３３，３４，３５，３６：グローバルデータ線， ３７：ＣＶＤ−ＳｉＯ２絶縁膜， ３８：多結晶シリコン膜， ３９： 素子分離領域， ４０： 側壁構造， ４１，４２：ゲート電極， ４３：多結晶シリコン側壁構造， ４４： ｎ型拡散層， ４５： ｐ型拡散層， ４６：ｎ型領域， ４７： ｐ型領域， ５２：ワード線， ６７，６８，６９： 補助電極， ６５，６６： 電荷蓄積領域、７０，７１： 補助電極下のシリコン基板表面に形成されたｎ型反転層。
Claims (15)
- 半導体基板の主面上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の電極と、
前記第１の電極を含む領域上に絶縁膜を介して形成され、前記第１の電極と独立に制御可能な第２の電極と、
前記第１の電極と所定の距離を隔てて前記半導体基板の表面に形成された拡散層と、
前記第１の電極と前記拡散層の間の半導体表面近傍に周囲を絶縁膜で囲われた、電荷を保持する電荷蓄積領域と、
前記第１の電極に電圧を印加することにより、前記半導体表面に形成される反転層領域とを備え、
前記電荷蓄積領域は前記第２の電極で制御され、該電荷蓄積領域に蓄積された電荷量に応じて前記拡散層と前記反転層領域との間のコンダクタンスが変化することを利用して情報の記憶を行うことを特徴とする半導体記憶装置。 - 半導体基板内に形成された第１導電型のウェル領域と、
前記ウェル領域内に形成された第２導電型の第１および第２の拡散層と、
前記第１および第２の拡散層の間の半導体基板表面に形成された絶縁膜と、
前記絶縁膜上に形成された第１の電極と、
前記第１の電極と独立に制御可能な第２の電極と、
前記第１の電極と前記第１の拡散層の間の半導体表面近傍に周囲を絶縁膜で囲われた、電荷を保持する第１の電荷蓄積領域と、
前記第１の電極と前記第２の拡散層の間の半導体表面近傍に周囲を絶縁膜で囲われた、電荷を保持する第２の電荷蓄積領域と、
前記第１の電極に電圧を印加することにより、前記半導体表面に形成される反転層領域と、
前記反転層領域の一端に重なるようにして形成された第２導電型を有する第３の拡散層とを備え、
前記第１の電荷蓄積領域と第２の電荷蓄積領域の電位は前記第２の電極で制御され、
前記第１の電荷蓄積領域に蓄積された電荷量に応じて前記第１の拡散層と前記第３の拡散層の間のコンダクタンスが変化することを利用して情報の記憶を行い、前記第２の電荷蓄積領域に蓄積された電荷量に応じて前記第２の拡散層と前記第３の拡散層の間のコンダクタンスが変化することを利用して情報の記憶を行うことを特徴とする半導体記憶装置。 - 前記第１の拡散層を電位Ａに設定し、
前記第２の拡散層の電位を、前記電位Ａよりも高い電位Ｂに設定し、
前記第１の電極の電位を前記電位Ｂよりも低い電位Ｃに設定することにより、
前記第１の電極と第２の拡散層の間の半導体基板表面で発生するホットエレクトロンを前記第２の電荷蓄積領域に注入することを特徴とする請求項２に記載の半導体記憶装置。 - 前記第２の拡散層を電位Ａに設定し、
前記第１の拡散層の電位を、前記電位Ａよりも高い電位Ｂに設定し、
前記第１の電極の電位を前記電位Ｂよりも低い電位Ｃに設定することにより、
前記第１の電極と第１の拡散層の間の半導体表面で発生するホットエレクトロンを前記第１の電荷蓄積領域に注入することを特徴とする請求項２に記載の半導体記憶装置。 - 前記第２の電極を電位Ａに設定し、
前記第１の拡散層を電位Ｂに設定し、
前記第２の拡散層の電位を、前記電位Ｂよりも高い電位Ｃに設定した後、電源との接続を断ってフローティング状態とし、
前記第１の電極の電位を前記電位Ｃよりも低い電位Ｄに設定することにより、前記第１の電極と前記第２の拡散層の間の半導体基板表面で発生するホットエレクトロンを前記第２の電荷蓄積領域に注入することを特徴とする請求項２に記載の半導体記憶装置。 - 半導体基板上に形成され、第１の方向に互いに平行である第１および第２の電極と、
前記第１の方向と直交する第２の方向に形成され、前記第１および第２の電極の間の半導体基板表面の電位を制御する第３の電極と、
前記第１および第２の電極の間に設けられて周囲を絶縁膜で囲われた、電荷を保持する電荷蓄積領域とを備え、
前記第１の電極と前記第２の電極の間の半導体基板表面は、第１導電型を有する領域で構成され、前記電荷蓄積領域に蓄積された電荷量に応じて、該電荷蓄積領域近傍にある前記半導体基板表面のコンダクタンスが変化することを利用して記憶を行う半導体記憶装置。 - 半導体基板上に形成され、第１の方向に互いに平行である第１および第２の電極と、
前記第１の方向と直交する第２の方向に形成され、前記第１および第２の電極の間の半導体基板表面の電位を制御する第３の電極と、
前記第１および第２の電極の間に設けられて周囲を絶縁膜で囲われた、電荷を保持する電荷蓄積領域とを備え、
前記第１の電極に電圧を印加することによって、前記半導体表面の近傍に第１の反転層を形成し、
前記第２の電極に電圧を印加することによって、前記半導体表面の近傍に第２の反転層を形成し、
前記電荷蓄積領域に蓄積された電荷量に応じて、前記第１の反転層と前記第２の反転層間の前記半導体基板表面のコンダクタンスが変化することを利用して記憶を行うことを特徴とする半導体記憶装置。 - 前記電荷蓄積領域に注入する電荷量を変えることによって各々の電荷を保持する電荷蓄積領域に２ビット以上の情報を記憶することを特徴とする請求項１、２、６または７のいずれかに記載の半導体記憶装置。
- 第１の方向に互いに平行に配線された少なくとも８本の第１乃至第８の電極と、
前記第１の方向と直交する第２の方向に配線された複数の電極とを有し、
前記第１乃至第４の電極は、それぞれ前記第５乃至第８の電極に接続され、
前記半導体基板上に設けられた素子への情報書込み動作において、前記第１乃至第４の電極の少なくとも一つが所定の電位に設定され、
前記所定の電位に設定された電極近傍の前記半導体基板表面が非導通であることによって電気的に素子分離を行うことを特徴とする半導体記憶装置。 - 半導体基板上に形成され、第１の方向に互いに平行である第１および第２の電極と、
前記第１の方向と直交する第２の方向に形成され、前記第１および第２の電極の間の半導体基板表面の電位を制御する第３の電極と、
前記第１および第２の電極の間に周囲を絶縁膜で囲われた、電荷を保持する電荷蓄積領域とを備え、
前記第１の電極を電位Ａに設定することによって前記半導体表面近傍に第１の反転層を形成し、
前記第１の反転層の電位を、前記電位Ａよりも低い電位Ｂに設定し、
前記第２の電極を電位Ｃに設定することによって前記半導体表面近傍に第２の反転層を形成し、
前記反転層２の電位を、前記電位Ｂよりも高く、前記電位Ｃよりも低い電位Ｄに設定し、
前記第３の電極の電位を前記電位Ｄよりも高い電位Ｅに設定することにより、
前記第１の電極近傍で発生するホットエレクトロンを前記電荷蓄積領域に注入することを特徴とする半導体記憶装置。 - 半導体基板上に形成され、第１の方向に互いに平行である第１、第２および第３の電極と、
前記第１の方向と直交する第２の方向に形成され、前記第１と第２の電極の間及び前記第２と第３の電極の間の半導体基板表面の電位を制御する第４の電極と、
前記第１および第２の電極の間に設けられて周囲を絶縁膜で囲われた、電荷を保持する第１の電荷蓄積領域と、
前記第２および第３の電極の間に設けられて周囲を絶縁膜で囲われた、電荷を保持する第２の電荷蓄積領域とを備え、
前記第１の電極を電位Ａに設定することによって前記半導体表面近傍に第１の反転層を形成し、
前記第１の反転層の電位を、前記電位Ａよりも低い電位Ｂに設定し、
前記第３の電極を電位Ｃに設定することによって前記半導体表面近傍に第２の反転層を形成し、
前記第１の反転層の電位を、前記電位Ｂよりも高く、前記電位Ｃよりも低い電位Ｄに設定し、
前記第２の電極の電位を前記電位Ｄよりも低い電位Ｅに設定し、
前記第４の電極の電位を前記電位Ｄよりも高い電位Ｆに設定することにより、前記第２と第３の電極の間の半導体基板表面で発生するホットエレクトロンを前記第２の電荷蓄積領域に注入することを特徴とする半導体記憶装置。 - 半導体基板上に形成され、第１の方向に互いに平行である第１および第２の電極と、
前記第１の方向と直交する第２の方向に形成され、前記第１および第２の電極の間の半導体基板表面の電位を制御する第３の電極と、
前記第１および第２の電極の間に周囲を絶縁膜で囲われた、電荷を保持する電荷蓄積領域と、
前記第１および第２の電極に電圧を印加することにより、前記半導体表面に形成される第１および第２の反転層領域と、
前記第１および第２の反転層領域のそれぞれの一端に重なるようにして形成された第１および第２の拡散層とを備え、
記第３の電極の電位を電位Ａに設定し、前記第１の電極を電位Ｂに設定することによって半導体表面近傍に第１の反転層を形成し、前記第１の反転層の電位を前記電位Ｂよりも小さい電位Ｃに設定した後、電源との接続を断って前記第１の反転層をフローティング状態とし、前記第２の電極電位を前記電位Ａ，Ｂよりも小さい電位Ｄに設定すると共に、前記第２の拡散層に前記電位Ａ、Ｂ、Ｃ、Ｄよりも小さい電位Ｅに設定することで、前記第２の電極近傍で発生するホットエレクトロンを前記電荷蓄積領域に注入することを特徴とする半導体記憶装置。 - 請求項１２に記載の半導体記憶装置を有するメモリセルにおいて、
書込みを行う際に、前記メモリセルのアドレス情報に基づいて、前記第２の電極の電位を変更することが可能な電源回路を有することを特徴とする半導体記憶装置。 - 半導体基板上に形成され、第１の方向に互いに平行である第１、第２および第３の電極と、
前記第１の方向と直交する第２の方向に形成され、前記第１、第２の電極の間及び前記第２、第３の電極の半導体基板表面の電位を制御する第４の電極と、
前記第１および第２の電極の間に周囲を絶縁膜で囲われた、電荷を保持する第１の電荷蓄積領域と、
前記第２および第３の電極の間に周囲を絶縁膜で囲われた、電荷を保持する第２の電荷蓄積領域と、
前記第１および第２の電極に電圧を印加することにより、前記半導体表面に形成される第１および第２の反転層領域と、
前記第１および第２の反転層領域のそれぞれの一端に重なるようにして形成された第１および第２の拡散層とを備え、
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、
前記第１の反転層の電位を、前記電位Ａよりも低い電位Ｂに設定し、
前記第３の電極を電位Ｃに設定することによって半導体表面近傍に第２の反転層を形成し、
前記第２の反転層の電位を、前記電位Ｂよりも高く、前記電位Ｃよりも低い電位Ｄに設定したのち、電源との供給を断ってフローティング状態とし、
前記第４の電極の電位を前記電位Ｄよりも高い電位Ｅに設定し、
前記第２の電極の電位を前記電位Ａ、Ｃ、Ｅよりも低い電位Ｆに設定することによって、前記第２と第３の電極の間の半導体表面で発生するホットエレクトロンを前記第２の電荷蓄積領域に注入することを特徴とする半導体記憶装置。 - 複数の不揮発性メモリセルを有する半導体記憶装置において、
前記メモリセルの副ビット線が前記反転層で構成され、前記副ビット線の容量に蓄積しておいた電荷を前記メモリセルを介して放電し、その際発生するホットエレクトロンを前記メモリセル内の浮遊ゲートに注入することにより、前記メモリセルの書込みまたは消去を行うことを特徴とする半導体記憶装置。
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