JP2006210910A - カーボンナノチューブチャネルを用いたマルチビット不揮発性メモリ素子及びその動作方法 - Google Patents

カーボンナノチューブチャネルを用いたマルチビット不揮発性メモリ素子及びその動作方法 Download PDF

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Abstract

【課題】カーボンナノチューブチャネルを用いたマルチビット不揮発性メモリ素子を提供する。
【解決手段】一つ以上のカーボンナノチューブで形成されたチャネル１３０と、互いに離隔されて配置され、チャネル１３０の相異なる部分にそれぞれ接するように形成されたソース１４０及びドレーン１５０と、チャネル１３０の下部に形成された第１のストレージノード１２０と、チャネル１３０の上部に形成された第２のストレージノード１６０と、第１のストレージノード１２０の下部に形成された第１のゲート電極１１０と、第２のストレージノード１６０の上部に形成された第２のゲート電極１７０と、を備える。
【選択図】図１

Description

本発明は、半導体メモリ素子及びその動作方法に係り、特に、マルチビットに動作する不揮発性メモリ素子（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ：ＮＶＭ）及びその動作方法に関する。より詳しくは、本発明は、カーボンナノチューブ（ｃａｒｂｏｎ ｎａｎｏ−ｔｕｂｅ）を用いたマルチビット不揮発性メモリ素子及びその動作方法に関する。
半導体メモリ素子は、広く揮発性メモリと不揮発性メモリとに分類できる。コンピュータのような装置は、データをハードディスクに保管し、電源が点いている間に速いデータ処理を実行するために揮発性メモリ（たとえば、ＤＲＡＭ）を使用してきた。しかしながら、近年、携帯電話及びディジタルカメラ市場の拡大により、一般的なコンピュータで使用されるＤＲＡＭとは違って、速い処理速度を有しつつ、電源が遮断されてもデータを保存することができる不揮発性メモリの需要が増加している。
こうした不揮発性メモリ素子には、広くトランジスタの閾値電圧の遷移を用いるものと、電荷移動を用いるものと、抵抗変化を用いるものとがある。
閾値電圧の遷移を用いるものとしては、浮遊ゲートをストレージノードとして用いるフラッシュメモリと、電荷トラップをストレージノードとして用いるＳＯＮＯＳメモリとがある。電荷移動を用いるものとしては、ナノ−クリスタル又はポリマーの強誘電体メモリ（ＦＲＡＭ）がある。また、抵抗変化を用いるものとしては、磁気メモリ（ＭＲＡＭ）、相転移メモリ（ＰＲＡＭ）、及び抵抗メモリ（ＲＲＡＭ）などがある。
しかしながら、こうした不揮発性メモリ素子を用いる場合、工程上の限界によって、不揮発性メモリ素子は、集積度、すなわち、メモリ容量の限界に直面している。これにより、近年、マルチビットで動作するメモリ素子についての必要性が増大している。
一般的には、メモリ素子のチャネルは、半導体基板、例えば、シリコン基板に不純物をドーピングして形成される。これによれば、チャネルが形成された半導体基板上に平面的なメモリ素子を形成することは容易であるが、マルチビット動作のための３次元的な立体的構造のメモリ素子を形成することは容易ではない。
これにより、近年、一般的なシリコン以外で半導体特性を有する物質を用いて、立体的な構造のチャネルを形成することが試みられている。特に、大気下で大きなヒステリシス特性を有するカーボンナノチューブは、その対案の一つとして注目を浴びている。
本発明の技術的課題は、カーボンナノチューブをチャネルとして用いてマルチビットで動作する不揮発性メモリ素子を提供するところにある。
本発明の他の技術的課題は、前記マルチビット不揮発性メモリ素子の動作方法を提供するところにある。
上記技術的課題を達成するための本発明の一態様によれば、一つ以上のカーボンナノチューブで形成され、一の方向に延長されるチャネルと、前記一の方向に沿って互いに離隔されて配置され、前記チャネルの相異なる部分にそれぞれ接するように形成されたソース及びドレーンと、前記チャネルの下部に形成された第１のストレージノードと、前記チャネルの上部に形成された第２のストレージノードと、前記第１のストレージノードの下部に形成された第１のゲート電極と、前記第２のストレージノードの上部に形成された第２のゲート電極と、を備えることを特徴とするマルチビット不揮発性メモリ素子が提供される。
前記ストレージノードは、シリコン酸化膜とシリコン窒化膜とが積層されたスタック構造で形成できる。
前記チャネルは、単一壁カーボンナノチューブ又は二重壁カーボンナノチューブで形成できる。さらに、前記チャネルは、互いに平行な複数のカーボンナノチューブ、又は、カーボンナノチューブのバンドルで形成できる。
上記技術的課題を達成するための本発明の他の態様によれば、下端ゲート電極と、前記下端ゲート電極上に形成された第１のストレージノードと、前記第１のストレージノード上に一の方向に延長されて当該一の方向に両端を有し、カーボンナノチューブで形成されたチャネルと、前記チャネルの両端の少なくとも一部分にそれぞれ接するように形成されたソース及びドレーンと、前記チャネル上に形成された第２のストレージノードと、前記第２のストレージノード上に形成された上端ゲート電極と、を備えることを特徴とするマルチビット不揮発性メモリ素子が提供される。
前記ソース及びドレーンは、前記第１のストレージノード上に形成され、前記チャネルの両端にそれぞれ接することができる。
上記他の技術的課題を達成するための本発明の一態様によれば、上記本発明の一態様によるマルチビット不揮発性メモリ素子の動作方法が提供される。前記動作方法によれば、書き込み動作は、ソース及びドレーンを接地し、第１及び第２のゲート電極のうち一つのゲート電極を選択して書き込み電圧を印加することにより実行され、消去動作は、前記ソース及びドレーンを接地し、前記第１及び第２のゲート電極のうち一つのゲート電極を選択して消去電圧を印加することにより実行され、読み取り動作は、前記ソースと前記ドレーンとの間に第１の読み取り電圧を印加し、前記第１及び第２のゲート電極のうち一つのゲート電極を選択して第２の読み取り電圧を印加することにより実行される。
前記第１のゲート電極に印加される書き込み電圧は、負の電圧、又は、正から負へのスイープ電圧であり、前記第２のゲート電極に印加される書き込み電圧は、正の電圧、又は、負から正へのスイープ電圧でありうる。
前記第１のゲート電極に印加される消去電圧は、負の電圧であり、前記第２のゲート電極に印加される消去電圧は、正の電圧でありうる。
前記第１のゲート電極に印加される第２の読み取り電圧は、負の電圧であり、前記第２のゲート電極に印加される第２の読み取り電圧は、正の電圧でありうる。
本発明によれば、カーボンナノチューブをチャネルとして用いてマルチビットで動作する不揮発性メモリ素子が提供され、該マルチビット不揮発性メモリ素子が望ましく動作される。
以下、添付した図面に基づき本発明による好適な実施の形態を説明することによって本発明を詳細に説明する。しかしながら、本発明は、以下で開示される実施の形態に限定されるものではなく、相異なる多様な形態で具現され、本実施の形態では本発明の開示が完全なようにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されていることがある。
図１は、本発明の一実施の形態によるマルチビット不揮発性メモリ素子１００を示す断面図である。不揮発性メモリ素子１００は、上下に積層された一対のストレージノード１２０，１６０を備えている。下端の第１のストレージノード１２０下には、下端ゲート電極（第１のゲート電極）１１０が備えられており、上端の第２のストレージノード１６０上には、上端ゲート電極（第２のゲート電極）１７０がそれぞれ備えられている。
第１及び第２のストレージノード１２０，１６０とこれに対応する下端及び上端ゲート電極１１０，１７０は、ソース１４０、ドレーン１５０、及びチャネル１３０を共有する。チャネル１３０は、上下に積層された第１のストレージノード１２０と第２のストレージノード１６０との間に備えられる。
より具体的には、チャネル１３０は、一つ以上のカーボンナノチューブで形成され、一の方向に延長されている。カーボンナノチューブは、図１に示されたように、炭素原子から構成される六角形が互いに繋がって管形状をなす構造であって、当業者が容易に理解できる。
チャネル１３０は、例えば、単一壁構造の単層カーボンナノチューブでありうる。だが、本発明のチャネル１３０は、単一壁構造のカーボンナノチューブに制限されず、他の例として、二重壁構造のカーボンナノチューブで形成されることもできる。こうしたカーボンナノチューブの単一又は二重壁構造もまた、当該技術分野で当業者によって容易に理解されうる。
複数のカーボンナノチューブは、マルチチャネル１３０を形成する。カーボンナノチューブは、一例として、互いに平行に単一面上に配列され、他の例として、バンドル（束）形態で多層に配列されていることもある。この際、バンドル形態は、直線構造及び螺旋構造など多様な形態に具現できる。
一方、第１及び第２のストレージノード１２０，１６０は、シリコン酸化膜又はシリコン窒化膜の単一層で形成され、あるいは、スタック構造で形成されていることもある。好ましくは、ストレージノード１２０，１６０は、シリコン酸化膜とシリコン窒化膜とが積層されたスタック構造で形成される。例えば、ストレージノード１２０，１６０は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のＯＮＯ構造で形成されることが好ましい。他の例として、ストレージノード１２０，１６０は、シリコン酸化膜／シリコン酸化膜より高い誘電率を有する高誘電率（ｈｉｇｈ Ｋ）絶縁膜／シリコン酸化膜のスタック構造で形成されていることもある。高誘電率絶縁膜としては、例えば、タンタル酸化膜、ハフニウム酸化膜、アルミニウム酸化膜、及びジルコニウム酸化膜などの金属酸化膜が用いられる。
また、第１及び第２のストレージノード１２０，１６０は、ナノクリスタル（ｅｍｂｅｄｄｅｄ ｎａｎｏ−ｃｒｙｓｔａｌ）を含む構造で形成されることもできる。ナノクリスタルは、たとえば、金属ドット又はシリコンドットであることができる。また、ストレージノード１２０，１６０は、ポリマー又はバイオ物質で形成されることもできる。
他方、チャネル１３０の両側面（両端）には、ソース１４０及びドレーン１５０がそれぞれ接して形成されている。この際、ソース１４０及びドレーン１５０は、必ずしもチャネル１３０の両側面に形成される必要はなく、チャネル１３０の両側に一部分が接するように形成されることも可能である。ソース１４０及びドレーン１５０は、金属で形成されることが好ましく、ひいては、Ａｕを含む金属で形成されていることが好ましい。例えば、ソース１４０及びドレーン１５０は、Ｔｉ／Ａｕの複合層で形成される。
一方、下端ゲート電極１１０は、不純物がドーピングされたシリコンで形成されることが好ましく、ひいては、ｐ型不純物がドーピングされたシリコンで形成されることがさらに好ましい。従って、下端ゲート電極１１０としては、ｐ型シリコンウェーハが使用できる。上端ゲート電極１７０は、不純物がドーピングされたポリシリコン、金属層、又はこれらの複合層で形成できる。
図２は、図１の不揮発性メモリ素子１００についての端子連結を示す概略図である。図２を参照すれば、下端ゲート電極１１０とチャネル１３０との間には、第１のゲート電圧Ｖｇ１が連結され、上端ゲート電極１７０とチャネル１３０との間には、第２のゲート電圧Ｖｇ２が連結されている。すなわち、ゲート電極１１０，１７０がチャネル１３０を共有する構造になる。
第１のゲート電圧Ｖｇ１は、第１のストレージノード１２０を制御して１ビット以上で動作させるためのものであり、第２のゲート電圧Ｖｇ２は、第２のストレージノード１６０を制御して１ビット以上で動作させるためのものである。従って、第１及び第２のストレージノード１２０，１６０が独立的に動作されることができ、２ビット以上のマルチビット動作が可能となる。
一方、ソース１４０とドレーン１５０との間には、ソースドレーン間の電圧ＶＤＳが連結されている。これにより、電圧ＶＤＳが印加されれば、チャネル１３０の両端に電圧差が生成される。この場合、チャネル１３０がターンオンされるか否かは、ゲート電圧Ｖｇ１，Ｖｇ２が印加されているか否かによって決定される。
図３は、図１の不揮発性メモリ素子１００の動作を説明するための電圧−電流特性を示すグラフである。図３を参照すれば、ゲート電圧Ｖｇが、正に上昇し、再び負に低下し、そして、再び０に循環する場合、電流Ｉｄｓは、ヒステリシス特性を示している。こうした電圧−電流ヒステリシス特性は、カーボンナノチューブをチャネルとして用いる場合に示される。
従って、電圧−電流ヒステリシス特性は、カーボンナノチューブで形成されたチャネル１３０を共有する上端ゲート電極１７０の動作と下端ゲート電極１１０の動作とにいずれも適用できる。すなわち、Ｉｄｓは、ドレーン１５０とソース１４０との間に流れる電流を示し、Ｖｇは、図２のＶｇ１又はＶｇ２を示したものである。
より具体的には、Ｖｇが正に上昇する場合、Ｉｄｓは次第に上昇してから飽和する。次いで、Ｖｇが低下すれば、Ｉｄｓが急激に低下して約１０Ｖ付近で再び上昇する。Ｖｇが続けて負に低下することによって、Ｉｄｓは再び飽和する。次いで、再びＶｇが上昇することによって、Ｉｄｓは低下してから約−２Ｖ付近で再び上昇する。
すなわち、Ｖｇが０Ｖから約１５Ｖまで上昇した後、再び−１５Ｖまで低下し、そして、再び０Ｖまで上昇して循環する場合、Ｉｄｓは上昇と低下を繰り返し、それによってヒステリシス特性を示す。以下では、図４〜図６を参照して、こうした電圧−電流ヒステリシス特性を用いたメモリ動作をより具体的に説明する。
図４は、図１の不揮発性メモリ素子１００の下端ゲート電極１１０を用いた第１のストレージノード１２０への書き込み及び消去動作を説明するための電圧−電流特性を示すグラフである。第１のストレージノード１２０への書き込み動作は、図２のＶＤＳが０Ｖになるようにして、ソース１４０及びドレーン１５０を接地状態にし、Ｖｇ１に書き込み電圧を印加することによって実行される。
この際、書き込み電圧は、負の電圧、又は、正から負へのスイープ電圧であることが好ましい。例えば、書き込み電圧は、負の飽和電圧“ａ”になり、より詳しくは、−１５Ｖになりうる。この際、書き込み電圧は、パルス電圧でありうる。他の例として、書き込み電圧は、１５Ｖから−１５Ｖへのスイープ電圧でありうる。
一方、消去動作は、ＶＤＳに０Ｖを印加して、ソース１４０及びドレーン１５０を接地状態にし、Ｖｇ１に消去電圧を印加することにより実行される。消去電圧は、負の電圧であることが好ましい。この際、消去電圧は、パルス電圧でありうる。例えば、消去電圧は、飽和電流電圧“ａ”であり、より詳しくは、−１５Ｖでありうる。
他方、読み取り動作は、ＶＤＳに第１の読み取り電圧を印加し、Ｖｇ１に第２の読み取り電圧を印加することにより実行される。第１の読み取り電圧は、ドレーン１５０とソース１４０との間に適正な電圧差を誘導する正の電圧であり、当業者によって適切に選択できる。例えば、第１の読み取り電圧は、３００ｍＶでありうる。
第２の読み取り電圧は、書き込み状態と消去状態とを区別できる電圧が選択されなければならない。従って、書き込み状態と消去状態との電流差が多く発生する電圧“ｂ”が、第２の読み取り電圧になりうる。より詳しくは、例えば、第２の読み取り電圧は、−２Ｖである。
下端ゲート電極１１０に対する書き込み、消去、及び読み取り動作時に、上端ゲート電極１７０は、フローティングされていてもよい。
図５を参照すれば、図１の不揮発性メモリ１００における下端ゲート電極１１０のメモリ動作についての実験例が提供される。“ｃ”は、Ｖｇ１に−１５Ｖのパルス電圧を１秒間印加した後、読み取り動作を実行した結果を示し、“ｄ”は、Ｖｇ１に−２０Ｖのパルス電圧を１秒間印加した後で読み取り動作を実行した結果を示す。ここで、読み取り動作は、Ｖｇ１に−２Ｖの電圧を印加し、ＶＤＳに３００ｍＶの電圧を印加することにより実行した。
Ｖｇ１に負のパルス電圧を繰り返し印加することによって、相異なる電圧−電流特性が現れる。すなわち、読み取り電圧で、電圧−電流ヒステリシスの高点から低点へ電流移動が発生する。従って、例えば、“ｃ”状態を書き込み状態、及び、“ｄ”状態を消去状態に認識することによって、１ビットのメモリ動作が可能となる。さらに、“ｃ”状態と“ｄ”状態は、例示的なものであるため、より細分化された動作を通じて２ビット以上のメモリ動作も可能なことが分かる。
次に、図６を参照して、不揮発性メモリ素子１００の上端ゲート電極１７０を用いた第２のストレージノード１６０への書き込み及び消去動作を説明する。第２のストレージノード１６０への書き込み動作は、図２のＶＤＳが０Ｖになるようにして、ソース１４０及びドレーン１５０を接地状態にし、Ｖｇ２に書き込み電圧を印加することにより実行される。
書き込み電圧は、正の電圧、又は、負から正へのスイープ電圧であることが好ましい。例えば、書き込み電圧は、正の飽和電流電圧“ｅ”になり、より詳しくは、１５Ｖになりうる。この際、書き込み電圧は、パルス電圧でありうる。他の例として、書き込み電圧は、−１５Ｖから１５Ｖへのスイープ電圧でありうる。
一方、消去動作は、ＶＤＳに０Ｖを印加して、ソース１４０及びドレーン１５０を接地状態にし、Ｖｇ２に消去電圧を印加することにより実行される。消去電圧は、正の電圧であることが好ましい。例えば、消去電圧は、飽和電流電圧“ｅ”でありうる。より詳しい例としては、消去電圧は、１５Ｖであることができる。この際、消去電圧は、パルス電圧でありうる。
他方、読み取り動作は、ＶＤＳに第１の読み取り電圧を印加し、Ｖｇ２に第２の読み取り電圧を印加することによって実行される。第１の読み取り電圧は、ドレーン１５０とソース１４０との間に適正な電圧差を誘導する正の電圧であり、当業者によって適切に選択できる。例えば、第１の読み取り電圧は、３００ｍＶでありうる。
第２の読み取り電圧は、書き込み状態と消去状態とを区別できる電圧が選択されなければならない。これにより、書き込み状態と消去状態との電流差が多く発生する電圧“ｆ”が第２の読み取り電圧であることができる。より詳しく例えば、第２の読み取り電圧は、１０Ｖであることができる。
従って、図５で説明した場合と同様に、パルス電圧といった正の電圧を印加して、読み取り動作が繰り返し実行されれば、書き込み状態と消去状態の２ビットメモリ動作が可能となる。さらに、より細分化された動作を通じて２ビット以上のメモリ動作も可能である。
上述したように、不揮発性メモリ素子１００を用いれば、ゲート電極１１０，１７０のそれぞれに相異なる極性の電圧を印加することによって、両極性マルチビットメモリ動作が可能となる。
しかしながら、上端ゲート電極１７０及び下端ゲート電極１１０によるそれぞれの動作は、例示的なものであって、互いに極性が変わることもある。すなわち、図４及び図５についての説明を上端ゲート１７０に適用し、図６についての説明を下端ゲート電極１１０に適用することも可能である。さらに、ゲート電極１１０，１７０いずれもが図４及び図５による動作が実行されるか、又は、図６による動作が実行されることも可能である。
本発明の一実施の形態についての以上の説明は、例示及び説明を目的に提供された。本発明は、上記実施の形態に限定されず、本発明の技術的思想内で当業者によって、上記実施の形態を組み合わせて実施するなど多様な修正及び変更が可能なことは明白である。
本発明のカーボンナノチューブチャネルを用いたマルチビット不揮発性メモリ素子及びその動作方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
本発明の一実施の形態によるマルチビット不揮発性メモリ素子を示す断面図である。 図１の不揮発性メモリ素子の端子連結を示す概略図である。 図１の不揮発性メモリ素子の動作を説明するための電圧−電流特性を示すグラフである。 図１の不揮発性メモリ素子の下端ゲート電極を用いた動作を説明するための電圧−電流特性を示すグラフである。 図１の不揮発性メモリ素子の下端ゲート電極を用いた動作の実験例を示す電圧−電流特性グラフである。 図１の不揮発性メモリ素子の上端ゲート電極を用いた動作を説明するための電圧−電流特性を示すグラフである。
符号の説明
１００ 不揮発性メモリ素子、
１１０ 下端ゲート電極、
１２０，１６０ ストレージノード、
１３０ チャネル、
１４０ ソース、
１５０ ドレーン、
１７０ 上端ゲート電極、
Ｖｇ１ 第１のゲート電圧、
Ｖｇ２ 第２のゲート電圧、
ＶＤＳ ソースドレーン間の電圧。

Claims (40)

  1. 一つ以上のカーボンナノチューブで形成され、一の方向に延長されるチャネルと、
    前記一の方向に沿って互いに離隔されて配置され、前記チャネルの相異なる部分にそれぞれ接するように形成されたソース及びドレーンと、
    前記チャネルの下部に形成された第１のストレージノードと、
    前記チャネルの上部に形成された第２のストレージノードと、
    前記第１のストレージノードの下部に形成された第１のゲート電極と、
    前記第２のストレージノードの上部に形成された第２のゲート電極と、を備えることを特徴とするマルチビット不揮発性メモリ素子。
  2. 前記第１及び第２のストレージノードは、シリコン酸化膜とシリコン窒化膜とが積層されたスタック構造で形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  3. 前記第１及び第２のストレージノードは、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が積層されたスタック構造で形成されたことを特徴とする請求項２に記載のマルチビット不揮発性メモリ素子。
  4. 前記第１及び第２のストレージノードは、ナノクリスタルを含むことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  5. 前記ナノクリスタルは、金属ドット又はシリコンドットであることを特徴とする請求項４に記載のマルチビット不揮発性メモリ素子。
  6. 前記第１及び第２のストレージノードは、シリコン酸化膜、シリコン酸化膜より高い誘電率を有する高誘電率絶縁膜、及びシリコン酸化膜が積層されたスタック構造で形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  7. 前記第１及び第２のストレージノードは、ポリマー又はバイオ物質で形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  8. 前記ソース及びドレーンは、Ａｕを含む金属で形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  9. 前記第１のゲート電極は、不純物がドーピングされたシリコンで形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  10. 前記不純物は、ｐ型不純物であることを特徴とする請求項９に記載のマルチビット不揮発性メモリ素子。
  11. 前記チャネルは、単一壁カーボンナノチューブで形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  12. 前記チャネルは、二重壁カーボンナノチューブで形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  13. 前記チャネルは、互いに平行な複数のカーボンナノチューブで形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  14. 前記チャネルは、カーボンナノチューブのバンドルで形成されたことを特徴とする請求項１に記載のマルチビット不揮発性メモリ素子。
  15. 下端ゲート電極と、
    前記下端ゲート電極上に形成された第１のストレージノードと、
    前記第１のストレージノード上に一の方向に延長されて当該一の方向に両端を有し、カーボンナノチューブで形成されたチャネルと、
    前記チャネルの両端の少なくとも一部分にそれぞれ接するように形成されたソース及びドレーンと、
    前記チャネル上に形成された第２のストレージノードと、
    前記第２のストレージノード上に形成された上端ゲート電極と、を備えることを特徴とするマルチビット不揮発性メモリ素子。
  16. 前記ソース及びドレーンは、前記第１のストレージノード上に形成され、前記チャネルの両端にそれぞれ接することを特徴とする請求項１５に記載のマルチビット不揮発性メモリ素子。
  17. 前記第１及び第２のストレージノードは、シリコン酸化膜とシリコン窒化膜とが積層されたスタック構造で形成されたことを特徴とする請求項１５に記載のマルチビット不揮発性メモリ素子。
  18. 前記第１及び第２のストレージノードは、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が積層されたスタック構造で形成されたことを特徴とする請求項１７に記載のマルチビット不揮発性メモリ素子。
  19. 前記第１及び第２のストレージノードは、ナノクリスタルを含むことを特徴とする請求項１５に記載のマルチビット不揮発性メモリ素子。
  20. 前記第１及び第２のストレージノードは、シリコン酸化膜、シリコン酸化膜より高い誘電率を有する高誘電率絶縁膜、及びシリコン酸化膜が積層されたスタック構造で形成されたことを特徴とする請求項１５に記載のマルチビット不揮発性メモリ素子。
  21. 前記第１及び第２のストレージノードは、ポリマー又はバイオ物質で形成されたことを特徴とする請求項１５に記載のマルチビット不揮発性メモリ素子。
  22. 前記ソース及びドレーンは、Ａｕを含む金属で形成されたことを特徴とする請求項１５に記載のマルチビット不揮発性メモリ素子。
  23. 前記下端ゲート電極は、不純物がドーピングされたシリコンで形成されたことを特徴とする請求項１５に記載のマルチビット不揮発性メモリ素子。
  24. 前記不純物は、ｐ型不純物であることを特徴とする請求項２３に記載のマルチビット不揮発性メモリ素子。
  25. 前記チャネルは、単一壁カーボンナノチューブで形成されたことを特徴とする請求項１５に記載のマルチビット不揮発性メモリ素子。
  26. 前記チャネルは、二重壁カーボンナノチューブで形成されたことを特徴とする請求項１５に記載のマルチビット不揮発性メモリ素子。
  27. 請求項１に記載のマルチビット不揮発性メモリ素子の動作方法であって、
    書き込み動作は、ソース及びドレーンを接地し、第１及び第２のゲート電極のうち一つのゲート電極を選択して書き込み電圧を印加することにより実行され、
    消去動作は、前記ソース及びドレーンを接地し、前記第１及び第２のゲート電極のうち一つのゲート電極を選択して消去電圧を印加することにより実行され、
    読み取り動作は、前記ソースと前記ドレーンとの間に第１の読み取り電圧を印加し、前記第１及び第２のゲート電極のうち一つのゲート電極を選択して第２の読み取り電圧を印加することにより実行されることを特徴とするマルチビット不揮発性メモリ素子の動作方法。
  28. 前記第１のゲート電極に印加される書き込み電圧は、負の電圧、又は、正から負へのスイープ電圧であることを特徴とする請求項２７に記載のマルチビット不揮発性メモリ素子の動作方法。
  29. 前記第１のゲート電極に印加される書き込み電圧は、−１５Ｖ、又は、１５Ｖから−１５Ｖへのスイープ電圧であることを特徴とする請求項２８に記載のマルチビット不揮発性メモリ素子の動作方法。
  30. 前記第２のゲート電極に印加される書き込み電圧は、正の電圧、又は、負から正へのスイープ電圧であることを特徴とする請求項２７に記載のマルチビット不揮発性メモリ素子の動作方法。
  31. 前記第２のゲート電極に印加される書き込み電圧は、１５Ｖ、又は、−１５Ｖから１５Ｖへのスイープ電圧であることを特徴とする請求項３０に記載のマルチビット不揮発性メモリ素子の動作方法。
  32. 前記第１のゲート電極に印加される消去電圧は、負の電圧であることを特徴とする請求項２７に記載のマルチビット不揮発性メモリ素子の動作方法。
  33. 前記第１のゲート電極に印加される消去電圧は、−１５Ｖであることを特徴とする請求項３２に記載のマルチビット不揮発性メモリ素子の動作方法。
  34. 前記第２のゲート電極に印加される消去電圧は、正の電圧であることを特徴とする請求項２７に記載のマルチビット不揮発性メモリ素子の動作方法。
  35. 前記第２のゲート電極に印加される消去電圧は、１５Ｖであることを特徴とする請求項３４に記載のマルチビット不揮発性メモリ素子の動作方法。
  36. 前記第１のゲート電極に印加される第２の読み取り電圧は、負の電圧であることを特徴とする請求項２７に記載のマルチビット不揮発性メモリ素子の動作方法。
  37. 前記第１のゲート電極に印加される第２の読み取り電圧は、−２Ｖであることを特徴とする請求項３６に記載のマルチビット不揮発性メモリ素子の動作方法。
  38. 前記第２のゲート電極に印加される第２の読み取り電圧は、正の電圧であることを特徴とする請求項２７に記載のマルチビット不揮発性メモリ素子の動作方法。
  39. 前記第２のゲート電極に印加される第２の読み取り電圧は、１０Ｖであることを特徴とする請求項３８に記載のマルチビット不揮発性メモリ素子の動作方法。
  40. 前記第１の読み取り電圧は、３００ｍＶであることを特徴とする請求項２７に記載のマルチビット不揮発性メモリ素子の動作方法。
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