JP2003046006A - 電界効果トランジスタを含む装置および情報を電子的に蓄積および読み出す方法および複数のメモリセルを含むメモリ - Google Patents

電界効果トランジスタを含む装置および情報を電子的に蓄積および読み出す方法および複数のメモリセルを含むメモリ

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Abstract

(57)【要約】 【課題】 有機分極可能（polarizable）ゲートトラン
ジスタおよびさらにそのようなトランジスタを適切に構
成された回路における使用を提供する。 【解決手段】 本発明の装置は、電界効果トランジスタ
のゲートコンタクトに結合された回路を有し、トランジ
スタのゲートは、少なくとも一部が有機誘電体である誘
電体層を含む。回路は、電荷がゲートに蓄積されるよう
にする１以上の蓄積電圧パルスを生成するように構成さ
れる。電界効果トランジスタは、電荷の蓄積に応答し
て、その導電率が所与のＶｇに対して変化する導電性パ
スを有する半導体層を有する。回路は、ゲートに蓄積さ
れた電荷の消失を生じさせる１以上の蓄積パルスと反対
符号の電圧を有する１以上の消失電圧パルスを生成する
ことができる。また、有機分極化可能ゲートトランジス
タ装置を使用して、情報を電子的に蓄積および読み出す
メモリおよび方法が開示される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、有機電子デバイス
に係り、特に、有機分極可能（organic polarizable）
ゲートトランジスタに関する。
【０００２】
【従来の技術】有機材料から電子回路を製造することが
知られている。利点は、安価なプロセッシングおよび大
きなカバレッジエリアを含む。有機半導体チャネルを有
する電界効果トランジスタ（ＦＥＴ）は、電気泳動（el
ectrophoretic）ディスプレイピクセルおよびポリマー
分散液晶ディスプレイを駆動するために、アレイ中に製
造されてきた。数百個の有機ＦＥＴを含む相補形（comp
limentary）論理エレメントおよびシフトレジスタが生
成された。個別のＦＥＴのソースおよびドレイン電極
が、特別なアスペクト比を与えるために、マイクロコン
タクト（microcontact）印刷を使用してパターン化され
た。デバイスアーキテクチャは、デポジションおよびプ
ロセッシングステップを最小化するように開発された。
【０００３】
【発明が解決しようとする課題】有機分極可能（polari
zable）ゲートトランジスタおよびさらにそのようなト
ランジスタを適切に構成された回路において使用する必
要性がある。
【０００４】
【課題を解決するための手段】本発明の実施形態は、有
機分極可能ゲートトランジスタ装置を提供する。この装
置は、ＦＥＴのゲート接点に結合された回路を有する。
ＦＥＴのゲートは、誘電体層を含み、その層の少なくと
も一部は、有機誘電体である。回路は、ゲートに電荷が
蓄積(stored)されるようにする１以上のストレージ電圧
パルスを生成するように構成される。ＦＥＴは、電荷の
蓄積に応答して、所与のＶｇに対してその導電率が変化
する導電性パスを有する半導体層を有し得る。回路は、
ゲート中に蓄積された電荷の消失（dissipation）を生
じさせる、１以上の蓄積パルスと反対符号の電圧を有す
る１以上の消失（dissipation）電圧パルスを生じるよ
うに構成されうる。
【０００５】本発明の追加的な実施形態は、両方とも有
機分極可能(organic-based polarizable)のゲートトラ
ンジスタ装置を使用する情報を電子的に記憶しかつ読み
出すメモリおよび方法を含む。
【０００６】
【発明の実施の形態】分極可能ゲートトランジスタは、
情報記憶デバイスとして、および適応形シナプティク
（synaptic）および増幅回路中のエレメントとして使用
されうる。トランジスタのゲート接点と半導体チャネル
との間の電荷蓄積または分極化（polarization）は、ゲ
ート接点とチャネル間に追加された電圧を負わせ、これ
により、ゲート接点に公称的に加えられる電圧（ゲート
電圧、即ちＶｇ）に対する有効チャネル電圧を変化させ
る。
【０００７】本発明の実施形態は、そのチャネルに加え
られる有効ゲート電圧がＶｇに対してシフトされる分極
可能ゲートトランジスタとして動作するように、有機ト
ランジスタを修正する。主な利点は、記憶された情報と
して読み出しうる追加的デバイス状態の生成（creatio
n）である。また、分極可能または変更されたゲートデ
バイスは、所定の回路においてより有効に機能しうる。
有効しきい値電圧Ｖｔは、利用可能なゲート電圧が制限
されるアプリケーションに対して０に非常に近づきう
る。デバイスの相互コンダクタンス（transconductanc
e）は、所与のドレイン電流を生じるために必要とされ
る見かけの（apparent）Ｖｇが低減されうるので、増大
されうる。共振および適応形回路は、分極可能ゲートに
より本来の場所に（in situ）調節されることができ、
擬似（pseudo）ＣＯＭＳ回路は、１つのキャリアタイプ
のトランジスタから製造されることができ、有機ＦＥＴ
の感覚上の（sensory）特性が、最適化または多様化（d
iversified）されうる。
【０００８】本発明の実施形態は、有機分極可能ゲート
デバイスを動作させるように構成された回路を提供す
る。特に、分極可能ゲートデバイスとして有機ゲート誘
電体を有する電界効果トランジスタ（ＦＥＴ）を動作さ
せる回路が開示される。分極可能ゲートＦＥＴは、その
ゲートチャージ（gate-charged）状態においてデータを
記憶する。好都合なことに、これらの回路は、有機リー
ルツーリール（reel-to-reel）技術で構成されることが
でき、これは、比較的安価に、メモリデバイスを構成す
るために有用でありうる。これは、ワークピースをアッ
センブリラインから除去しそれを真空チャンバに挿入す
ることを伴う真空技術を必要とする製造プロセスに対す
る魅力的な代替方法である。リールツーリール技術にお
いて、材料が、液体媒体により堆積されうる。
【０００９】膨大な回路タイプが、本発明の例示的な実
施形態により可能である。例示的な実施形態は、ＣＭＯ
Ｓコンパチブルフローティングゲートエレメント、アナ
ログメモリエレメント、キャパシタベースド回路、適応
（adaptive）回路および有機分極可能ゲートトランジス
タとの組合せで使用されうるラーニング（learning）ネ
ットワークのような回路タイプを含む。図１は、本発明
の例示的な実施形態によるピクセル回路を示す。この回
路は、インバータとして構成されたＦＥＴ１０２および
１０４を含む。インバータの出力１０６は、メモリエレ
メントとして機能する第３のＦＥＴ１０８のゲートに接
続されている。ＦＥＴ１０８は、分極可能であり、少な
くとも一部が有機誘電体である誘電体層を有する。行１
１０および１１２は、それぞれＦＥＴ１０４および１０
２への入力を提供する。行１１０は、０Ｖと＋１００Ｖ
との間をスイッチする。行１１２は、０Ｖと−１００Ｖ
との間をスイッチする。行１１４は、接地（ground）を
提供する。ＦＥＴ１０８は、有機ＬＥＤ（light emitti
ng diode）のようなダイオード１１８に接続されてい
る。−２０Ｖと接地との間をスイッチする行１１６が、
ダイオード１１８に接続されている。特定の行が選択さ
れるとき、行１１０は、１００Ｖにあり、行１１２は、
−１００Ｖにある。いずれか他の行が選択されるとき、
行１１０および１１２は０Ｖにある。
【００１０】列１２０の値は、パルスにより入力され、
ＦＥＴ１０８のゲートを１００Ｖまたは−１００Ｖのい
ずれかにドライブする。これが行われるとき、列１１６
は接地に保たれ、ＬＥＤへの過剰な電流の流れを防止す
る。１００Ｖの電圧をＦＥＴ１０８のゲートに入力する
ために、−１００Ｖのパルスが加えられる。１つの行が
選択されないとき、ＦＥＴ１０２および１０４を含むイ
ンバータが、ＦＥＴ１０８のゲートを０Ｖにまたはこの
近くに保つことにより、絶縁を提供する。列１１６の電
圧は、その列がアドレスされた後、かつ特定の列のアド
レッシングの間でないとき、−２０Ｖにスイッチされ
る。このモードにおいて、ＬＥＤデバイスは、通常の電
流の流れを受ける。この設計は、容量性（capacitive）
電流がＦＥＴ１０８の状態に変化を生じさせる可能性が
ないように、電荷注入効果に対する免疫性（immunity）
を有する。
【００１１】図１に示された例示的な実施形態は、有機
ＦＥＴと一体化された有機ＬＥＤに対して最適化されて
いる。しかし、この設計原理は、他のタイプの回路およ
び液晶、電気泳動（electrophoretic）デバイスおよび
エレクトロクロミック（electrochromic）デバイスのよ
うなディスプレイエレメントに拡張可能である。そのよ
うな場合において、ピクセル回路へのいくつかの修正が
必要とされる可能がある。例えば、アドレッシングスキ
ームが変更される可能性があり、または回路が、電流源
ではなく電圧源として構成される可能性がある。
【００１２】実験的実施例 半導体1, 4-bis (5-phenyl-2-thienyl) benzene (PTPT
P) および N,N'-bis(1H, 1H-perfluorooctyl) naphthal
ene-1,4,5,8-tetracarboxylic diimide (F15-NTCDI)
が、標準的方法を使用して用意された。これらは、それ
らが典型的に、アキュムレーションレジメ（accumulati
on regime）（ｐチャネルＰＴＰＴＰに対してネガティ
ブおよびｎチャネルＦ１５−ＮＴＣＤＩに対してポジテ
ィブ）において、実質的にＶｔを示すので選ばれた。３
つの誘電体材料が使用された。ガラスレジンおよび２つ
の特に疎水性（hydrophobic）ポリマー、ポリ（4-methy
lstyrene）（Ｐ４ＭＳ）およびTicona Corporationから
得られるＴＯＰＡＳ（Ｒ）のようなサイクリックオレフ
ィンコポリマー（cyclic olefin copolymer）である。
ハイド疎水性（hydrophobic）ポリマーは、電荷蓄積
（エレクトレット（electret））媒体として好ましいも
のとして期待された。１−２ミクロンの厚さのポリマー
誘電体フィルムは、細かいセリット（fine celite）で
磨かれ（polished）、水およびアセトン（acetone）で
清浄されたインジウムスズ（indium tin）酸化物コート
されたガラス基板上にメシチレン（mesitylene）または
キシレン（xylene）から受けたおよび他のものとしての
スピンコートされたガラスレジン、およびフェニールト
リメトキシレン（phenyltrimethoxysilane）で下塗りさ
れた（primed）ＴＯＰＡＳ（Ｒ）であった。半導体フィ
ルムおよび金ソース／ドレイン電極が、高い真空におい
て昇華された（sublimed）。 表１ ＰＴＰＴＰフローティングゲートデバイスの特性
【表１】 ａ＋２００Ｖ／１０分デバイスの反転、ｂ１４０℃に加
熱され、冷却された、ｃ０Ｖと−１００Ｖとの間で９０
分サイクリング動作に固定、ｄ０Ｖと−１００Ｖとの間
で１０分サイクリング動作に固定。 表２ Ｆ１５−ＮＴＣＤＩフローティングゲートデバイ
スの特性
【表２】
【００１３】分極可能ゲート電圧の書き込みの前および
後の代表的デバイス特性が、表ＩおよびＩＩにリストさ
れており、それぞれｐチャネルおよびｎチャネル動作に
対して図２Ａ−Ｂおよび３Ａ−Ｂに示されている。図２
Ａは、用意されたガラスレジン上のＰＴＰＴＰに対する
電流電圧プロットを示す。図２Ｂは、公称２００−Ｖデ
プレッション（depletion）電圧を１０分間加えた後の
ガラスレジン上のＰＴＰＴＰに対する電流電圧プロット
を示す。Ｖｇは、２０−Ｖインクリメントで、＋４０Ｖ
（最低電流）から−１００Ｖの範囲にある。Ｖｔより低
い全ての電流は、本質的にゼロである。図３Ａ−Ｂは、
Ｐ４ＭＳ上のＦ１５−ＮＴＣＤＩに対する電流電圧プロ
ットを示す。図３Ａは、用意されたデバイスに対するプ
ロットを示す。図Ｂは、２００−Ｖデプレッション電圧
を１０分間加えた後のデバイス特性を示す。Ｖｇは、２
０−Ｖインクリメントで０Ｖ（最低電流）から＋１００
Ｖの範囲にある。書き込み電圧Ｖｗが、コモンソースお
よびドレイン電圧に対してゲートにより加えられた。ソ
ースドレイン飽和電流（Ｉｄ ０．５）の平方根(square
root)が実質的に増大し始めるゲート電圧としてレポー
トされる。良好な副しきい値（subthreshold）特性およ
びシャープなターンオンを有するデバイスに対して、こ
の電圧は、Ｖｇに対するＩｄ ０．５のプロットのｘイン
ターセプト（x-intercept）であり、５Ｖ中に推定され
うる。かなり大きな漏れ（leakage）またはシャロー(sh
allow)なターンオンがある場合において、Ｖｔは、見か
けの（apparent）移動度がそのデバイスにおいて観察さ
れる最大移動度の２５％に到達するＶｇとして定義さ
れ、不確実性（uncertainty）は、１０Ｖである。
【００１４】全ての３つの誘電体に対して、ＰＴＰＴＰ
デバイスは、デプレッション電圧で書き込むことによ
り、アキュムレーションモードターンオンからゼロまた
はデプレッションモードターンオンにもたらされた。Ｎ
ＴＣＤＩ−Ｆ１５デバイスは、２つの炭化水素（hydroc
arbon）誘電体と共にデプレッションに向かってかなり
大きなターンオン電圧シフトを示した。最適に動作する
（best-behaved）システムは、しきい値電圧シフトの予
測可能性、移動度の一貫性（consistency）およびシャ
ープなターンオン特性のために、ガラスレジン上のＰＴ
ＰＴＰであった。書き込みの完全な効果（full effec
t）が、一般に、書き込みの約１時間後に観察可能であ
り、アキュムレーション（accumulation）電圧を加える
ことによりまたは加熱することにより急速に反転するこ
とができた。蓄積された電荷は、デバイスが書き込み中
に加熱されたとき、よりよく保持された。ＴＯＰＡＳ
（Ｒ）は、良好な電荷蓄積能力を示し、その誘電体上の
ＰＴＰＴＰデバイスは、アキュムレーションモードを通
して数百回のオン／オフサイクルに対して安定であっ
た。しかし、ＴＯＰＡＳ（Ｒ）の表面は、高移動度フィ
ルム成長に対して導電性でなかった。これは、電荷蓄積
層としてのＴＯＰＡＳ（Ｒ）および半導体インターフェ
ースレイヤとしてのガラスレジンで二層誘電体を形成す
ることにより、ある程度救済された。
【００１５】書き込み電圧は、おおむねソースドレイン
電極から与えられたが、書き込み動作を実行するため
に、隣接する補助電極を使用することも可能であった。
図７は、例示的な補助電極構成を有するＦＥＴ７００を
示す。ソース電極７０２およびドレイン電極７０４に加
えて、ＦＥＴ７００は、補助電極７０６を含む。図７
は、誘電体層７０９上に配置された補助電極７０６を示
すが、当業者に知られた他の構成も可能である。誘電体
中の少量（１００ｐｐｍ）のエレクトロアクティブな添
加物が、電荷蓄積現象に余り大きくない影響を有した。
例えば、2,3-dichloro-5,6-dicyanoquinodimethaneの添
加は、加えられたデプレッション電圧の記憶および保持
のためのＰＴＰＴＰ／Ｐ４ＭＳデバイスの能力を僅かに
減少させ、5,5""-dihexyl-□-quinquethiopheneは、そ
れを僅かに増大させた。
【００１６】記憶された電圧は、ゲートの２つのインタ
ーフェース(interface)においてまたはその間に注入さ
れた静電荷（static charges）および／または移動され
た双曲子の向き（dipole orientation）の結果である。
誘電体中の添加物により生じた影響は、少なくとも何ら
かの電荷が、誘電体のバルク中に蓄積されうることを示
す。また、いくつかの実施形態において、炭化水素（hy
drocarbons）が、電界蓄積媒体としても有効である。し
かし、負わされた電圧のかなり大きな割合がインターフ
ェースに与えられる（imprinted）可能性は、取り除く
ことができない。特に、誘電体と半導体の接触面(inter
face)における双曲子の形成または再配置は、トランジ
スタが明らかな（decidedly）オン状態に到達するため
に必要とされるトラップフィリング（trap-filling）お
よびチャネルフォーメーション（channel-formation）
プロセスに深刻な影響を有することになる。
【００１７】デプレッションを生じることになるゲート
電圧と同じ符号を有する電圧パルスは、実際に与えられ
るＶｇに対してアキュムレーション（accumulation）の
方向に有効チャネル電圧のシフトを生じる。これは、多
数キャリア（majority carrier）と反対符号の電荷が、
半導体と誘電体との接触面近くにデプレッション電圧書
き込みの間に誘電体に注入され、トラップのより効率的
なフィリング（filling）および半導体中の多数キャリ
アによるチャネルの形成を可能にすることを示唆する。
これは、図４Ａ−Ｅに概略的に示されている。図４Ａ
は、半導体層４０２中のホールトラップ（hole traps）
を有するｐチャネルＦＥＴを示す。非分極可能（non-po
larizable）ゲート動作が、図４Ｂ−Ｃに示されてい
る。図４Ｂにおいて、初期アキュムレーション電圧が、
トラップを中性化（neutralizes）する。図４Ｃに示さ
れているように、半導体層４０２中のイオンおよび基板
４０４中の反対に電荷されたイオンにより生じた更なる
アキュムレーション電圧が、チャネルを作る。分極可能
ゲート動作が、図４Ｄ−Ｅに示されている。図４Ｄにお
いて、誘電体層４０６中に記憶されたデプレッション電
圧が、トラップ中性化を生じさせる。図４Ｅは、初期ア
キュムレーション電圧により作られたチャネルを示す。
【００１８】１つの例示的な実施形態において、本発明
の装置は、１つのＦＥＴゲートに結合された１つの出力
を有する回路を含む。このゲートは、１つのゲートコン
タクト、１つの誘電体層およびゲートコンタクトから誘
電体層へのパスを含む。誘電体層は、１つの有機誘電体
を含む少なくとも一部分を有する。この回路は、ゲート
に電荷を蓄積させる１以上の蓄積電圧パルスを生じるよ
うに構成される。電荷は、ゲート中のどこかに蓄積され
ることができ、永久的または非永久的でありうる。１つ
の例示的な実施形態において、電荷は、誘電体層の少な
くとも一部中に蓄積される。別の例示的な実施形態にお
いて、電荷は、誘電体層の境界に蓄積される。ＦＥＴ
は、その導電率が、電荷の蓄積に応答して所与のＶｇに
対し変化するチャネルのような導電性パスを有する半導
体層を有しうる。一般に、導電性パスは、ＦＥＴの電極
間、例えばソースとドレイン間のパスである。
【００１９】図５Ａ−Ｃは、本発明の１つの例示的な実
施形態による分極可能ゲートトランジスタの概略的表現
を示す。図５Ａ−Ｂは、分極可能ゲートトランジスタに
おける電荷蓄積を示す。図５Ａ−Ｃは、１つのゲートを
有する基板５０２を示す。このゲートは、基板５０２上
に配置された誘電体層５０６を含む。ここで使用されて
いるように、「ゲート誘電体」または「誘電体層」は、
１以上の層のゲート誘電体を含む。誘電体層５０６の有
機誘電体部分は、単一の層または複数の層の全てまたは
部分でありうる。誘電体層５０６は、１以上の金属層も
含みうる。ゲートは、ゲートコンタクト５０４およびゲ
ート５０４から誘電体層５０６へのパスをさらに含む。
オプショナルとして、ゲートは、ゲートコンタクト５０
４をゲート電極５０６に接続し、図５Ａに示されたパス
として働くゲートリード５１８を含みうる。ゲートリー
ド５１８は、例えば、基板５０２の少なくとも一部が導
電性であるかまたはゲートコンタクト５０４が誘電体５
０６とインターフェースする場合、必要でない可能性が
ある。半導体層５０８は、誘電体層５０６の上に配置さ
れる。ソース電極５１０およびドレイン電極５１２は、
半導体層５０８上に配置される。チャネル５１４は、半
導体層５０８の少なくとも一部を含む。ここで使用され
るように、「一部」は、複数分子（molecules）の単一
層の一部と同じくらい小さく構成されうる。電荷は、誘
電体のパルク中のドメイン、またはゲートコンタクト５
１４とソース５１０およびドレイン５１２間に形成され
る導電性パスとの間の接触面に蓄積されうる。蓄積され
た電荷は、誘電体の分極化を生じさせうる。導電性パス
は、半導体層５０８のいくらかまたは全てを含みうる。
導電性パスは、ゲート電圧の１つの範囲においてまたは
しきい値ゲート電圧より上でのみ導電性である。図５Ｂ
に示されているように、電荷キャリアは、誘電体５０６
中に個々に蓄積されうる。代替的に、図５Ｃ中の矢印に
より示されているように、双曲子は、誘電体の分極化を
作りうる。
【００２０】この回路は、ゲートに蓄積された電荷の消
失（dissipation）を起こさせる１以上の消失（dissipa
tion）電圧パルスを生じるように構成されうる。１以上
の消失（dissipation）パルスは、１以上の蓄積（stora
ge）パルスと反対符号の電圧を有する。本発明の１つの
例示的な実施形態において、１以上の蓄積電圧パルスお
よび１以上の消失電圧パルスは、その大きさが、チャネ
ルを導通させる電圧の少なくとも３倍大きい電圧に対応
する。
【００２１】電荷消失は、エネルギを加えることにより
所定の誘電体中でなされうる。このエネルギは、回路に
より生成されうるいずれの形でもあり得るし、ＦＥＴお
よびその動作とコンパチブルである。本発明の１つの例
示的な実施形態において、エネルギは、熱および／また
は光の形である。
【００２２】この回路は、例えば少なくとも１０のファ
クタによりチャネルの導電率を変化させるゲート電圧パ
ルスを生じさせることもできる。しかし、そのような導
電率変化を生じさせるゲート電圧は、デバイスのジオメ
トリ（geometry）に依存する。特に、ゲート誘電体の厚
さが影響を与えうる。本発明の１つの例示的な実施形態
において、この回路は、１つの電圧パルスを生じ、有機
ゲート誘電体の厚さに対する電圧の比は、約１０Ｖ／１
μないし約２００Ｖ／１μの範囲にある。
【００２３】誘電体層は、電荷を蓄積するために使用さ
れる電荷蓄積層を含みうる。この層は、ゲートコンタク
トとチャネルとの間に挿入されうる。１つの例示的な実
施形態において、電荷蓄積層は、疎水性（hydrophobi
c）である。１つの例示的な実施形態において、電荷蓄
積層が、サイクリックオレフィンコポリマー（cyclic o
lefin copolymer）、ガラスレジンおよびポリ４−メチ
ルスチレン（poly 4-methyl-styrene）からなるグルー
プから選択される。更なる例は、ＴｉＯ２−ポリシロキ
サン（TiO２-polysiloxane）合成物、ジンクオクタエチ
ルポルフィリン（zinc octaethylporphyrin）フィル
ム、アントラセンメタクリレート（anthracene-methacr
ylate）コポリマー、およびポリメチルメタクリレート
（methylmethacrylate）（ＰＭＭＡ）を含む。ポリテト
ラフルオロエチレン（poly-tetraflouroethylene）、置
換スチレン（substituted styrenes）のコポリマーおよ
び他の疎水性（hydorophobic）モノマー、および静電荷
を保持するパーティクルまたは孔（pores）を有するポ
リマーの合成物が、電荷蓄積層として使用されうる。Ｆ
ＥＴ製造プロセスおよび動作とコンパティブルな他の有
機ベースド電荷蓄積材料が使用されうる。好都合なこと
に、例えば、ラバースタンプ上に設けられた複数の電極
が、１以上の電圧パルスを送るために使用されるマイク
ロコンタクトのようなプロセスが、電圧パルスを供給す
るために使用されうる。そのような技法は、ＦＥＴ以外
のデバイスにおいてＰＭＭＡと共に使用されてきたが、
ＦＥＴにおいては使用されてこなかった。電圧パルスを
提供する他の例示的な方法は、コロナ放電およびイオン
注入（ion implantation）を含む。エネルギーは、チャ
ージエントリを容易にするためにチャージングの間与え
られうる。
【００２４】誘電体層は、半導体インターフェース層も
含みうる。図６は、本発明の１つの例示的な実施形態に
よるトランジスタを示す。半導体インターフェース層６
０２が、誘電体層６０４と半導体層６０６との間に配置
される。半導体インターフェース層６０２は、誘電体層
６０４と別個の層またはその一部に対する修正でありう
る。例えば、三層プラズマまたは他の化学的酸化方法
が、インターフェース層６０２を形成するために誘電体
層６０４の表面を修正するために使用されうる。本発明
の１つの例示的な実施形態において、インターフェース
層６０２は、セルフアッセンブルドモノレイヤ（self a
ssembled monolayer）またはポリマーでありうる。更な
る例において、半導体インターフェース層は、ガラスレ
ジンである。サイクリックオレフィンコポリマー（Cycl
ic olefin copolymer）およびガラスレジンは、ゲート
誘電体を形成するために一緒に使用されることができ、
サイクリックオレフィンコポリマーは、電荷蓄積層を形
成し、ガラスレジンは半導体インターフェース層として
働く。
【００２５】これらの例において提供されるように、Ｆ
ＥＴチャネルは、有機半導体としてのＰＴＰＴＰまたは
Ｆ１５−ＮＴＣＤＩを含みうる。しかし、このチャネル
は、これらの有機合成物に限定されない。他の例示的な
有機半導体は、phenylene-thiophene oligomers, for e
xample, 5,5'-diphenyl-2,2'-bithiophene, 5,5"-diphe
nyl-2,2',5',2"-terthiophene; 5,5"'-diphenyl-2,2',
5',2",5",2"'-quaterthiophene; and 1,4-bis (5'-hexy
l-2,2'-bithien-5-yl) benzeneを含む。別のＮＴＣＤＩ
合成物の１つの例示的な例は、N,N'-bis (2,2,3,3,4,4,
4-heptafluorobutyl) nahthalene-1,4,5,8-tetracarbox
ylic diimideである。他の例示的な例は、thiophene-th
iazole oligomers, for example 2,5-bis (2,2'-bithie
n-5-yl)thiazole and 5,5'-bis (5'-hexyl-2,2'-bithie
n-5-yl) 2,2'-bithiazole; andbenzodithiophene-based
compounds, for example, 2,2-b:4,5-b'-dithiophene)
を含む。有機半導体チャネルとして望ましい特性を有す
る他の有機材料は、phenylene oligomers and co-oligo
mers and copolymers of thiophene and fluoreneであ
る。
【００２６】本発明の更なる実施形態において、装置
は、トランジスタがセルのインフォメーション蓄積デバ
イスであるメモリセルを含む。本発明は、複数のそのよ
うなメモリセルを有する１つのメモリをさらに含む。さ
らに、本発明は、メモリ中の少なくとも１つのメモリセ
ルの少なくとも１つのチャネルが、有機半導体を含むメ
モリを含む。
【００２７】本発明の実施形態は、ここで説明された装
置の実施形態を使用する情報を電子的に蓄積しかつ読み
出す方法を含む。ここで使用されるように、「情報」
は、デジタル情報、データおよび／またはロジックを含
む。本発明の１つの例示的な実施形態において、情報
は、回路に結合されたＦＥＴに蓄積されまたはこれから
読み出される。この回路は、ＦＥＴゲートに結合された
出力を有し、そのゲートは、ゲートコンタクト、誘電体
層およびゲートコンタクトから誘電体層へのパスを含
む。誘電体層は、少なくとも一部が有機誘電体を含む。
この方法は、ゲートに１以上の蓄積電圧パルスを供給す
る回路により、ゲートに電荷を蓄積することを含む。
【００２８】電子的に蓄積された情報は、ゲート誘電体
に蓄積された少なくとも何らかの電荷を消失させること
により、全てまたは部分的に消去されうる。情報を消去
するための消失は、ここに説明された方法のうちのいず
れかにおいて実行されうる。
【００２９】本発明の例示的な実施形態において、情報
を蓄積しかつ読み出す方法は、トランジスタがセルの情
報蓄積デバイスであるメモリセルを使用する。更なる実
施形態は、有機半導体を有するトランジスタを使用して
情報を蓄積しかつ読み出すことを含む。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
有機分極可能（polarizable）ゲートトランジスタおよ
びさらにそのようなトランジスタを適切に構成された回
路における使用を提供できる。
【００３１】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例を考え得るが、それらはいずれも本発明の技術
的範囲に包含される。尚、特許請求の範囲に記載した参
照番号がある場合は、発明の容易な理解のためで、その
技術的範囲を制限するよう解釈されるべきではない。
【図面の簡単な説明】
【図１】本発明の例示的な実施形態によるピクセルサー
キットを示す図。
【図２】Ａ ガラスレジン上の1,4-bis (5-phenyl-2-th
ienyl) benzeneに対する電流電圧プロットを示す図。 Ｂ デプレション電圧を加えた後の電流電圧プロットを
示す図。
【図３】Ａ 疎水性ポリマー、ポリ（4-methylstyren
e）上のN,N'-bis(1H, 1H-perfluorooctyl) naphthalene
-1,4,5,8-tetracarboxylic diimideに対する電流電圧プ
ロットを示す図。 Ｂ デプレッション電圧を加えた後の電流電圧プロット
を示す図。
【図４】ホールトラップを有するｐチャネルＦＥＴの非
分極可能および分極可能ゲート動作を示す図。
【図５】分極可能ゲートトランジスタおよびそれへの電
荷蓄積を示す図。
【図６】本発明の１つの例示的な実施形態によるトラン
ジスタを示す図。
【図７】例示的な補助電極構成を有するトランジスタを
示す図。
【符号の説明】
１０２，１０４，１０８ ＦＥＴ １０６ 出力 １１０，１１２，１１４，１１６ 行 １２０ 列 １１８ ダイオード ４０２ 半導体層 ４０４ 基板 ４０６ 誘電体層 ５０２ 基板 ５０４ ゲートコンタクト ５０６ 誘電体層 ５０８ 半導体層 ５１０ ソース電極 ５１２ トレイン電極 ５１４ チャネル ５１８ ゲートリード ６０２ 半導体インターフェース層 ６０４ 誘電体層 ６０６ 半導体層 ７００ ＦＥＴ ７０２ ソース電極 ７０４ ドレイン電極 ７０６ 補助電極 ７０８ 誘電体層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 51/00 Ｈ０１Ｌ 29/78 ６１３Ｂ ６１８Ｂ (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 アナンス ドダバラパー アメリカ合衆国、07946ニュージャージー 州、ミリントン、ヒルトップ ロード62 (72)発明者 ハワード エダン カッツ アメリカ合衆国、07901 ニュージャージ ー州、サミット、パークウェイ、バトラー 135 (72)発明者 ラハル サーペシュカー アメリカ合衆国、02474 マサチューセッ ツ、アーリントン、コーネル ストリート 10 Ｆターム(参考） 5F083 FR05 FZ07 JA01 JA60 LA10 5F101 BA01 BA62 BD12 BD30 5F110 AA08 BB01 BB04 BB05 BB13 CC07 DD02 EE07 FF01 FF05 FF09 FF21 GG05

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ゲートおよびゲートコンタクトを有し、
    前記ゲートが誘電体層を含み、前記誘電体層の少なくと
    も一部が有機誘電体である電界効果トランジスタと、 前記ゲートコンタクトに結合された出力を有する回路と
    を含み、 前記回路が、前記ゲート中に電荷を蓄積させる１以上の
    蓄積電圧パルスを生成するように構成されていることを
    特徴とする装置。
  2. 【請求項２】 前記電荷が、前記誘電体層の少なくとも
    一部に蓄積されることを特徴とする請求項１記載の装
    置。
  3. 【請求項３】 前記ＦＥＴが、ソースおよびドレインを
    さらに含み、所与のゲート電圧に対する前記ソースとド
    レインとの間の導電性パスの導電率が、電荷の蓄積に応
    答して変化することを特徴とする請求項１記載の装置。
  4. 【請求項４】 前記誘電体層が、電荷蓄積層を含むこと
    を特徴とする請求項１記載の装置。
  5. 【請求項５】 前記電荷蓄積層が、サイクリックオレフ
    ィンコポリマー（cyclic olefin copolymer）、ガラス
    レジン、ポリ４−メチルスチレン（poly 4 methylstyre
    ne)、ＴｉＯ２−シロキサン（TiO２-siloxane）合成
    物、ジンクオクタエチルポルフィリン（zinc octaethyl
    porphyrin）フィルム、アントラセンメタクリレート（a
    nthracene-methacrylate）コポリマー、ポリメタクリレ
    ート（poly methylmethacrylate）、ポリテトラフルオ
    ロエチレン（poly-tetrafluoroethylene）、置換スチレ
    ン（substituted styrenes)のコポリマー、および静電
    荷を保持するパーティクルまた孔を有するポリマーの合
    成物からなるグループから選択されることを特徴とする
    請求項４記載の装置。
  6. 【請求項６】 前記誘電体層は、半導体インターフェー
    ス層を含むことを特徴とする請求項１記載の装置。
  7. 【請求項７】 前記半導体インターフェース層が、ガラ
    スレジン、セルフアッセンブルドモノレイヤ(self asse
    mbled monolayer)およびポリマーからなるグループから
    選択されることを特徴とする請求項６記載の装置。
  8. 【請求項８】 メモリセルをさらに有し、前記トランジ
    スタが、前記セルの情報蓄積デバイスであることを特徴
    とする請求項１記載の装置。
  9. 【請求項９】 ゲートおよびゲートコンタクトを有し、
    前記ゲートが誘電体層を含み、前記誘電体層の少なくと
    も一部が有機誘電体である電界効果トランジスタと、前
    記ゲートコンタクトに結合された出力を有する回路を使
    用して、情報を電子的に蓄積および読み出す方法におい
    て、 前記回路が１以上の蓄積電圧パルスを前記ゲートに供給
    することにより、前記ゲートに電荷を蓄積するステップ
    を有することを特徴とする方法。
  10. 【請求項１０】 複数のメモリセルを含むメモリにおい
    て、 少なくとも１つのメモリセルが、ゲートおよびゲートコ
    ンタクトを有し、 前記ゲートが誘電体層を含み、 前記誘電体層の少なくとも一部が有機誘電体である電界
    効果トランジスタと、 前記ゲートコンタクトの少なくとも２つに結合された出
    力を有し、 前記ゲート誘電体に電荷を蓄積させる１以上の蓄積電圧
    パルスを生成するように構成された回路とを含むことを
    特徴とするメモリ。
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