JP4514016B2 - 複合分子材料を使用したフローティングゲートメモリデバイス - Google Patents

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Description

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本願の対象は、２００１年５月７日に提出された同時継続中の米国仮特許出願第６０／２８９，０９１号「複合分子材料を使用したフローティングゲートメモリデバイス」に開示されている発明に関連している。
本発明は、データ記憶用のフローティングゲートメモリセルに関し、より詳細にはゲート絶縁体として可変抵抗誘電体を有するフローティングゲートメモリデバイスに関する。
コンピュータのデータ記憶装置、より詳細にはランダムアクセスメモリ（Random Access Memory:ＲＡＭ）はますます重要な電子機器部品となっている。メモリデバイスには様々な種類があり、動作速度とデータ保持特性とによって分類されている。ダイナミックランダムアクセスメモリ（Dynamic Access Memory:ＤＲＡＭ）は、破壊読出しを特徴とする揮発性メモリであり、メモリビットの情報が消去されないように維持するには、メモリビットに絶えず電圧を供給しなければならない。また、１つの記憶素子が１つのトランジスタに対応している。スタティックランダムアクセスメモリ（Static Random Access Memory:ＳＲＡＭ）は、一般にはクロスカップル型インバータからなる双安定フリップフロップにデータを記憶する。ＳＲＡＭは、電源が入っている間は値を保持できるため「スタティック」と称される。しかし、ＳＲＡＭは、ＲＯＭとは違い、電源を切れば記憶内容が失われるため揮発性である。ＳＲＡＭは、一般にＤＲＡＭよりも高速に動作するが、１ビットにつき数個のトランジスタ（約６個）が必要となるため、同じ面積に収容できるビットの数がＤＲＡＭよりも少ない。
従来のＭＯＳＦＥＴのゲート電極を改良して、ゲート内に電荷が半永久的に保持されるようにした構造が不揮発性メモリデバイス（フローティングゲートトランジスタ）である。不揮発性メモリデバイスは、電気式書換え可能読取専用メモリ（electrically alterable read-only memory:ＥＡＯＭ）、消去可能プログラム可能読取専用メモリ(erasable-programmable read-only memory:ＥＰＲＯＭ)、不揮発性ランダムアクセスメモリ（Nonvolatile random-access memory:ＮＶＲＡＭ）など、集積回路に幅広く使用されている。
フローティングゲートトランジスタでは、シリコンから第１絶縁膜を通過して電荷が注入されて、フローティングゲート、すなわち絶縁膜と酸化膜との界面に保存される。蓄積された電荷によって、しきい値電圧のシフトが起こり、メモリデバイスがしきい値電圧の高い状態になる。不揮発性メモリの動作には、長い保持時間が必要とされる。保持時間とは、蓄積されている電荷が、初期値の半分に低下するまでの時間として定義される。優れた設計のメモリデバイスであれば、電荷の保持時間が１００年を越えることもある。蓄積された電荷を消去して、メモリデバイスを「低しきい値電圧状態」に戻すには、ゲートに高い逆電圧を印加するか、メモリデバイスにＵＶ光を照射するか、この両方を行う。従来の消去過程は比較的低速である。
消去時間が短く、かつＵＶ光を照射する必要のないフローティングゲートメモリデバイスに対する需要が存在する。
上記の需要ならびにその他の需要は、基板を有し、該基板上に第一絶縁層が形成されたフローティングゲートメモリデバイスを提供する本発明の諸実施形態によって満たされる。前記第一絶縁層上にフローティングゲートが形成され、該フローティングゲート上に第二絶縁層が形成されている。該第二絶縁層上に制御ゲートが形成されている。前記第一絶縁層または前記第二絶縁層の少なくとも一方は、その固有抵抗（抵抗率）が可変で制御可能となっている。
一実施形態においては、前記第一絶縁層および前記第二絶縁層の少なくとも一方は分子マトリックスからなり、該分子マトリックス中にイオン錯体（イオン複合体）が分散している。
本発明では、印加電界に応じて固有抵抗（または導電率）を変えることが可能である。電荷がフローティングゲートに保持される高抵抗状態から低抵抗状態に固有抵抗を切り換えると、フローティングゲートに蓄積されている電荷がゲート電極に流入可能となる。
また、本発明の別の実施形態は、第一絶縁層を有し、該第一絶縁層上にフローティングゲートが形成され、該フローティングゲート上に第二絶縁層が形成され、該第二絶縁層上に制御ゲートが形成されたメモリデバイスを提供することによって上記の需要を満たす。前記第一絶縁層および前記第二絶縁層の少なくとも一方は、印加電界に応じて低導電状態と高導電状態とを切換可能な材料を含有する。
また、上記の需要は、フローティングゲートを有し、該フローティングゲート上に絶縁層が形成され、該絶縁層上に制御ゲートが形成されたメモリデバイスを提供する本発明のさらに別の態様によって満たされる。前記絶縁層は、分子マトリックスを含有し、該分子マトリックス中にイオン錯体が分散している。
また、上記の需要は、フローティングゲートメモリデバイスの動作方法を提供する本発明のさらに別の態様によって満たされる。この方法は、フローティングゲートと制御ゲートとの間に設けた絶縁層を、前記フローティングゲートの電荷を少なくとも所定の時間にわたって保持するために十分な第一導電状態に維持するステップからなる。前記絶縁層に電界が印加されて、前記第一導電状態よりも導電率が少なくとも１桁高く、かつフローティングゲートの電荷を放電させるために十分な第二導電状態に前記絶縁層を遷移させる。
本発明の上記ならびに他の特長、態様および利点は、添付の図面を参照しつつ下記に記載する本発明の詳細な説明を参照すればさらに明白となる。
最初に図１を参照すると、フローティングゲートトランジスタは、ソース／ドレインとゲートとの間を絶縁している誘電体に、フローティング導電パッドを埋め込んだ改良型のＭＯＳＦＥＴトランジスタ（metal-oxide semiconductor field-effect transistor：ＭＯＳＦＥＴ）とみなすことができる。一般的に使用されているＳｉＯ2やＳｉ3Ｏ4などの誘電体は、固有抵抗が極めて高いため、フローティングゲートに蓄積された電荷がデバイスの保持時間にわたって保持され、この期間が数年のこともある。その一方、トンネル障壁の逆方向の電気抵抗が極めて高いため、単に逆の外部電界を印加するだけでフローティングゲートを放電させることは困難である。このため、典型的には誘電体にＵＶ光を照射することによって誘電体の導電率を上昇させる。本発明は、ＵＶ光照射の必要のない構造を提供する。
本発明は、フローティングゲートメモリデバイスの制御および構造に関する問題に対処し、これを解決する。より詳細には、本発明は、制御ゲートからフローティングゲートを電気的に絶縁する作用か、または高い導電率を有し、フローティングゲートの電荷を迅速に放電させる作用かのいずれかを果たす絶縁層を有するフローティングゲートメモリデバイスを提供する。これは、一部には、制御ゲートとフローティングゲートとの間に、複合材料を含有する絶縁層が形成されたフローティングゲートトランジスタを用いることによって達成される。この複合材料は、１次元で構造的に電子が不安定で、材料の導電率を静的にも動的にも制御することが可能である。このような複合材料の例として、分子マトリックスと、このマトリックス内のイオン錯体とが使用される。イオン錯体は、電界を印加すると制御可能に解離して、絶縁層の電気導電率を変化させる。
図１に、本発明に従って構成したフローティングゲートメモリデバイスの例示的実施形態を示す。このフローティングゲートメモリデバイスは、ソース領域およびドレイン領域１４，１６が形成された基板１２を有する。
基板１０上に、ソース領域およびドレイン領域１４，１６にまたがって第一絶縁体１８が形成されている。第一絶縁層１８上に導電性材料からなるフローティングゲート２０が形成されている。フローティングゲート２０上に第二絶縁層２２が形成され、第二絶縁層２２上にゲート電極２４が形成されている。ゲート電極２４とドレイン領域１６とは、それぞれ電圧Ｖｇ、Ｖｄに接続されている。ゲート電極２４は、フローティングゲート２０と同じく導電性材料からなる。
一実施形態によると、図１の２つの誘電層１８，２２のうちの少なくとも一方は、電気導電率が高い状態から低い状態へ遷移し、かつこの逆にも遷移する１次元分子系を含有する。この遷移は、典型的には準安定メモリまたは安定メモリのＳ字型（凹角多角形）の電圧−電流特性によって示される。このようなメモリセルのインピーダンスは、例えば１０ＭΩ程度〜１００Ω程度であり、切換条件（switching condition）によって変わる。このような分子系の例に、いわゆるパイエルス転移を示す低次元の系がある。
絶縁層１８，２２には数多くの材料を用いることができる。このような材料の例は下記に詳細に記載するが、クリーガー（Yu H. Krieger）「Structural Instability of One-Dimensional Systems as a Physical Principle Underlying the Functioning of Molecular Electronic Devices（分子電子デバイスの動作の基礎となる物理的原理としての１次元系の構造的不安定性）」、Journal of Structural Chemistry、第４０巻第４号、１９９９年（Yu H. Krieger）にも記載されており、同文献は参照として本願に明示的に包含される。
このような系の構造的な構成には、主に２つのタイプがある。第一のタイプは、直鎖共役ポリマーのストランドであって、これらのストランドは相互に弱く結合しており、通常は規則正しく配列していない。第二のタイプは、結晶構造であり、個々の分子が１次元の柱状構造を形成しており、柱を形成する分子同士の相互作用は、別の柱の分子との間の相互作用よりも強い。
多重共役系は主にポリビニレン、すなわち非環式共役系のポリマーを含み、この系においては、構造の１次元的な性質が、直鎖高分子中の共役機構によって要求される。ポリアセチレンは、この種のポリマーの典型例である。ポリアセチレンの電子構造は、多くの共役ポリマーの基本型となっている。
このほか、この種の主な分子化合物として、分子間のπ結合のために高い電気伝導率を有する芳香族複素環式分子からなる分子化合物がある。このような分子系は、π錯体または電荷移動錯体と呼ばれ、この構造系は、孤立した１次元の柱状構造またはストランド構造であり、スイッチ用途およびメモリ用途に利用できる特徴的な電気物理的特性を備える。分子電荷移動錯体は、ドナーの性質を有する分子とアクセプタの性質を有する分子とから形成されたドナー−アクセプタ系である。１次元構造を有し、構造が明確である（well-defined）錯体にテトラシアノキノジメタン（tetra-cyano-quino-dimethane：TCNQ）があり、これは、不飽和結合を有する平面分子で、平行する積層構造として結晶中に並んでおり、準１次元系を形成している。
別のクラスの１次元系に、カチオンが動的に無秩序に配列したものがある。これに、一般式（ＴＭＴＳＦ）2Ｘで表される分子化合物がある。Ｋ2Ｐｔ（ＣＮ）4Ｂｒ0.3×３Ｈ2Ｏ（ＫＣＰ）型の遷移金属塩は混合原子価の準１次元錯体であり、フタロシアニン、ポルフィリンも同様である。さらに、ＮｂＳｅ3などの純粋無機化合物も、準１次元構造を有する化合物の例として興味深い。
本発明の材料での導電率が変化する理由として、本発明者は現在以下のように考察しているが、これは理論による拘束を受けるものではない。フローティングゲートトランジスタ１０の絶縁層１８，２２の少なくとも一方に利用可能な分子複合体の例を図２ａ〜２ｄに示す。この分子複合体は、準１次元の分子マトリックスを含むか、少なくとも構造的かつ電気的に異方性を有する分子マトリックスを含有し、このマトリックス中にイオン錯体が分散している。異方性を有する分子マトリックスとして、上記に例示した準１次元系などの多重共役化合物、例えばポリフェニルアセチレンを使用することができる。イオン錯体は、塩化ナトリウム（ＮａＣｌ）などの塩でも、電界を印加すると解離するその他の材料でもよい。電極面に垂直に並んだ鎖状分子の集合体である異方性分子マトリックスの例が図２ａ〜２ｄに図示されている。しかし、図２ａ〜２ｄに示す電荷の分離が得られるのであれば、分子の配向が図と異なっていても、異方性「チャネル」の配向が異なっていてもよい。
図２ａ〜２ｄに示す分子薄膜の電気的な切換は、高インピーダンス状態（「オフ」状態）と低インピーダンス状態（「オン」状態）との２つの安定状態が存在するという特徴がある。例えば、「オフ」状態のインピーダンスは、通常は大体１０ＭΩ以上である。印加電界がしきい値を越えると、「オフ」状態から「オン」状態へ切り換わる。例えば、「オン」状態のインピーダンスは１００Ω程度以下であり得る。電界の極性を反転させると、「オン」状態から「オフ」状態に戻る遷移が起こる。
「オン」状態には、準安定モード（図２ｂ）と安定モード（図２ｃ）の２つのモードが識別可能である。メモリセル動作の準安定モードは、Ｐｗ値およびＰＥＲ値（０．１〜０．５Ｖ）が低く、「オン」状態のインピーダンスが高く（約１ｋΩ〜１ＭΩの広い領域）、切換時間が短く（１μ秒未満）、保持時間が短い（約１０秒〜数時間）という特徴がある。逆に、メモリセル動作の安定モードは、Ｐｗ値およびＰＥＲ値（３〜１０Ｖ）が高く、「オン」状態のインピーダンスが低く（１００Ω未満）、切換時間が長く（１ミリ秒以上）、保持時間が長い（数ヵ月〜数年）という特徴がある。この材料からなるメモリセルの中には、記録後６年経過しても、安定モードの電気的性質が実質的に変化しないものが確認されている。
図２ａは「オフ」状態を示し、この状態では、異方性の分子マトリックス自体が良質な電気絶縁体であると仮定した場合、電気導電率が実質的にゼロである。図２ｂに示すように外部電界Ｅを印加すると、ナトリウム塩が塩素イオンとナトリウムイオンとに分離し、これらイオンが元々存在していた異方性の分子マトリックスから排除されて、電気導電率が増大し、準安定の「オン」状態となる。印加電界を上げると、イオンの解離が強くなり（図２ｃ）、導電率がさらに増大して、上記した安定状態の「オン」状態となる。強力な電界が長時間印加されると、アニオンとカチオンとが電極に蓄積され（図２ｄ）、移動可能な電荷が存在しなくなるため、電気導電率が急激に低下して「オフ」状態となる。
電極の材料は、例えば、ＡｌやＣｕなどの金属、ＩＴＯ、半導体または導電性ポリマーなどであり得る。図２ａの「オフ」状態から図２ｂの「オン」への遷移が起こるには、約３〜５Ｖの外部電圧を約１０〜１００ナノ秒印加する必要がある。図２ａの「オフ」状態から、電気導電率がより高くかつ保持時間がさらに長い図２ｃの「オン」状態への遷移が起こるには、約３〜５Ｖの外部電圧を約３００ナノ秒〜１マイクロ秒印加する必要がある。図２ａ〜ｄでは、例示的な実施形態として、ポリフェニルアセチレンと、イオン錯体として５〜７％程度のＮａＣｌとを含む分子複合体が示されている。
従来の誘電体のうちの少なくとも１つ（絶縁層２２など）に代えて、フローティングゲートトランジスタと共に使用する可変導電率ゲート絶縁体としての用途では、電荷がフローティングゲートに保持される低導電率状態と、フローティングゲート２０に蓄積されている電荷がゲート電極２７に流入可能な高導電率状態との間で導電率が切り換わる。その後、ソース／ドレイン１４，１６とゲート電極２４との間に逆電位を印加すると、フローティングゲート２０は、元の状態、すなわちゲート２４から絶縁された状態に戻る。
フローティングゲートトランジスタの電流−電圧（Ｉ−Ｖ）特性は、例えば絶縁層２２を形成する複合材料の状態に該当し、これを図３に示す。アースを基準としてゲート電極に印加される正電圧を書込電圧（パルス試験においては書込パルス）（Ｐｗ）と呼び、この状態では絶縁層２２が導電状態となる。これに対し、負電圧を消去電圧（または消去パルス）（ＰＥＲ）と呼び、この状態では絶縁層２２が絶縁性を回復する。
図３は、書込動作（正の印加電圧）および消去動作（負の印加電圧）の典型的なＩ−Ｖ曲線である。装置は、印加電圧が約０．３Ｖの臨界値に達するまで「オフ」状態にあり、「オフ」状態では、メモリセルに流れる電流は基本的にゼロである。印加電圧が０．３Ｖの臨界電圧を越えると、メモリセル１０の抵抗はゼロに近づき、セルの電圧がごく小さい値まで低下し、電流が１２０μＡを越えて、セルが「オン」状態に達する。セルは、負電圧が印加されるまで「オン」状態にとどまり、本例ではこの負電圧は約−１Ｖである。これが消去サイクルである。消去サイクルが完了すると、セルは再度「オフ」状態になる。消去動作のパラメータ（電圧、パルス持続時間）は、装置の「オン」状態の特性値によって決まる。
図４を参照すると、絶縁層２２の導電率を変化させるために要する書込パルスのパルス持続時間は、書込パルスの振幅と相関がある。例えば、絶縁層２２は、４Ｖのパルスを１０マイクロ秒印加すると「オフ」状態が「オン」状態に切り換わるが、約１Ｖの電圧で書込むには１ミリ秒を越えるパルス持続時間が必要となり得る。よって、装置１０の絶縁層２２の導電率の変化速度を、特定の用途に合わせて変えることができる。
このように、本発明は、分子メモリセルを利用して、各種システム用途に、消去が容易なフローティングゲートトランジスタメモリチップを提供する。消去可能フローティングゲートトランジスタメモリチップの電子回路は、十分開発されたＤＲＡＭチップをベースにしてもよい。回路は、メモリセルの「状態」（準安定状態か安定状態か）によって、ＳＲＡＭまたはＤＲＡＭとして動作し得る。
本発明を詳細に記載および説明したが、上記の説明は例示のみを目的としており、限定を意図したものではなく、本発明の範囲は添付の特許請求の範囲のみによって限定されるということが明確に理解される。
本発明の一実施形態によって構成したフローティングゲートトランジスタである不揮発性メモリデバイスを示す図である。 本発明の現在の理論的理解に基づいた、２つの電極の間に存在する分子複合材料の種々の動作状態を示す図である。 本発明の現在の理論的理解に基づいた、２つの電極の間に存在する分子複合材料の種々の動作状態を示す図である。 本発明の現在の理論的理解に基づいた、２つの電極の間に存在する分子複合材料の種々の動作状態を示す図である。 本発明の現在の理論的理解に基づいた、２つの電極の間に存在する分子複合材料の種々の動作状態を示す図である。 本発明のメモリデバイスの書込動作および消去動作の電圧−電流特性を示す図である。 書込パルスの臨界振幅と書込パルス時間との関係を示す図である。

Claims (25)

  1. フローティングゲートメモリデバイスであって、
    基板と、
    前記基板上に形成された第一絶縁層と、
    前記第一絶縁層と電気的に接触して形成されたフローティングゲートと、
    前記フローティングゲートと電気的に接触して形成された第二絶縁層と、
    前記第二絶縁層上に形成された制御ゲートと、を有し、
    前記第一絶縁層および前記第二絶縁層のうちの少なくとも一方は、その固有抵抗が制御可能で可変であり、
    前記第一絶縁層および前記第二絶縁層のうちの少なくとも一方は分子マトリックスを含有し、
    前記第一絶縁層および前記第二絶縁層のうちの少なくとも一方は、前記分子マトリックス中に分散しているイオン錯体をさらに含有する、デバイス。
  2. 前記イオン錯体は、印加電界の影響下で前記分子マトリックス中に解離可能である、請求項１に記載のデバイス。
  3. 前記分子マトリックスは多重共役化合物を含有する、請求項２に記載のデバイス。
  4. 前記多重共役化合物はポリパラフェニレン、ポリフェニルビニレン、ポリアニリン、ポリチオフェンまたはポリピロールのうちのいずれか１つである、請求項３に記載のデバイス。
  5. 前記分子マトリックスは芳香族複素環式分子を含有する、請求項２に記載のデバイス。
  6. 前記分子マトリックスは準１次元錯体を含有する、請求項２に記載のデバイス。
  7. 前記準１次元錯体はフタロシアニンである、請求項６に記載のデバイス。
  8. 前記準１次元錯体はポルフィリンである、請求項６に記載のデバイス。
  9. 前記分子マトリックスは異方性無機材料である、請求項２に記載のデバイス。
  10. 前記異方性無機材料はＮＢＳｅ3である、請求項９に記載のデバイス。
  11. 前記分子マトリックスは、（ＴＭＴＳＦ）2Ｘの分子化合物である、請求項２に記載のデバイス。
  12. 前記分子マトリックスは、Ｋ2Ｐｔ（ＣＮ）4Ｂｒ0.3×３Ｈ2Ｏ（ＫＣＰ）型の遷移金属塩である、請求項２に記載のデバイス。
  13. メモリデバイスであって、
    第一絶縁層と、
    前記第一絶縁層と電気的に接触して形成されたフローティングゲートと、
    前記フローティングゲートと電気的に接触して形成された第二絶縁層と、
    前記第二絶縁層上に形成された制御ゲートと、を有し、
    前記第一絶縁層および前記第二絶縁層のうちの少なくとも一方は印加電界に応じて低導電状態と高導電状態とを切換可能な材料を含有し、
    前記材料は分子マトリックスであり、
    前記分子マトリックス中に分散しているイオン錯体をさらに含有する、デバイス。
  14. 前記イオン錯体は印加電界の影響下で前記分子マトリックス中に解離可能である、請求項１３に記載のデバイス。
  15. 前記分子マトリックスは多重共役化合物を含有する、請求項１４に記載のデバイス。
  16. 前記分子マトリックスは芳香族複素環式分子を含有する、請求項１４に記載のデバイス。
  17. 前記分子マトリックスは、準１次元錯体を含有する、請求項１４に記載のデバイス。
  18. 前記準１次元錯体はフタロシアニンまたはポルフィリンの少なくとも一方である、請求項１７に記載のデバイス。
  19. メモリデバイスであって、
    フローティングゲートと、
    前記フローティングゲート上に形成された絶縁層と、
    前記絶縁層上に形成された制御ゲートと、を有し、
    前記絶縁層は、当該絶縁層の導電率を可変とする分子マトリックスを含有し、
    前記絶縁層は前記分子マトリックス中に分散しているイオン錯体をさらに含有する、メモリデバイス。
  20. 前記分子マトリックスは多重共役ポリマーを含有する、請求項１９に記載のデバイス。
  21. 前記分子マトリックスは芳香族複素環式分子を含有する、請求項２０に記載のデバイス。
  22. 前記分子マトリックスは準１次元錯体を含有する、請求項１９に記載のデバイス。
  23. 前記準１次元錯体はフタロシアニンまたはポルフィリンの少なくとも一方である、請求項２２に記載のデバイス。
  24. フローティングゲートメモリデバイスの動作方法であって、
    フローティングゲートと制御ゲートとの間に設けた絶縁層を、前記フローティングゲートの電荷を少なくとも所定の時間にわたって保持するために十分な第一導電状態に維持するステップと、
    該第一導電状態よりも導電率が少なくとも１桁高く、かつ前記フローティングゲートの電荷を放電させるために十分な第二導電状態に前記絶縁層を遷移させるように前記絶縁層に電界を印加するステップと、を有し、
    前記絶縁層は分子マトリックスを含有し、該マトリックス中にイオン錯体が分散している、方法。
  25. 電界を印加する前記ステップでは、前記イオン錯体が解離して前記絶縁層の電気伝導率が変化するように電界を印加する、請求項２４に記載の方法。
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