JPH07106440A - 不揮発性半導体記憶装置及びそれを用いた応用システム - Google Patents
不揮発性半導体記憶装置及びそれを用いた応用システムInfo
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- JPH07106440A JPH07106440A JP24783393A JP24783393A JPH07106440A JP H07106440 A JPH07106440 A JP H07106440A JP 24783393 A JP24783393 A JP 24783393A JP 24783393 A JP24783393 A JP 24783393A JP H07106440 A JPH07106440 A JP H07106440A
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Abstract
(57)【要約】
【目的】 何回でも書替えることができるようにして、
不揮発性半導体記憶装置の長寿命化を図る。 【構成】 単結晶シリコン基板１にはソース領域６とド
レイン領域７が形成され、それぞれにソース電極８とド
レイン電極９が設けられている。また基板１上には、第
１の絶縁膜２、非線形抵抗層３および第２の絶縁膜４か
らなる積層膜が形成され、この積層膜の上にゲート電極
５が設けられている。非線形抵抗層３は、低電圧ではほ
ぼ絶縁体とみなせる程度に十分抵抗が大きく、高電圧で
は抵抗が減少し、かつ電流と電圧との関係が非線形の特
性を有したものである。なお、１０は各電極５，８，９
及び非線形抵抗層３を電気的に絶縁するための層間絶縁
膜である。
不揮発性半導体記憶装置の長寿命化を図る。 【構成】 単結晶シリコン基板１にはソース領域６とド
レイン領域７が形成され、それぞれにソース電極８とド
レイン電極９が設けられている。また基板１上には、第
１の絶縁膜２、非線形抵抗層３および第２の絶縁膜４か
らなる積層膜が形成され、この積層膜の上にゲート電極
５が設けられている。非線形抵抗層３は、低電圧ではほ
ぼ絶縁体とみなせる程度に十分抵抗が大きく、高電圧で
は抵抗が減少し、かつ電流と電圧との関係が非線形の特
性を有したものである。なお、１０は各電極５，８，９
及び非線形抵抗層３を電気的に絶縁するための層間絶縁
膜である。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関する。また、本発明はその不揮発性半導体記憶装置
を用いたメモリカード、ディスク装置などの応用システ
ムに関する。
に関する。また、本発明はその不揮発性半導体記憶装置
を用いたメモリカード、ディスク装置などの応用システ
ムに関する。
【０００２】
【従来の技術】コンピュータの小型化・高速化を図るた
めには、記憶装置の小型化・高速化を図る必要がある。
そこで、コンピュータに用いられる記憶素子の一例とし
てダイナミックランダムアクセスメモリ（ＤＲＡＭ）は
最も高集積化が進んでいる。しかし、ＤＲＡＭは一定周
期ごとにデータの再書き込みをしないと、その記憶内容
が失われるため、長期間のデータの記憶には使用できな
い。
めには、記憶装置の小型化・高速化を図る必要がある。
そこで、コンピュータに用いられる記憶素子の一例とし
てダイナミックランダムアクセスメモリ（ＤＲＡＭ）は
最も高集積化が進んでいる。しかし、ＤＲＡＭは一定周
期ごとにデータの再書き込みをしないと、その記憶内容
が失われるため、長期間のデータの記憶には使用できな
い。
【０００３】これに対し、電気的に書替え可能で不揮発
性の半導体メモリ（ＥＥＰＲＯＭ；Electrically-Erasa
ble Programmable Read Only Memory）が電子情報通信
学会誌ｖｏｌ.７３，Ｎｏ.４の第３８５頁から第３９１
頁に記載されている。また、強誘電体が有する残留分極
を用いて、電源を切っても記憶が保持される不揮発性の
強誘電体メモリに関する技術が、特開昭５７−１８０１
８２号公報等に記載されている。
性の半導体メモリ（ＥＥＰＲＯＭ；Electrically-Erasa
ble Programmable Read Only Memory）が電子情報通信
学会誌ｖｏｌ.７３，Ｎｏ.４の第３８５頁から第３９１
頁に記載されている。また、強誘電体が有する残留分極
を用いて、電源を切っても記憶が保持される不揮発性の
強誘電体メモリに関する技術が、特開昭５７−１８０１
８２号公報等に記載されている。
【０００４】また、携帯型コンピュータの記憶装置で
は、これまで用いられてきたフロッピーディスクやハー
ドディスクなどを、これらの半導体不揮発性メモリで置
き換えることで、システムの小型化・高速化を実現でき
る。
は、これまで用いられてきたフロッピーディスクやハー
ドディスクなどを、これらの半導体不揮発性メモリで置
き換えることで、システムの小型化・高速化を実現でき
る。
【０００５】
【発明が解決しようとする課題】上述のＥＥＰＲＯＭで
は、１０ｎｍ程度の薄い酸化膜中を電子のトンネル現象
を利用して、フローティングゲートに電子を注入したり
引き抜いたりすることでトランジスタのしきい値電圧を
変化させて情報を記憶するようになっている。しかし、
上記従来のＥＥＰＲＯＭではトンネル電流により酸化膜
が劣化するため、書替え回数は１万回程度に制限されて
しまうという問題がある。
は、１０ｎｍ程度の薄い酸化膜中を電子のトンネル現象
を利用して、フローティングゲートに電子を注入したり
引き抜いたりすることでトランジスタのしきい値電圧を
変化させて情報を記憶するようになっている。しかし、
上記従来のＥＥＰＲＯＭではトンネル電流により酸化膜
が劣化するため、書替え回数は１万回程度に制限されて
しまうという問題がある。
【０００６】また、特開昭５７−１８０１８２号公報記
載の強誘電体メモリは、１個のトランジスタと１個の強
誘電体コンデンサにより構成され、強誘電体の分極方向
により情報を記憶するようにしたもので、データ読み出
しの際には、外部回路から電圧を印加し、強誘電体コン
デンサの分極方向の変化を検出するようになっている。
しかし、このような構成の強誘電体メモリは強誘電体が
分極の反転を繰り返すと疲労現象を起こし、分極の大き
さが減少する。そのため、上記強誘電体メモリでは、読
み出し回数が制限されてしまうという問題がある。
載の強誘電体メモリは、１個のトランジスタと１個の強
誘電体コンデンサにより構成され、強誘電体の分極方向
により情報を記憶するようにしたもので、データ読み出
しの際には、外部回路から電圧を印加し、強誘電体コン
デンサの分極方向の変化を検出するようになっている。
しかし、このような構成の強誘電体メモリは強誘電体が
分極の反転を繰り返すと疲労現象を起こし、分極の大き
さが減少する。そのため、上記強誘電体メモリでは、読
み出し回数が制限されてしまうという問題がある。
【０００７】本発明の目的は、書替え回数を増加させる
ことができ、長寿命化が可能な不揮発性半導体記憶装
置、及びそれを用いた応用システムを提供することであ
る。
ことができ、長寿命化が可能な不揮発性半導体記憶装
置、及びそれを用いた応用システムを提供することであ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板にソース領域とドレイン領域が形成
され、前記ソース領域にはソース電極が、前記ドレイン
領域にはドレイン電極が接続され、かつ前記ソース領域
とドレイン領域間のチャネルにゲート電極が接続された
不揮発性半導体記憶装置において、両面又は片面に絶縁
膜が形成された非線形抵抗層を前記ゲート電極とチャネ
ルとの間に設け、前記非線形抵抗層は、低電圧では高抵
抗に高電圧では低抵抗になり、かつ電流と電圧との関係
が非線形の特性を有するものである。
に、本発明は、基板にソース領域とドレイン領域が形成
され、前記ソース領域にはソース電極が、前記ドレイン
領域にはドレイン電極が接続され、かつ前記ソース領域
とドレイン領域間のチャネルにゲート電極が接続された
不揮発性半導体記憶装置において、両面又は片面に絶縁
膜が形成された非線形抵抗層を前記ゲート電極とチャネ
ルとの間に設け、前記非線形抵抗層は、低電圧では高抵
抗に高電圧では低抵抗になり、かつ電流と電圧との関係
が非線形の特性を有するものである。
【０００９】また、本発明は、基板にソース領域とドレ
イン領域が形成され、前記ソース領域にはソース電極
が、前記ドレイン領域にはドレイン電極が接続され、か
つ前記ソース領域とドレイン領域間のチャネルにゲート
電極が接続された不揮発性半導体記憶装置において、両
面又は片面に絶縁膜が形成された非線形抵抗層を前記ゲ
ート電極とチャネルとの間に設け、前記非線形抵抗層と
絶縁膜で構成される容量素子は、蓄えた電荷と印加電圧
との間にヒステリシス特性を有するものである。
イン領域が形成され、前記ソース領域にはソース電極
が、前記ドレイン領域にはドレイン電極が接続され、か
つ前記ソース領域とドレイン領域間のチャネルにゲート
電極が接続された不揮発性半導体記憶装置において、両
面又は片面に絶縁膜が形成された非線形抵抗層を前記ゲ
ート電極とチャネルとの間に設け、前記非線形抵抗層と
絶縁膜で構成される容量素子は、蓄えた電荷と印加電圧
との間にヒステリシス特性を有するものである。
【００１０】さらに、本発明は、低電圧では高抵抗に高
電圧では低抵抗になり、かつ電流と電圧との関係が非線
形の特性を有する非線形抵抗層と、該非線形抵抗層の両
面又は片面に形成された絶縁膜とからなる容量素子を、
マトリックス状に配置するとともに、前記各容量素子に
外部と信号のやり取りをするための信号線を接続したも
のである。
電圧では低抵抗になり、かつ電流と電圧との関係が非線
形の特性を有する非線形抵抗層と、該非線形抵抗層の両
面又は片面に形成された絶縁膜とからなる容量素子を、
マトリックス状に配置するとともに、前記各容量素子に
外部と信号のやり取りをするための信号線を接続したも
のである。
【００１１】またさらに、本発明は、低電圧では高抵抗
に高電圧では低抵抗になり、かつ電流と電圧との関係が
非線形の特性を有する非線形抵抗層と、該非線形抵抗層
の両面又は片面に形成された絶縁膜とからなる容量素子
を、マトリックス状に配置するとともに、前記非線形抵
抗層内の電子の移動を制御する半導体スイッチを前記各
容量素子に接続し、かつ前記各容量素子および前記各半
導体スイッチに外部と信号のやり取りをするための信号
線を接続したものである。
に高電圧では低抵抗になり、かつ電流と電圧との関係が
非線形の特性を有する非線形抵抗層と、該非線形抵抗層
の両面又は片面に形成された絶縁膜とからなる容量素子
を、マトリックス状に配置するとともに、前記非線形抵
抗層内の電子の移動を制御する半導体スイッチを前記各
容量素子に接続し、かつ前記各容量素子および前記各半
導体スイッチに外部と信号のやり取りをするための信号
線を接続したものである。
【００１２】また、本発明は、上記の不揮発性半導体記
憶装置を半導体メモリカード、半導体ディスク装置また
はマイクロプロセッサに搭載したもの、または上記の半
導体メモリカード、半導体ディスク装置、及びマイクロ
プロセッサのうち、少なくとも１つをコンピュータシス
テムに搭載したものである。
憶装置を半導体メモリカード、半導体ディスク装置また
はマイクロプロセッサに搭載したもの、または上記の半
導体メモリカード、半導体ディスク装置、及びマイクロ
プロセッサのうち、少なくとも１つをコンピュータシス
テムに搭載したものである。
【００１３】
【作用】まず、上記構成のように非線形抵抗層を絶縁膜
ではさんだ容量素子の電荷−電圧特性のヒステリシスに
ついて簡単に説明する。非線形抵抗層の電流−電圧（Ｉ
−Ｖ）及び抵抗−電圧（Ｒ−Ｖ）特性は、図３に示すよ
うに、低電圧では抵抗が大きく電流が流れないが、高電
圧を印加すると抵抗が減少して大きな電流が流れ、しか
も電流と電圧との関係が非線形である特性を持ってい
る。そして、一般にこの非線形抵抗層の両面又は片面に
絶縁膜が形成され、これに電極を接続して容量素子が構
成されている。
ではさんだ容量素子の電荷−電圧特性のヒステリシスに
ついて簡単に説明する。非線形抵抗層の電流−電圧（Ｉ
−Ｖ）及び抵抗−電圧（Ｒ−Ｖ）特性は、図３に示すよ
うに、低電圧では抵抗が大きく電流が流れないが、高電
圧を印加すると抵抗が減少して大きな電流が流れ、しか
も電流と電圧との関係が非線形である特性を持ってい
る。そして、一般にこの非線形抵抗層の両面又は片面に
絶縁膜が形成され、これに電極を接続して容量素子が構
成されている。
【００１４】この容量素子のバンド図を図２に示す。図
において、３は非線形抵抗層、１１は電極、１２は絶縁
膜である。空間電荷のない初期状態では図２(ａ)に示す
ようにバンドはフラットである。この容量素子に外部よ
り電圧を加え、非線形抵抗層３に十分大きな電界を印加
すると、非線形抵抗層３は低抵抗となり、絶縁膜１２と
非線形抵抗層３との界面または非線形抵抗層内部から非
線形抵抗層の伝導帯へ電子が注入され、図２(ｂ)に示す
ように電子はプラス電極側にある絶縁膜１２と非線形抵
抗層３との界面に集まり、界面に存在するトラップに入
る。
において、３は非線形抵抗層、１１は電極、１２は絶縁
膜である。空間電荷のない初期状態では図２(ａ)に示す
ようにバンドはフラットである。この容量素子に外部よ
り電圧を加え、非線形抵抗層３に十分大きな電界を印加
すると、非線形抵抗層３は低抵抗となり、絶縁膜１２と
非線形抵抗層３との界面または非線形抵抗層内部から非
線形抵抗層の伝導帯へ電子が注入され、図２(ｂ)に示す
ように電子はプラス電極側にある絶縁膜１２と非線形抵
抗層３との界面に集まり、界面に存在するトラップに入
る。
【００１５】このトラップに入った電荷は、印加電圧が
減少するとともに、非線形抵抗層３が高抵抗となるた
め、図２(ｃ)に示すように絶縁膜１２と非線形抵抗層３
との界面にそのまま保持される。非線形抵抗層３に逆方
向の十分大きな電界を印加すると、非線形抵抗層３と絶
縁膜１２との界面に存在するトラップされていた電荷
は、再び非線形抵抗層３の伝導帯に注入され反対側の絶
縁膜１２と非線形抵抗層３との界面にトラップされる。
界面のトラップに入った電荷は空間電荷として分極を形
成するため、電荷密度−電圧特性には図４に示すような
ヒステリシスが生じる。外部からの印加電圧をゼロとし
た時の残留分極Ｑｒは電源を切っても保持されるので、
メモリ機能を有することになる。
減少するとともに、非線形抵抗層３が高抵抗となるた
め、図２(ｃ)に示すように絶縁膜１２と非線形抵抗層３
との界面にそのまま保持される。非線形抵抗層３に逆方
向の十分大きな電界を印加すると、非線形抵抗層３と絶
縁膜１２との界面に存在するトラップされていた電荷
は、再び非線形抵抗層３の伝導帯に注入され反対側の絶
縁膜１２と非線形抵抗層３との界面にトラップされる。
界面のトラップに入った電荷は空間電荷として分極を形
成するため、電荷密度−電圧特性には図４に示すような
ヒステリシスが生じる。外部からの印加電圧をゼロとし
た時の残留分極Ｑｒは電源を切っても保持されるので、
メモリ機能を有することになる。
【００１６】電界効果トランジスタのゲート絶縁膜とし
て、上記のような非線形抵抗層と絶縁膜からなる積層膜
を用いると、ゲート電極に印加する電圧の符号により、
残留分極の方向が変化し情報を書き込むことができる。
ゲート絶縁膜として上記積層膜を用いた電界効果トラン
ジスタのドレイン電流とゲート電圧との関係を図５に示
す。残留分極の方向によりドレイン電流が変化してい
る。このドレイン電流の差を検出することで、情報を読
みだすことができる。
て、上記のような非線形抵抗層と絶縁膜からなる積層膜
を用いると、ゲート電極に印加する電圧の符号により、
残留分極の方向が変化し情報を書き込むことができる。
ゲート絶縁膜として上記積層膜を用いた電界効果トラン
ジスタのドレイン電流とゲート電圧との関係を図５に示
す。残留分極の方向によりドレイン電流が変化してい
る。このドレイン電流の差を検出することで、情報を読
みだすことができる。
【００１７】上記積層膜のみで記憶セルを構成すること
も可能である。積層膜の残留分極と反対方向にパルス電
圧を印加した場合は、印加電圧により残留分極の方向が
反転するので、大きな反転電流が流れるが、残留分極と
同じ方向にパルス電圧を印加した場合は、印加電圧によ
る残留分極の方向の変化はなく流れる電流は小さい。こ
の電流の大きさの違いにより、情報を読み出すことがで
きる。
も可能である。積層膜の残留分極と反対方向にパルス電
圧を印加した場合は、印加電圧により残留分極の方向が
反転するので、大きな反転電流が流れるが、残留分極と
同じ方向にパルス電圧を印加した場合は、印加電圧によ
る残留分極の方向の変化はなく流れる電流は小さい。こ
の電流の大きさの違いにより、情報を読み出すことがで
きる。
【００１８】さらに、上記積層膜と直列に半導体スイッ
チ、例えば電界効果トランジスタを設け、書き込み、読
み出し時以外は外部回路から遮断すると、クロストーク
すなわち非選択セルに電圧が印加され信号のＳ／Ｎ比が
低下するのを防ぐことができる。
チ、例えば電界効果トランジスタを設け、書き込み、読
み出し時以外は外部回路から遮断すると、クロストーク
すなわち非選択セルに電圧が印加され信号のＳ／Ｎ比が
低下するのを防ぐことができる。
【００１９】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。 （第１実施例）図１は、本発明の第１実施例による不揮
発性半導体記憶装置の断面図を示している。図に示すよ
うに、Ｐ型Ｓｉからなる単結晶シリコン基板１上に第１
の絶縁膜２が設けられている。第１の絶縁膜２として
は、例えばシリコン基板の熱酸化により形成した１００
ｎｍ程度の膜厚のシリコン酸化膜（ＳｉＯ2）が形成さ
れている。
説明する。 （第１実施例）図１は、本発明の第１実施例による不揮
発性半導体記憶装置の断面図を示している。図に示すよ
うに、Ｐ型Ｓｉからなる単結晶シリコン基板１上に第１
の絶縁膜２が設けられている。第１の絶縁膜２として
は、例えばシリコン基板の熱酸化により形成した１００
ｎｍ程度の膜厚のシリコン酸化膜（ＳｉＯ2）が形成さ
れている。
【００２０】第１の絶縁膜２の上には非線形抵抗層３が
設けられている。この非線形抵抗層３は、低電界（低電
圧）ではほぼ絶縁体とみなせる程度に十分抵抗が大き
く、高電界（高電圧）では抵抗が減少し、かつ電流と電
圧との関係が非線形の特性を有する物質で形成されてい
る。このような特性を有する物質としては硫化亜鉛（Ｚ
ｎＳ）があり、本実施例では硫化亜鉛の薄膜が電子ビー
ム蒸着法により３００ｎｍ程度の膜厚に形成されてい
る。
設けられている。この非線形抵抗層３は、低電界（低電
圧）ではほぼ絶縁体とみなせる程度に十分抵抗が大き
く、高電界（高電圧）では抵抗が減少し、かつ電流と電
圧との関係が非線形の特性を有する物質で形成されてい
る。このような特性を有する物質としては硫化亜鉛（Ｚ
ｎＳ）があり、本実施例では硫化亜鉛の薄膜が電子ビー
ム蒸着法により３００ｎｍ程度の膜厚に形成されてい
る。
【００２１】また、非線形抵抗層３の上には第２の絶縁
膜４が設けられている。第２の絶縁膜４として、本実施
例ではシリコン酸化膜がＣＶＤ（化学的気相成長）法に
より１００ｎｍ程度の膜厚で形成されている。
膜４が設けられている。第２の絶縁膜４として、本実施
例ではシリコン酸化膜がＣＶＤ（化学的気相成長）法に
より１００ｎｍ程度の膜厚で形成されている。
【００２２】さらに、第２の絶縁層４の上にはゲート電
極５が設けられている。このゲート電極５として、本実
施例ではスパッタ法により形成したアルミニウム（Ａ
ｌ）が用いられている。
極５が設けられている。このゲート電極５として、本実
施例ではスパッタ法により形成したアルミニウム（Ａ
ｌ）が用いられている。
【００２３】ゲート電極５と非線形抵抗層３の周囲には
層間絶縁膜１０が設けられている。この層間絶縁膜１０
はゲート電極５および非線形抵抗層３を電気的に絶縁す
るためのもので、ＣＶＤ法により形成したシリコン酸化
膜が用いられている。
層間絶縁膜１０が設けられている。この層間絶縁膜１０
はゲート電極５および非線形抵抗層３を電気的に絶縁す
るためのもので、ＣＶＤ法により形成したシリコン酸化
膜が用いられている。
【００２４】また、ｎ−チャネル型電界効果トランジス
タを構成するため、ソース領域６およびドレイン領域７
が形成されている。ソース領域６およびドレイン領域７
は、単結晶シリコン基板１の表面にｎ型不純物を拡散さ
せて形成され、形成後、それぞれにソース電極８および
ドレイン電極９が設けられている。これらの電極８，９
は、例えばアルミニウム（Ａｌ）で形成することができ
る。
タを構成するため、ソース領域６およびドレイン領域７
が形成されている。ソース領域６およびドレイン領域７
は、単結晶シリコン基板１の表面にｎ型不純物を拡散さ
せて形成され、形成後、それぞれにソース電極８および
ドレイン電極９が設けられている。これらの電極８，９
は、例えばアルミニウム（Ａｌ）で形成することができ
る。
【００２５】なお、第１の絶縁膜２および第２の絶縁膜
４に用いる材料としては、シリコン酸化膜のほか、チッ
化シリコン（Ｓｉ3Ｎ4）、五酸化タンタル（Ｔａ
2Ｏ5）、チタン酸ストロンチウム（ＳｒＴｉＯ3）など
の絶縁体薄膜を適用しても良い。
４に用いる材料としては、シリコン酸化膜のほか、チッ
化シリコン（Ｓｉ3Ｎ4）、五酸化タンタル（Ｔａ
2Ｏ5）、チタン酸ストロンチウム（ＳｒＴｉＯ3）など
の絶縁体薄膜を適用しても良い。
【００２６】非線形抵抗層３に用いる材料としては、硫
化亜鉛のほか、硫化カルシウム （ＣａＳ）、硫化スト
ロンチウム（ＳｒＳ）、セレン化亜鉛（ＺｎＳｅ）、セ
レン化カルシウム（ＣａＳｅ）、セレン化ストロンチウ
ム（ＳｒＳｅ）、酸化亜鉛（ＺｎＯ）、炭化シリコン
（ＳｉＣ）、ダイヤモンド（Ｃ）などのバンドギャップ
エネルギーの大きな半導体薄膜を適用しても良い。
化亜鉛のほか、硫化カルシウム （ＣａＳ）、硫化スト
ロンチウム（ＳｒＳ）、セレン化亜鉛（ＺｎＳｅ）、セ
レン化カルシウム（ＣａＳｅ）、セレン化ストロンチウ
ム（ＳｒＳｅ）、酸化亜鉛（ＺｎＯ）、炭化シリコン
（ＳｉＣ）、ダイヤモンド（Ｃ）などのバンドギャップ
エネルギーの大きな半導体薄膜を適用しても良い。
【００２７】ゲート、ソース、ドレインなどの電極材料
としてはアルミニウムのほか、多結晶シリコン、タング
ステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔ
ａ）、金（Ａｕ）、白金（Ｐｔ）などを適用しても良
い。
としてはアルミニウムのほか、多結晶シリコン、タング
ステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔ
ａ）、金（Ａｕ）、白金（Ｐｔ）などを適用しても良
い。
【００２８】次に、本実施例における不揮発性半導体記
憶装置の動作について説明する。図２で説明したよう
に、ゲート電極５に正電圧を印加すると、非線形抵抗層
３に高電界が生じる。これにより、第１の絶縁層２と非
線形抵抗層３との界面または非線形抵抗層３内部の欠陥
などから、電子が非線形抵抗層３の伝導帯に放出され、
正電圧が印加されたゲート電極５側の第２の絶縁層４と
非線形抵抗層３との界面付近の欠陥にトラップされる。
憶装置の動作について説明する。図２で説明したよう
に、ゲート電極５に正電圧を印加すると、非線形抵抗層
３に高電界が生じる。これにより、第１の絶縁層２と非
線形抵抗層３との界面または非線形抵抗層３内部の欠陥
などから、電子が非線形抵抗層３の伝導帯に放出され、
正電圧が印加されたゲート電極５側の第２の絶縁層４と
非線形抵抗層３との界面付近の欠陥にトラップされる。
【００２９】ゲート電圧をゼロに戻すと、非線形抵抗層
３内部の電界は低下するため抵抗値は大きくなる。した
がって、ゲート電極５側の絶縁膜４と非線形抵抗層３と
の界面付近の欠陥にトラップされた電子はそのまま保持
される。この非線形抵抗層と絶縁膜との界面に生じた空
間電荷の分極により、シリコン基板１の表面にも電子が
誘起され、ゲート電圧がゼロでもチャネルが形成される
ためドレイン電流が流れることになる。
３内部の電界は低下するため抵抗値は大きくなる。した
がって、ゲート電極５側の絶縁膜４と非線形抵抗層３と
の界面付近の欠陥にトラップされた電子はそのまま保持
される。この非線形抵抗層と絶縁膜との界面に生じた空
間電荷の分極により、シリコン基板１の表面にも電子が
誘起され、ゲート電圧がゼロでもチャネルが形成される
ためドレイン電流が流れることになる。
【００３０】一方、ゲート電極５に負電圧を印加した場
合は、電子はシリコン基板１側の第１の絶縁膜２と非線
形抵抗層３との界面付近の欠陥にトラップされ、シリコ
ン基板１の表面には正孔が誘起される。しかし、本実施
例の電界効果トランジスタは、ｎチャネル型であるた
め、ドレイン電流は流れない。したがって、ソース−ド
レイン間のコンダクタンスの違いを検出することによ
り、分極方向を読みだすことができる。
合は、電子はシリコン基板１側の第１の絶縁膜２と非線
形抵抗層３との界面付近の欠陥にトラップされ、シリコ
ン基板１の表面には正孔が誘起される。しかし、本実施
例の電界効果トランジスタは、ｎチャネル型であるた
め、ドレイン電流は流れない。したがって、ソース−ド
レイン間のコンダクタンスの違いを検出することによ
り、分極方向を読みだすことができる。
【００３１】非線形抵抗層に要求される特性としては以
下のものがある。まず、非線形抵抗層と絶縁膜との界面
にトラップされた電荷は、非線形抵抗層のリーク電流に
より減衰するので、長期間記憶を保持するためには、低
電界における非線形抵抗層の抵抗率は大きい方が良い。
一方、非線形抵抗層内を流れる電荷は、非線形抵抗層と
絶縁層との界面でトラップされる必要があるので、非線
形抵抗層のバンドギャップエネルギーは絶縁層のバンド
ギャップエネルギーよりも小さくなければならない。こ
のような条件を満たす材料としてはバンドギャップエネ
ルギーの大きな半導体材料が適当である。
下のものがある。まず、非線形抵抗層と絶縁膜との界面
にトラップされた電荷は、非線形抵抗層のリーク電流に
より減衰するので、長期間記憶を保持するためには、低
電界における非線形抵抗層の抵抗率は大きい方が良い。
一方、非線形抵抗層内を流れる電荷は、非線形抵抗層と
絶縁層との界面でトラップされる必要があるので、非線
形抵抗層のバンドギャップエネルギーは絶縁層のバンド
ギャップエネルギーよりも小さくなければならない。こ
のような条件を満たす材料としてはバンドギャップエネ
ルギーの大きな半導体材料が適当である。
【００３２】表１は、主な半導体のバンドギャップエネ
ルギーＥｇ、電子移動度μe、比誘電率εr、およびこれ
らの値から計算した真性キャリア密度ｎiと蓄えられた
電荷が減衰する時定数τをまとめて示している。
ルギーＥｇ、電子移動度μe、比誘電率εr、およびこれ
らの値から計算した真性キャリア密度ｎiと蓄えられた
電荷が減衰する時定数τをまとめて示している。
【００３３】
【表１】
【００３４】真性キャリア密度は、Ｓ.Ｍ.Ｓｚｅ著 Phy
sics of Semiconductor Devices の第１９頁に記載され
ているように、ｅｘｐ（−Ｅｇ／２ｋＴ）に比例する。
ここで、ｋはボルツマン定数、Ｔは絶対温度である。蓄
えられた電荷が減衰する時定数は、抵抗率と、誘電率の
積に比例し、抵抗率はキャリア密度に反比例するので、
時定数が大きく長期間記憶を保持するためには、バンド
ギャップエネルギーが大きく、キャリア密度の小さい材
料を選ぶ必要がある。１年間記憶を保持するためには、
時定数τは１０7秒以上なければならないので、表１の
なかではダイヤモンド（Ｃ）、硫化亜鉛（ＺｎＳ）、酸
化亜鉛（ＺｎＯ）、炭化シリコン（ＳｉＣ）などを用い
れば良いことがわかる。移動度が１００、比誘電率が１
０として時定数τが１０8（ｓｅｃ）以上となる条件を
求めると、バンドギャップエネルギーが２．７ｅＶ以上
であれば良いことがわかる。
sics of Semiconductor Devices の第１９頁に記載され
ているように、ｅｘｐ（−Ｅｇ／２ｋＴ）に比例する。
ここで、ｋはボルツマン定数、Ｔは絶対温度である。蓄
えられた電荷が減衰する時定数は、抵抗率と、誘電率の
積に比例し、抵抗率はキャリア密度に反比例するので、
時定数が大きく長期間記憶を保持するためには、バンド
ギャップエネルギーが大きく、キャリア密度の小さい材
料を選ぶ必要がある。１年間記憶を保持するためには、
時定数τは１０7秒以上なければならないので、表１の
なかではダイヤモンド（Ｃ）、硫化亜鉛（ＺｎＳ）、酸
化亜鉛（ＺｎＯ）、炭化シリコン（ＳｉＣ）などを用い
れば良いことがわかる。移動度が１００、比誘電率が１
０として時定数τが１０8（ｓｅｃ）以上となる条件を
求めると、バンドギャップエネルギーが２．７ｅＶ以上
であれば良いことがわかる。
【００３５】絶縁膜の材料としては、電極から非線形抵
抗層への電荷の注入を防止するため、バンドギャップエ
ネルギーが非線形抵抗層よりも大きいことが必要であ
る。また、非線形抵抗層に十分大きな電界を印加するこ
と、及び伝導電流によって生じる大きな分極電荷を保持
するために、絶縁膜は耐圧が大きく、蓄積容量が大きい
ことが望ましい。
抗層への電荷の注入を防止するため、バンドギャップエ
ネルギーが非線形抵抗層よりも大きいことが必要であ
る。また、非線形抵抗層に十分大きな電界を印加するこ
と、及び伝導電流によって生じる大きな分極電荷を保持
するために、絶縁膜は耐圧が大きく、蓄積容量が大きい
ことが望ましい。
【００３６】本実施例の不揮発性半導体記憶装置は従来
のＤＲＡＭと同様に集積化し、メモリチップを形成でき
る。さらに、本メモリチップはメモリーカードへの適用
が可能であり、携帯型コンピュータの外部記憶装置とし
て好適である。
のＤＲＡＭと同様に集積化し、メモリチップを形成でき
る。さらに、本メモリチップはメモリーカードへの適用
が可能であり、携帯型コンピュータの外部記憶装置とし
て好適である。
【００３７】（第２実施例）図６は本発明の第２実施例
を示している。本実施例は、図に示すように非線形抵抗
層３を２つの絶縁膜１２ではさんだ積層膜を記憶セル１
３とし、この記憶セル１３をマトリクス状に配置したも
のである。そして、複数の記憶セル１３の各々は信号線
１４，１５に接続されている。非線形抵抗層３および絶
縁膜１２の材料は第１実施例の場合と同じである。記憶
セル１３を載置する基板としてはＳｉウエハのほか、ガ
ラス、プラスチックなど安価な材料を用いることができ
る。
を示している。本実施例は、図に示すように非線形抵抗
層３を２つの絶縁膜１２ではさんだ積層膜を記憶セル１
３とし、この記憶セル１３をマトリクス状に配置したも
のである。そして、複数の記憶セル１３の各々は信号線
１４，１５に接続されている。非線形抵抗層３および絶
縁膜１２の材料は第１実施例の場合と同じである。記憶
セル１３を載置する基板としてはＳｉウエハのほか、ガ
ラス、プラスチックなど安価な材料を用いることができ
る。
【００３８】図６の記憶セル１３にデータを書き込むに
は、電極Ｘ１に＋Ｖｏ、電極Ｙ１に−Ｖｏの電圧を印加
し、他の電極は０Ｖとする。この結果、記憶セル１３に
は２Ｖｏ、他のセルにはＶｏまたは０Ｖが印加される。
非線形抵抗層３に伝導電流が流れ、分極が反転する電圧
をＶｃとすると、２Ｖｏ＞Ｖｃ＞Ｖｏとなるように印加
電圧Ｖｏを選べば、選択する記憶セルのみ分極を反転
し、他の記憶セルの情報はそのまま保持させることがで
きる。
は、電極Ｘ１に＋Ｖｏ、電極Ｙ１に−Ｖｏの電圧を印加
し、他の電極は０Ｖとする。この結果、記憶セル１３に
は２Ｖｏ、他のセルにはＶｏまたは０Ｖが印加される。
非線形抵抗層３に伝導電流が流れ、分極が反転する電圧
をＶｃとすると、２Ｖｏ＞Ｖｃ＞Ｖｏとなるように印加
電圧Ｖｏを選べば、選択する記憶セルのみ分極を反転
し、他の記憶セルの情報はそのまま保持させることがで
きる。
【００３９】データの読み出し時には、上記と同様に電
極Ｘ１と電極Ｙ１に電圧を印加する。そうすると、図７
に示すように、分極方向と電圧の極性が逆の場合は、非
線形抵抗層に伝導電流が流れるため、外部回路に大きな
電流が流れる（図７の電流ピーク）。一方、分極方向
と電圧の極性が同じ場合は、非線形抵抗層に伝導電流が
流れないため、外部回路に流れる電流は小さい（図７の
電流ピーク及び）。したがって、この電流の大きさ
を検出することで記憶内容を読みだすことができる。本
実施例によれば、電極配線のみでトランジスタを形成し
なくても良いのでセルの微細化が容易である。
極Ｘ１と電極Ｙ１に電圧を印加する。そうすると、図７
に示すように、分極方向と電圧の極性が逆の場合は、非
線形抵抗層に伝導電流が流れるため、外部回路に大きな
電流が流れる（図７の電流ピーク）。一方、分極方向
と電圧の極性が同じ場合は、非線形抵抗層に伝導電流が
流れないため、外部回路に流れる電流は小さい（図７の
電流ピーク及び）。したがって、この電流の大きさ
を検出することで記憶内容を読みだすことができる。本
実施例によれば、電極配線のみでトランジスタを形成し
なくても良いのでセルの微細化が容易である。
【００４０】（第３実施例）図８は本発明の第３実施例
を示している。本実施例は、前述の第２実施例と同様な
構成の非線形抵抗層３と絶縁層１２との積層膜に、ＭＯ
Ｓトランジスタ（選択トランジスタ）１６を組み合わせ
て記憶セル１７としたもので、この記憶セル１７がマト
リクス状に配置されている。また、１８，１９，２０は
信号線を示している。
を示している。本実施例は、前述の第２実施例と同様な
構成の非線形抵抗層３と絶縁層１２との積層膜に、ＭＯ
Ｓトランジスタ（選択トランジスタ）１６を組み合わせ
て記憶セル１７としたもので、この記憶セル１７がマト
リクス状に配置されている。また、１８，１９，２０は
信号線を示している。
【００４１】このように構成すると、ＭＯＳトランジス
タ１６により、積層膜を外部回路と切り離すことができ
るので、クロストークすなわち非選択セルにも電圧が印
加されてしまう問題がない。したがって、大容量化して
もＳ／Ｎ比の低下はない。
タ１６により、積層膜を外部回路と切り離すことができ
るので、クロストークすなわち非選択セルにも電圧が印
加されてしまう問題がない。したがって、大容量化して
もＳ／Ｎ比の低下はない。
【００４２】（第４実施例）図９は本発明の第４実施例
を示している。本実施例は上記の各実施例で述べた不揮
発性半導体記憶装置を半導体ディスク基板に用いた例で
ある。ディスク基板４１上に本発明の不揮発性半導体記
憶装置４２が搭載されている。４３はコネクタ部であ
る。本実施例によれば、従来のフロッピーディスやハー
ドディスクのように機械的な駆動機構が不要であるた
め、小型で可搬に便利なコンピュータシステムの外部記
憶を実現できる。しかも、安価で大容量の外部記憶媒体
を実現することができる。
を示している。本実施例は上記の各実施例で述べた不揮
発性半導体記憶装置を半導体ディスク基板に用いた例で
ある。ディスク基板４１上に本発明の不揮発性半導体記
憶装置４２が搭載されている。４３はコネクタ部であ
る。本実施例によれば、従来のフロッピーディスやハー
ドディスクのように機械的な駆動機構が不要であるた
め、小型で可搬に便利なコンピュータシステムの外部記
憶を実現できる。しかも、安価で大容量の外部記憶媒体
を実現することができる。
【００４３】（第５実施例）図１０は本発明の第５実施
例を示している。本実施例は、上記の不揮発性半導体記
憶装置をメモリアレイとしてオンチップ化した論理ＬＳ
Ｉ（マイクロプロセッサ）とした例である。すなわちチ
ップ上には、メモリ管理ユニット５０、キャッシュ制御
部５１、レジスタ５２、ＡＬＵ５３、乗加算器５４、命
令デコーダ５５、浮動小数点演算子５６、マイクロコー
ドＲＯＭ５７，クロック５８、及び本発明のメモリアレ
イ５９が搭載されている。本実施例によれば、メモリ素
子を内蔵メモリとして用いることができ、大容量で高度
な機能を持つマイクロプロセッサが実現できる。
例を示している。本実施例は、上記の不揮発性半導体記
憶装置をメモリアレイとしてオンチップ化した論理ＬＳ
Ｉ（マイクロプロセッサ）とした例である。すなわちチ
ップ上には、メモリ管理ユニット５０、キャッシュ制御
部５１、レジスタ５２、ＡＬＵ５３、乗加算器５４、命
令デコーダ５５、浮動小数点演算子５６、マイクロコー
ドＲＯＭ５７，クロック５８、及び本発明のメモリアレ
イ５９が搭載されている。本実施例によれば、メモリ素
子を内蔵メモリとして用いることができ、大容量で高度
な機能を持つマイクロプロセッサが実現できる。
【００４４】（第６実施例）図１１は本発明の第６実施
例を示している。本発明のコンピュータシステムは、信
号処理部６０、主記憶部６１、磁気ディスクからなる外
部記憶部６２、キャッシュメモリ６３、フロッピーディ
スク６４、入力装置６５、出力装置６６、入出力制御装
置６７、及び通信用ポート６８から構成されている。そ
して、信号処理部６０内の論理素子、主記憶部６１内の
メモリ素子、外部記憶部６２内の半導体ディスクに本発
明の不揮発性半導体記憶装置が用いられている。本実施
例によれば、システム全体が小型化できると同時に、大
容量の情報を高速に読み書きできるのでシステム全体と
しての処理能力が向上する。
例を示している。本発明のコンピュータシステムは、信
号処理部６０、主記憶部６１、磁気ディスクからなる外
部記憶部６２、キャッシュメモリ６３、フロッピーディ
スク６４、入力装置６５、出力装置６６、入出力制御装
置６７、及び通信用ポート６８から構成されている。そ
して、信号処理部６０内の論理素子、主記憶部６１内の
メモリ素子、外部記憶部６２内の半導体ディスクに本発
明の不揮発性半導体記憶装置が用いられている。本実施
例によれば、システム全体が小型化できると同時に、大
容量の情報を高速に読み書きできるのでシステム全体と
しての処理能力が向上する。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
非線形抵抗層と絶縁層との界面に電荷がトラップされる
こと、すなわち電荷−電圧特性にヒステリシスを生じる
ことを利用して情報を記憶しているので、劣化や疲労と
いった現象が生じることがなく、不揮発性半導体記憶装
置の長寿命化を図ることができる。しかも、この不揮発
性半導体記憶装置は高速書き込みと高速読み出しが可能
であるとともに、大容量化も容易に構成できる。また、
本発明の不揮発性半導体記憶装置をコンピュータシステ
ムの主記憶部や外部記憶部に適用することにより、シス
テムの小型化・高速化を実現できる。
非線形抵抗層と絶縁層との界面に電荷がトラップされる
こと、すなわち電荷−電圧特性にヒステリシスを生じる
ことを利用して情報を記憶しているので、劣化や疲労と
いった現象が生じることがなく、不揮発性半導体記憶装
置の長寿命化を図ることができる。しかも、この不揮発
性半導体記憶装置は高速書き込みと高速読み出しが可能
であるとともに、大容量化も容易に構成できる。また、
本発明の不揮発性半導体記憶装置をコンピュータシステ
ムの主記憶部や外部記憶部に適用することにより、シス
テムの小型化・高速化を実現できる。
【図１】本発明の第１実施例による不揮発性半導体記憶
装置の断面図である。
装置の断面図である。
【図２】本発明の不揮発性半導体記憶装置の動作を説明
するバンド図である。
するバンド図である。
【図３】非線形抵抗層の電流と電圧との関係、および抵
抗と電圧との関係を示した図である。
抗と電圧との関係を示した図である。
【図４】本発明の不揮発性半導体記憶装置の電荷密度と
電圧との関係を示した図である。
電圧との関係を示した図である。
【図５】本発明の不揮発性半導体記憶装置のドレイン電
流とゲート電圧との関係を示した図である。
流とゲート電圧との関係を示した図である。
【図６】本発明の第２実施例による不揮発性半導体記憶
装置の構成図である。
装置の構成図である。
【図７】図６の不揮発性半導体記憶装置の電圧、電荷密
度、電流の特性図である。
度、電流の特性図である。
【図８】本発明の第３実施例による不揮発性半導体記憶
装置の構成図である。
装置の構成図である。
【図９】本発明の第４実施例による半導体ディスク基板
の構成図である。
の構成図である。
【図１０】本発明の第５実施例によるマイクロプロセッ
サの構成図である。
サの構成図である。
【図１１】本発明の第６実施例によるコンピュータシス
テムの構成図である。
テムの構成図である。
１ シリコン基板 ２ 第１の絶縁膜 ３ 非線形抵抗層 ４ 第２の絶縁膜 ５ ゲート電極 ６ ソース領域 ７ ドレイン領域 ８ ソース電極 ９ ドレイン電極 １０ 層間絶縁膜 １１ 電極 １２ 絶縁膜 １３，１７ 記憶セル １６ ＭＯＳトランジスタ １８，１９，２０ 信号線 ４１ ディスク基板 ４２ 本発明の不揮発性半導体記憶装置 ４３ コネクタ部 ５０ メモリ管理ユニット ５１ キャッシュ制御部 ５２ レジスタ ５３ ＡＬＵ ５４ 乗加算器 ５５ 命令デコーダ ５６ 浮動小数点演算子 ５７ マイクロコードＲＯＭ ５８ クロック ５９ 本発明のメモリアレイ ６０ 信号処理部 ６１ 主記憶部 ６２ 外部記憶部 ６３ キャッシュメモリ ６４ フロッピディスク ６５ 入力装置 ６６ 出力装置 ６７ 入出力制御装置 ６８ 通信用ポート
Claims (10)
- 【請求項１】 基板にソース領域とドレイン領域が形成
され、前記ソース領域にはソース電極が、前記ドレイン
領域にはドレイン電極が接続され、かつ前記ソース領域
とドレイン領域間のチャネルにゲート電極が接続された
不揮発性半導体記憶装置において、 両面又は片面に絶縁膜が形成された非線形抵抗層を前記
ゲート電極とチャネルとの間に設け、前記非線形抵抗層
は、低電圧では高抵抗に高電圧では低抵抗になり、かつ
電流と電圧との関係が非線形の特性を有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 基板にソース領域とドレイン領域が形成
され、前記ソース領域にはソース電極が、前記ドレイン
領域にはドレイン電極が接続され、かつ前記ソース領域
とドレイン領域間のチャネルにゲート電極が接続された
不揮発性半導体記憶装置において、 両面又は片面に絶縁膜が形成された非線形抵抗層を前記
ゲート電極とチャネルとの間に設け、前記非線形抵抗層
と絶縁膜で構成される容量素子は、蓄えた電荷と印加電
圧との間にヒステリシス特性を有することを特徴とする
不揮発性半導記憶体装置。 - 【請求項３】 低電圧では高抵抗に高電圧では低抵抗に
なり、かつ電流と電圧との関係が非線形の特性を有する
非線形抵抗層と、該非線形抵抗層の両面又は片面に形成
された絶縁膜とからなる容量素子を、マトリックス状に
配置するとともに、前記各容量素子に外部と信号のやり
取りをするための信号線を接続したことを特徴とする不
揮発性半導記憶体装置。 - 【請求項４】 低電圧では高抵抗に高電圧では低抵抗に
なり、かつ電流と電圧との関係が非線形の特性を有する
非線形抵抗層と、該非線形抵抗層の両面又は片面に形成
された絶縁膜とからなる容量素子を、マトリックス状に
配置するとともに、前記非線形抵抗層内の電子の移動を
制御する半導体スイッチを前記各容量素子に接続し、か
つ前記各容量素子および前記各半導体スイッチに外部と
信号のやり取りをするための信号線を接続したことを特
徴とする不揮発性半導記憶体装置。 - 【請求項５】 請求項４に記載の不揮発性半導体記憶装
置において、 前記半導体スイッチとして、電界効果トランジスタを設
けたことを特徴とする不揮発性半導記憶体装置。 - 【請求項６】 請求項１〜４のいずれかに記載の不揮発
性半導体記憶装置において、 前記非線形抵抗層として、硫化亜鉛、硫化カルシウム、
硫化ストロンチウム、セレン化亜鉛、セレン化カルシウ
ム、セレン化ストロンチウム、酸化亜鉛、炭化シリコ
ン、ダイヤモンドなどのバンドギャップエネルギーが
２.７ｅＶ以上の半導体を用いたことを特徴とする不揮
発性半導記憶体装置。 - 【請求項７】 請求項１〜６のいずれかに記載の不揮発
性半導体記憶装置を搭載した半導体メモリカード。 - 【請求項８】 請求項１〜６のいずれかに記載の不揮発
性半導体記憶装置を搭載した半導体ディスク装置。 - 【請求項９】 請求項１〜６のいずれかに記載の不揮発
性半導体記憶装置を搭載したマイクロプロセッサ。 - 【請求項１０】 請求項７記載の半導体メモリカード、
請求項８記載の半導体ディスク装置、および請求項９記
載のマイクロプロセッサのうち、少なくとも１つを搭載
したコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24783393A JPH07106440A (ja) | 1993-10-04 | 1993-10-04 | 不揮発性半導体記憶装置及びそれを用いた応用システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24783393A JPH07106440A (ja) | 1993-10-04 | 1993-10-04 | 不揮発性半導体記憶装置及びそれを用いた応用システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106440A true JPH07106440A (ja) | 1995-04-21 |
Family
ID=17169360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24783393A Pending JPH07106440A (ja) | 1993-10-04 | 1993-10-04 | 不揮発性半導体記憶装置及びそれを用いた応用システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106440A (ja) |
Cited By (14)
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-
1993
- 1993-10-04 JP JP24783393A patent/JPH07106440A/ja active Pending
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