JP2000323669A - 半導体不揮発メモリ素子 - Google Patents
半導体不揮発メモリ素子Info
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Abstract
(57)【要約】
【課題】 読み出し時に残留分極の反転が行われるこ
となく非破壊読み出しのＦｅＲＡＭを実現し、ＦｅＲＡ
Ｍの高速動作化、低消費電力化、書き換え回数を増加
し、信頼性の向上を図る。 【解決手段】 強誘電体キャパシタ１とｐｎ接合ダイ
オードを直列に接続し不揮発メモリ素子を構成し、この
不揮発メモリ素子は、直接接続した強誘電体キャパシタ
１とｐｎ接合ダイオードの両端の電極Ａ、Ｃ間に、強誘
電体キャパシタ１を分極反転させる電圧を印加すると、
容量が変化するヒステリシス特性を有する。
となく非破壊読み出しのＦｅＲＡＭを実現し、ＦｅＲＡ
Ｍの高速動作化、低消費電力化、書き換え回数を増加
し、信頼性の向上を図る。 【解決手段】 強誘電体キャパシタ１とｐｎ接合ダイ
オードを直列に接続し不揮発メモリ素子を構成し、この
不揮発メモリ素子は、直接接続した強誘電体キャパシタ
１とｐｎ接合ダイオードの両端の電極Ａ、Ｃ間に、強誘
電体キャパシタ１を分極反転させる電圧を印加すると、
容量が変化するヒステリシス特性を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体（記憶）メモ
リ素子に関する。更に詳しくは、強誘電体とダイオード
を用いた不揮発メモリ素子に関するものである。
リ素子に関する。更に詳しくは、強誘電体とダイオード
を用いた不揮発メモリ素子に関するものである。
【０００２】
【従来の技術】強誘電体不揮発メモリとしてすでに知ら
れているＦｅＲＡＭ（FerroelectricRandom Access Mem
ory）は、トランジスタのソース部分に強誘電体キャパ
シタを接続した構造をしている。つまり、ＤＲＡＭ（Dy
namic RAM）のキャパシタ部分を強誘電体キャパシタに
した構造をもつ。同じく従来から、ＦＥＴのゲート酸化
膜を強誘電体にした不揮発メモリが知られている。
れているＦｅＲＡＭ（FerroelectricRandom Access Mem
ory）は、トランジスタのソース部分に強誘電体キャパ
シタを接続した構造をしている。つまり、ＤＲＡＭ（Dy
namic RAM）のキャパシタ部分を強誘電体キャパシタに
した構造をもつ。同じく従来から、ＦＥＴのゲート酸化
膜を強誘電体にした不揮発メモリが知られている。
【０００３】
【発明が解決しようとする課題】上記ＦｅＲＡＭは、読
み出しのときに、ある電圧を強誘電体キャパシタにか
け、強誘電体の残留分極が反転する場合と反転しない場
合の流れる電荷量の差から記憶されていたデータを読み
出すものであり、この読み出し後、データは破壊される
という欠点を持つ。従って、読み出し動作後に再書き込
み動作を行う必要がある。その結果、主な技術的問題と
なる点は以下の２点である。
み出しのときに、ある電圧を強誘電体キャパシタにか
け、強誘電体の残留分極が反転する場合と反転しない場
合の流れる電荷量の差から記憶されていたデータを読み
出すものであり、この読み出し後、データは破壊される
という欠点を持つ。従って、読み出し動作後に再書き込
み動作を行う必要がある。その結果、主な技術的問題と
なる点は以下の２点である。
【０００４】高速動作に制限が加えられることにな
る。
る。
【０００５】１０12回以上の安定した分極反転動作が
強誘電体に要求される。しかも、上記のように読み出し
の際も分極反転するので疲労が激しい。
強誘電体に要求される。しかも、上記のように読み出し
の際も分極反転するので疲労が激しい。
【０００６】本発明は、ＦｅＲＡＭにおいて、強誘電体
キャパシタ部分に強誘電キャパシタとダイオードを直列
接続した素子を容量可変のキャパシタとして用い、破壊
せずに記憶データを読み出す事を達成し、上記の問題点
を解決することを目的とするものである。
キャパシタ部分に強誘電キャパシタとダイオードを直列
接続した素子を容量可変のキャパシタとして用い、破壊
せずに記憶データを読み出す事を達成し、上記の問題点
を解決することを目的とするものである。
【０００７】又、従来のＦＥＴのゲート酸化膜を強誘電
体にした不揮発メモリにおいては、強誘電体と半導体基
板との直接接続は、両者が反応したり、コンタミネーシ
ョンが発生したりするために困難であり、間にバッフア
層を挟むことで実現されている。しかし、バッファ層に
用いる事の出来る絶縁体の誘電率は、強誘電体の約１０
０分の１であり、書き込み時に印加する電圧が殆どバッ
ファ層にかかってしまう。このため、必然的に書き込み
電圧が大きくなると言う欠点がある。そして、バッファ
層の絶縁体に大きな電場がかかるようになるため、バッ
ファ層の破壊につながるという、バッファ層の耐圧上の
新たな問題が生じる。
体にした不揮発メモリにおいては、強誘電体と半導体基
板との直接接続は、両者が反応したり、コンタミネーシ
ョンが発生したりするために困難であり、間にバッフア
層を挟むことで実現されている。しかし、バッファ層に
用いる事の出来る絶縁体の誘電率は、強誘電体の約１０
０分の１であり、書き込み時に印加する電圧が殆どバッ
ファ層にかかってしまう。このため、必然的に書き込み
電圧が大きくなると言う欠点がある。そして、バッファ
層の絶縁体に大きな電場がかかるようになるため、バッ
ファ層の破壊につながるという、バッファ層の耐圧上の
新たな問題が生じる。
【０００８】そこで、本発明は、ＦＥＴのゲート表面を
ｐｎダイオードにし、それに直列に強誘電キャパシタを
接続して、上記問題を解決することを目的とするもので
ある。
ｐｎダイオードにし、それに直列に強誘電キャパシタを
接続して、上記問題を解決することを目的とするもので
ある。
【０００９】
【課題を解決するための手段】本発明は、上記課題を解
決するために、強誘電体キャパシタとｐｎ接合ダイオー
ドを直列接続して成る不揮発メモリ素子であって、上記
直列接続した強誘電体キャパシタとｐｎ接合ダイオード
の全体に、上記強誘電体キャパシタを分極反転させる電
圧を印加すると、上記直列接続した強誘電体キャパシタ
とｐｎ接合ダイオード全体の容量が変化するヒステリシ
ス特性を有することを特徴とする半導体不揮発メモリ素
子を提供する。
決するために、強誘電体キャパシタとｐｎ接合ダイオー
ドを直列接続して成る不揮発メモリ素子であって、上記
直列接続した強誘電体キャパシタとｐｎ接合ダイオード
の全体に、上記強誘電体キャパシタを分極反転させる電
圧を印加すると、上記直列接続した強誘電体キャパシタ
とｐｎ接合ダイオード全体の容量が変化するヒステリシ
ス特性を有することを特徴とする半導体不揮発メモリ素
子を提供する。
【００１０】本発明の半導体不揮発メモリ素子は、上記
直列接続した強誘電体キャパシタとｐｎ接合ダイオード
のいずれかの一端が、スイッチング素子の一方の電極に
接続され、上記スイッチング素子の選択的動作で、上記
強誘電体を分極反転させる電圧を上記直列接続した強誘
電体キャパシタとｐｎ接合ダイオードの全体に印加し、
その極性によって分極がダイオード側を向くか若しくは
ダイオードと反対側を向き、上記分極の方向に依り、上
記直列接続した強誘電体キャパシタとｐｎ接合ダイオー
ドの容量が大と小の２値を持ち、上記大きい容量と小さ
い容量に対応して決められた２値データを記憶させるよ
うにして利用される。
直列接続した強誘電体キャパシタとｐｎ接合ダイオード
のいずれかの一端が、スイッチング素子の一方の電極に
接続され、上記スイッチング素子の選択的動作で、上記
強誘電体を分極反転させる電圧を上記直列接続した強誘
電体キャパシタとｐｎ接合ダイオードの全体に印加し、
その極性によって分極がダイオード側を向くか若しくは
ダイオードと反対側を向き、上記分極の方向に依り、上
記直列接続した強誘電体キャパシタとｐｎ接合ダイオー
ドの容量が大と小の２値を持ち、上記大きい容量と小さ
い容量に対応して決められた２値データを記憶させるよ
うにして利用される。
【００１１】上記ｐｎ接合ダイオードは、ＦＥＴのゲー
ト部を構成し、上記直列接続した強誘電体キャパシタと
ｐｎ接合ダイオードの全体の容量の変化に基づいて、Ｆ
ＥＴの開閉動作を可能とするようにしてもよい。
ト部を構成し、上記直列接続した強誘電体キャパシタと
ｐｎ接合ダイオードの全体の容量の変化に基づいて、Ｆ
ＥＴの開閉動作を可能とするようにしてもよい。
【００１２】上記強誘電体材料としては、Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3
Ｏ12等が利用される。
Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3
Ｏ12等が利用される。
【００１３】
【発明の実施の形態】本発明に係る半導体不揮発メモリ
素子の実施の形態を実施例に基づいて図面を参照して説
明する。図１は、本発明の実施例１を示す図であり、本
発明に係る半導体不揮発メモリ素子の構成を説明する図
である。図１（ａ）において、本発明に係るメモリ素子
は、強誘電体キャパシタ１とｐｎ接合ダイオード２を直
列接続して構成される。
素子の実施の形態を実施例に基づいて図面を参照して説
明する。図１は、本発明の実施例１を示す図であり、本
発明に係る半導体不揮発メモリ素子の構成を説明する図
である。図１（ａ）において、本発明に係るメモリ素子
は、強誘電体キャパシタ１とｐｎ接合ダイオード２を直
列接続して構成される。
【００１４】この実施例１において、メモリ素子は具体
的には、強誘電体キャパシタ１とダイオードとから成
る。強誘電体キャパシタ１は、Ｓｉ基板上に下部電極と
して白金膜等の金属膜を形成し、その上に強誘電体薄膜
としてゾルーゲル（ＳｏｌーＧｅｌ）法等により、５０
０〜３０００ÅのＰＺＴ膜（チタン酸ジルコン酸鉛膜）
等を形成し、さらにその上に上部電極として金電極をつ
けて構成される。
的には、強誘電体キャパシタ１とダイオードとから成
る。強誘電体キャパシタ１は、Ｓｉ基板上に下部電極と
して白金膜等の金属膜を形成し、その上に強誘電体薄膜
としてゾルーゲル（ＳｏｌーＧｅｌ）法等により、５０
０〜３０００ÅのＰＺＴ膜（チタン酸ジルコン酸鉛膜）
等を形成し、さらにその上に上部電極として金電極をつ
けて構成される。
【００１５】このように構成されたメモリ素子を、両端
の電極Ａ、Ｃ間に電圧を加えてＣ−Ｖ測定を行う。する
と、図４に模式的に示されるような、直列接続した強誘
電体キャパシタ１とｐｎ接合ダイオード２の全体のキャ
パシタ容量の変化を示す電圧−キャパシタンスヒステリ
シス曲線が得られる。
の電極Ａ、Ｃ間に電圧を加えてＣ−Ｖ測定を行う。する
と、図４に模式的に示されるような、直列接続した強誘
電体キャパシタ１とｐｎ接合ダイオード２の全体のキャ
パシタ容量の変化を示す電圧−キャパシタンスヒステリ
シス曲線が得られる。
【００１６】ここで、図１（ｂ）及び図４により、本発
明に係るメモリ素子の動作を説明する。この説明では、
簡単のためにＣ電極を接地し、動作（基準）電圧が０
（Ｖ）の場合について述べる。電圧は図１における電極
Ａ、Ｃ間に印加する。電極Ｂは、他の電極と電気的に孤
立させる。
明に係るメモリ素子の動作を説明する。この説明では、
簡単のためにＣ電極を接地し、動作（基準）電圧が０
（Ｖ）の場合について述べる。電圧は図１における電極
Ａ、Ｃ間に印加する。電極Ｂは、他の電極と電気的に孤
立させる。
【００１７】Ａ電極に抗電界（強誘電体の分極反転をす
るのに十分な電界）以上の大きさのマイナスの電位のパ
ルスを与える（図４において、０Ｖからマイナス方向の
パルスを与える）と、強誘電キャパシタの強誘電体に上
向きの残留分極が生じる。このためパルス印加後、強誘
電体キャパシタ１とｐｎ接合ダイオード２の直列接続の
結合点のＢ電極の電位が下がり、この結果ｐｎ接合ダイ
オード２には逆バイアスがかかることになる。
るのに十分な電界）以上の大きさのマイナスの電位のパ
ルスを与える（図４において、０Ｖからマイナス方向の
パルスを与える）と、強誘電キャパシタの強誘電体に上
向きの残留分極が生じる。このためパルス印加後、強誘
電体キャパシタ１とｐｎ接合ダイオード２の直列接続の
結合点のＢ電極の電位が下がり、この結果ｐｎ接合ダイ
オード２には逆バイアスがかかることになる。
【００１８】これにより、ｐｎ接合部分に空乏層が生
じ、直列接続した強誘電体キャパシタ１とｐｎ接合ダイ
オード２の全体の両端の電極Ａ、Ｃ間のキャパシタンス
容量は、上記空乏層が形成された分だけ減少する。この
状態について、図４において、バイアス０Ｖにおいて小
さいキャパシタンスとなる状態として示されている。
じ、直列接続した強誘電体キャパシタ１とｐｎ接合ダイ
オード２の全体の両端の電極Ａ、Ｃ間のキャパシタンス
容量は、上記空乏層が形成された分だけ減少する。この
状態について、図４において、バイアス０Ｖにおいて小
さいキャパシタンスとなる状態として示されている。
【００１９】逆に、Ａ電極に抗電界以上の大きさのプラ
スの電位のパルスを与えると、強誘電キャパシタの強誘
電体の残留分極の向きが下向きになる。このとき、強誘
電体キャパシタ１とｐｎ接合ダイオード２の直列接続の
結合点のＢ電極の電位が上がり、この結果ｐｎ接合ダイ
オード２には順バイアス電圧がかかることになる。
スの電位のパルスを与えると、強誘電キャパシタの強誘
電体の残留分極の向きが下向きになる。このとき、強誘
電体キャパシタ１とｐｎ接合ダイオード２の直列接続の
結合点のＢ電極の電位が上がり、この結果ｐｎ接合ダイ
オード２には順バイアス電圧がかかることになる。
【００２０】このときｐｎ接合部分には空乏層が生じ
ず、ｐｎ接合ダイオード２が導体としてふるまうため、
直列接続した強誘電体キャパシタ１とｐｎ接合ダイオー
ド２の全体の両端の電極Ａ、Ｃ間のキャパシタンス容量
は強誘電体キャパシタ１の分のみとなり、Ａ電極に前記
マイナスの電位のパルスを与えた場合の容量よりも大き
な容量をもつ。この状態について、図４において、バイ
アスが０Ｖにおいて、Ａ電極に前記マイナスの電位のパ
ルスを与えた場合より大きなキャパシタンスとなる状態
として示されている。
ず、ｐｎ接合ダイオード２が導体としてふるまうため、
直列接続した強誘電体キャパシタ１とｐｎ接合ダイオー
ド２の全体の両端の電極Ａ、Ｃ間のキャパシタンス容量
は強誘電体キャパシタ１の分のみとなり、Ａ電極に前記
マイナスの電位のパルスを与えた場合の容量よりも大き
な容量をもつ。この状態について、図４において、バイ
アスが０Ｖにおいて、Ａ電極に前記マイナスの電位のパ
ルスを与えた場合より大きなキャパシタンスとなる状態
として示されている。
【００２１】このように、図４で示されるヒステリシス
は、強誘電体キャパシタ１の残留分極の向きによりｐｎ
接合界面の空乏層が拡がったり無くなったりする結果と
して得られたものである。このヒステリシスから本発明
の素子が、プラス又はマイナスの電位のパルスを与え残
留分極の向きを制御することで、キャパシタンス容量を
制御する素子である事がわかる。
は、強誘電体キャパシタ１の残留分極の向きによりｐｎ
接合界面の空乏層が拡がったり無くなったりする結果と
して得られたものである。このヒステリシスから本発明
の素子が、プラス又はマイナスの電位のパルスを与え残
留分極の向きを制御することで、キャパシタンス容量を
制御する素子である事がわかる。
【００２２】本発明のメモリ素子の書き込み、書き換え
は、電極Ａ、Ｃ間に抗電界以上の電圧をかけ、残留分極
を作ることで行う。この場合、“１”、“０”の２値
は、このキャパシタンス容量の値の大小に対応させる。
本発明においては、“１”、“０”の定義が逆であって
も、又ｐｎ接合ダイオード２の極性方向が逆であっても
同様のメモリ動作をする。
は、電極Ａ、Ｃ間に抗電界以上の電圧をかけ、残留分極
を作ることで行う。この場合、“１”、“０”の２値
は、このキャパシタンス容量の値の大小に対応させる。
本発明においては、“１”、“０”の定義が逆であって
も、又ｐｎ接合ダイオード２の極性方向が逆であっても
同様のメモリ動作をする。
【００２３】又、強誘電体キャパシタ１とｐｎ接合ダイ
オード２の直列接続の順番が逆であっても同様の動作を
行う。さらに、ｐｎ接合ダイオード２は、ショットキー
ダイオード、ｐｉｎダイオード（Ｐ層とＮ層の間に純度
の高い半導体Ｉ層を挟んで成るダイオード）であっても
構わない。
オード２の直列接続の順番が逆であっても同様の動作を
行う。さらに、ｐｎ接合ダイオード２は、ショットキー
ダイオード、ｐｉｎダイオード（Ｐ層とＮ層の間に純度
の高い半導体Ｉ層を挟んで成るダイオード）であっても
構わない。
【００２４】図５は、図４に示したメモリ素子のキャパ
シタンス−電圧特性のヒステリシスを実測した図であ
る。この測定では、ＰＺＴ薄膜とｐｎダイオードをプロ
ーバ、及び鰐口クリップ付被覆線を用いて直列接続し、
Ｃ−Ｖ測定を行った。このとき用いたＰＺＴ薄膜はＳｉ
基板上に白金膜を下部電極として形成し、その上にゾル
ーゲル法により、１,５００ÅのＰＺＴ膜を形成し、上
部電極として０.３ｍｍφの金電極をつけてキャパシタ
ンスとしたものである。
シタンス−電圧特性のヒステリシスを実測した図であ
る。この測定では、ＰＺＴ薄膜とｐｎダイオードをプロ
ーバ、及び鰐口クリップ付被覆線を用いて直列接続し、
Ｃ−Ｖ測定を行った。このとき用いたＰＺＴ薄膜はＳｉ
基板上に白金膜を下部電極として形成し、その上にゾル
ーゲル法により、１,５００ÅのＰＺＴ膜を形成し、上
部電極として０.３ｍｍφの金電極をつけてキャパシタ
ンスとしたものである。
【００２５】このヒステリシスは、強誘電体キャパシタ
の残留分極の向きによりｐｎ接合界面の空乏層が拡がっ
たり、また無くなったりする結果として得られるもので
あると考えられる。
の残留分極の向きによりｐｎ接合界面の空乏層が拡がっ
たり、また無くなったりする結果として得られるもので
あると考えられる。
【００２６】このデータから本発明のメモリ素子が、プ
ラスないしマイナスのパルス電圧を与え、残留分極の向
きを制御することで、ｐｎ接合面における空乏層幅を制
御し、その結果、キャパシタンス容量を制御することが
できるメモリ素子であることが分かる。
ラスないしマイナスのパルス電圧を与え、残留分極の向
きを制御することで、ｐｎ接合面における空乏層幅を制
御し、その結果、キャパシタンス容量を制御することが
できるメモリ素子であることが分かる。
【００２７】次に、本発明の実施例２として、実施例１
のメモリ素子を用いたＦｅＲＡＭについて図２において
説明する。図２（ａ）は、スイッチング素子としてのＦ
ＥＴのドレイン部分に、本発明に係るメモリ素子を接続
して構成されたＦｅＲＡＭを示している。これは、従来
のＦｅＲＡＭにおける強誘電体キャパシタ１の部分を、
上記実施例１の強誘電体キャパシタ１とｐｎ接合ダイオ
ード２が直列接続されて成るメモリ素子で置き換えられ
たものである。
のメモリ素子を用いたＦｅＲＡＭについて図２において
説明する。図２（ａ）は、スイッチング素子としてのＦ
ＥＴのドレイン部分に、本発明に係るメモリ素子を接続
して構成されたＦｅＲＡＭを示している。これは、従来
のＦｅＲＡＭにおける強誘電体キャパシタ１の部分を、
上記実施例１の強誘電体キャパシタ１とｐｎ接合ダイオ
ード２が直列接続されて成るメモリ素子で置き換えられ
たものである。
【００２８】本発明のメモリ素子では、強誘電体キャパ
シタ１とｐｎ接合ダイオード２の直列接続する結合点の
電極（実施例１の図１の電極Ｂに相当する電極）が他の
電極から絶縁されていることが必要であるが、強誘電体
キャパシタ１とｐｎ接合ダイオード２の直列接続の順番
はいずれでもよく、従って、回路的には、図２（ａ）〜
（ｄ）の４通りある。
シタ１とｐｎ接合ダイオード２の直列接続する結合点の
電極（実施例１の図１の電極Ｂに相当する電極）が他の
電極から絶縁されていることが必要であるが、強誘電体
キャパシタ１とｐｎ接合ダイオード２の直列接続の順番
はいずれでもよく、従って、回路的には、図２（ａ）〜
（ｄ）の４通りある。
【００２９】実施例２のＦｅＲＡＭのメモリの動作を、
図２（ａ）により、説明する。データの書き込み時に
は、ＦＥＴを選択的にＯＮし、メモリにプラス方向又は
マイナス方向の抗電界以上のパルスを加えて強誘電体キ
ャパシタ１の残留分極により、メモリ素子のキャパシタ
ンス容量を上述の通り大又は小の状態にする。即ち、強
誘電体キャパシタ１とｐｎ接合ダイオード２が直列接続
されて成るメモリ素子のキャパシタンス容量の大小を２
値データの“１”、“０”に対応させ、“１”、“０”
のデータがメモリ素子に書き込まれる。
図２（ａ）により、説明する。データの書き込み時に
は、ＦＥＴを選択的にＯＮし、メモリにプラス方向又は
マイナス方向の抗電界以上のパルスを加えて強誘電体キ
ャパシタ１の残留分極により、メモリ素子のキャパシタ
ンス容量を上述の通り大又は小の状態にする。即ち、強
誘電体キャパシタ１とｐｎ接合ダイオード２が直列接続
されて成るメモリ素子のキャパシタンス容量の大小を２
値データの“１”、“０”に対応させ、“１”、“０”
のデータがメモリ素子に書き込まれる。
【００３０】そして、読み出しの動作は、従来のＤＲＡ
Ｍの動作に準ずものであり、ＦＥＴをＯＮにして、電極
Ａ、Ｃ間に抗電界以下の大きさのパルスを与えメモリ素
子に電荷を蓄積する。このとき、メモリ素子のキャパシ
タンスの容量の大小で蓄積される電荷量の多少が決ま
り、この蓄積された電荷量を読み取り、“１”、“０”
の２値データを読み出す。
Ｍの動作に準ずものであり、ＦＥＴをＯＮにして、電極
Ａ、Ｃ間に抗電界以下の大きさのパルスを与えメモリ素
子に電荷を蓄積する。このとき、メモリ素子のキャパシ
タンスの容量の大小で蓄積される電荷量の多少が決ま
り、この蓄積された電荷量を読み取り、“１”、“０”
の２値データを読み出す。
【００３１】このように、本発明に係るメモリ素子で
は、同じ電圧をかけてもそのメモリ素子のキャパシタン
ス容量が異なると、メモリ素子に溜まる電荷量が異なる
事を利用し、データを読み出すものである。そして、読
み出しの際は、電極Ａ、Ｃ間に抗電界以下の大きさのパ
ルス電場を与えるから、分極は反転しないため記憶デー
タの破壊が起こらない。これにより、非破壊読み出しの
ＦｅＲＡＭが実現できる。なお、本発明のメモリ素子が
接続されるスイッチング素子は、ＦＥＴに限らず、あら
ゆる種類のスイッチング素子でも可能である。
は、同じ電圧をかけてもそのメモリ素子のキャパシタン
ス容量が異なると、メモリ素子に溜まる電荷量が異なる
事を利用し、データを読み出すものである。そして、読
み出しの際は、電極Ａ、Ｃ間に抗電界以下の大きさのパ
ルス電場を与えるから、分極は反転しないため記憶デー
タの破壊が起こらない。これにより、非破壊読み出しの
ＦｅＲＡＭが実現できる。なお、本発明のメモリ素子が
接続されるスイッチング素子は、ＦＥＴに限らず、あら
ゆる種類のスイッチング素子でも可能である。
【００３２】次に、本発明に係る実施例３として、本発
明のメモリ素子をＦＥＴのゲート３上に構成したものを
図３により説明する。図３において、ＦＥＴのゲート３
の表面をｐｎダイオードにする。即ち、ゲート３とチャ
ンネル部４をｐｎ接合５として成るｐｎダイオード６で
構成して、これに導通プラグ７を介して直列に上記強誘
電キャパシタ１を接続してメモリ素子が構成されたもの
である。
明のメモリ素子をＦＥＴのゲート３上に構成したものを
図３により説明する。図３において、ＦＥＴのゲート３
の表面をｐｎダイオードにする。即ち、ゲート３とチャ
ンネル部４をｐｎ接合５として成るｐｎダイオード６で
構成して、これに導通プラグ７を介して直列に上記強誘
電キャパシタ１を接続してメモリ素子が構成されたもの
である。
【００３３】このような構成の実施例３のメモリ素子で
は、強誘電体８に電界を加えて生じる残量分極により、
ｐｎダイオード６に空乏層を生ぜしめて、この空乏層の
広がりでチャンネル４の制御を行いソース９、ドレイン
１０間の電流を制御する。
は、強誘電体８に電界を加えて生じる残量分極により、
ｐｎダイオード６に空乏層を生ぜしめて、この空乏層の
広がりでチャンネル４の制御を行いソース９、ドレイン
１０間の電流を制御する。
【００３４】実施例３のメモリ素子では、強誘電体キャ
パシタ１とｐｎ接合ダイオード６の直列接続は導電プラ
グ７により電気的に接続されており、強誘電体８と半導
体の直接接続部分が電気的に浮遊状態であればよく、形
状、材料の選択におおきな幅がある。従って、従来のＦ
ＥＴのゲート酸化膜を強誘電体にした不揮発メモリのよ
うな、半導体作製プロセス上の困難が生じない。又、こ
のメモリ素子はダイオードの極性によらず同様の効果を
もたらす。（この場合空乏層を制御する電圧パルスの極
性が反転する。）ここで、実施例３に係るＦＥＴ及びメ
モリ素子の製作及び強誘電体キャパシタ１の具体的構造
について説明する。ＦＥＴを形成するプロセスは、従来
のシリコンＦＥＴを形成する技術を用いる。又、ｐｎ接
合５は、従来の半導体技術においてイオン打ち込み、熱
処理等の不純物拡散層の形成によって形成される。
パシタ１とｐｎ接合ダイオード６の直列接続は導電プラ
グ７により電気的に接続されており、強誘電体８と半導
体の直接接続部分が電気的に浮遊状態であればよく、形
状、材料の選択におおきな幅がある。従って、従来のＦ
ＥＴのゲート酸化膜を強誘電体にした不揮発メモリのよ
うな、半導体作製プロセス上の困難が生じない。又、こ
のメモリ素子はダイオードの極性によらず同様の効果を
もたらす。（この場合空乏層を制御する電圧パルスの極
性が反転する。）ここで、実施例３に係るＦＥＴ及びメ
モリ素子の製作及び強誘電体キャパシタ１の具体的構造
について説明する。ＦＥＴを形成するプロセスは、従来
のシリコンＦＥＴを形成する技術を用いる。又、ｐｎ接
合５は、従来の半導体技術においてイオン打ち込み、熱
処理等の不純物拡散層の形成によって形成される。
【００３５】強誘電体キャパシタ１は、ｐｎ接合ダイオ
ード６の上部にポリシリコン等の導電材料から形成され
る導電性プラグ７を介して配置される。強誘電体キャパ
シタ１は、下部電極１１と上部電極１２の間に強誘電体
８の薄膜（以下、「強誘電体薄膜８」という。）が積層
されて構成される。
ード６の上部にポリシリコン等の導電材料から形成され
る導電性プラグ７を介して配置される。強誘電体キャパ
シタ１は、下部電極１１と上部電極１２の間に強誘電体
８の薄膜（以下、「強誘電体薄膜８」という。）が積層
されて構成される。
【００３６】下部電極１１は、導電性プラグ７上に積層
されるバリア層１３とバリア層１３上に積層される白金
等の金属１４とから構成される。このバリア層１３は、
ＴｉＮやＴａＳｉＮなどの積層膜であり、ポリシリコン
等の導電性プラグ７の酸化防止とゲート３への不純物拡
散防止の機能を有する。上記白金は、スパッタ法により
形成され、その膜厚は、５０ｎｍから１００ｎｍであ
り、良好な強誘電特性を実現するためには、ＲＴＡ法に
より４００℃から８００℃の熱処理が行われる。
されるバリア層１３とバリア層１３上に積層される白金
等の金属１４とから構成される。このバリア層１３は、
ＴｉＮやＴａＳｉＮなどの積層膜であり、ポリシリコン
等の導電性プラグ７の酸化防止とゲート３への不純物拡
散防止の機能を有する。上記白金は、スパッタ法により
形成され、その膜厚は、５０ｎｍから１００ｎｍであ
り、良好な強誘電特性を実現するためには、ＲＴＡ法に
より４００℃から８００℃の熱処理が行われる。
【００３７】強誘電体薄膜８は、下部電極１４上にスパ
ッタ法、ＣＶＤ法、又はゾルーゲル（ＳｏｌーＧｅｌ）
法等により形成されたＰＺＴまたはＳｒＢｉＴａＯ3等
の材料の薄膜から成り、その膜厚は１００ｎｍから３０
０ｎｍである。
ッタ法、ＣＶＤ法、又はゾルーゲル（ＳｏｌーＧｅｌ）
法等により形成されたＰＺＴまたはＳｒＢｉＴａＯ3等
の材料の薄膜から成り、その膜厚は１００ｎｍから３０
０ｎｍである。
【００３８】上部電極１２は、強誘電体薄膜上にスパッ
タ法により形成された白金等の金属の薄膜から成り、そ
の膜厚は、５０ｎｍから１００ｎｍである。
タ法により形成された白金等の金属の薄膜から成り、そ
の膜厚は、５０ｎｍから１００ｎｍである。
【００３９】強誘電体キャパシタ１の形状加工にはイオ
ンミリング等のドライプロセスを用いて行う。又、配線
の為のコンタクトホールの形成、ポリシリコン等の導電
性プラグの埋め込み、ドレイン部の電極と強誘電体キャ
パシタの上部電極への配線等は、従来の半導体作製プロ
セスと同様である。
ンミリング等のドライプロセスを用いて行う。又、配線
の為のコンタクトホールの形成、ポリシリコン等の導電
性プラグの埋め込み、ドレイン部の電極と強誘電体キャ
パシタの上部電極への配線等は、従来の半導体作製プロ
セスと同様である。
【００４０】以上本発明の実施の形態を実施例に基づい
て説明したが、本発明は以上の実施例に限定されるもの
ではなく、特許請求の範囲に記載されている技術思想の
範囲内であればいろいろな実施の態様があることは言う
までもない。
て説明したが、本発明は以上の実施例に限定されるもの
ではなく、特許請求の範囲に記載されている技術思想の
範囲内であればいろいろな実施の態様があることは言う
までもない。
【００４１】
【発明の効果】以上説明した通り、本発明に係るメモリ
素子は、読み出し時に残留分極の反転が行われないため
に、非破壊読み出しのＦｅＲＡＭが実現出来る。その結
果、書き直し動作が必要なくなり、ＦｅＲＡＭの高速動
作化、低消費電力化が実現できる。また、この読み出し
時に残留分極の反転が行われないことは、強誘電体材料
への外的な影響が半減でき、ＦｅＲＡＭの書き換え回数
を増加することができ、信頼性の向上が実現できる。
素子は、読み出し時に残留分極の反転が行われないため
に、非破壊読み出しのＦｅＲＡＭが実現出来る。その結
果、書き直し動作が必要なくなり、ＦｅＲＡＭの高速動
作化、低消費電力化が実現できる。また、この読み出し
時に残留分極の反転が行われないことは、強誘電体材料
への外的な影響が半減でき、ＦｅＲＡＭの書き換え回数
を増加することができ、信頼性の向上が実現できる。
【００４２】又、従来のＭＦＭＩＳ（Metal Ferroelect
ric Metal Insulator Semiconductor）に比べ簡易にゲ
ート制御型のメモリが形成することが可能であり、ニュ
一ロコンピュータ等の重み付のデータを扱う不揮発メモ
リとしての応用にも有用な技術となる。
ric Metal Insulator Semiconductor）に比べ簡易にゲ
ート制御型のメモリが形成することが可能であり、ニュ
一ロコンピュータ等の重み付のデータを扱う不揮発メモ
リとしての応用にも有用な技術となる。
【図１】本発明による半導体一強誘電体直接接続のメモ
リ素子の回路図である。
リ素子の回路図である。
【図２】本発明による非破壊読み出しのＦｅＲＡＭの回
路図である。
路図である。
【図３】本発明を使用したゲート制御型のメモリ素子の
１例の概要図である。
１例の概要図である。
【図４】本発明による半導体一強誘電体直接接続のメモ
リ素子のキャパシタンスー電圧特性の1例である。
リ素子のキャパシタンスー電圧特性の1例である。
【図５】図４に示したメモリ素子のキャパシタンス−電
圧特性のヒステリシスを実測した図である。
圧特性のヒステリシスを実測した図である。
１ 強誘電体キャパシタ ２ ｐｎ接合ダイオード ３ ゲート ５ ｐｎ接合 ７ 導電性プラグ ８ 強誘電体
Claims (4)
- 【請求項１】 強誘電体キャパシタとｐｎ接合ダイオー
ドを直列接続して成る不揮発メモリ素子であって、 上記直列接続した強誘電体キャパシタとｐｎ接合ダイオ
ードの全体に、上記強誘電体キャパシタを分極反転させ
る電圧を印加すると、上記直列接続した強誘電体キャパ
シタとｐｎ接合ダイオード全体の容量が変化するヒステ
リシス特性を有することを特徴とする半導体不揮発メモ
リ素子。 - 【請求項２】 上記直列接続した強誘電体キャパシタと
ｐｎ接合ダイオードのいずれかの一端が、スイッチング
素子の一方の電極に接続され、上記スイッチング素子の
選択的動作で、上記強誘電体を分極反転させる電圧を上
記直列接続した強誘電体キャパシタとｐｎ接合ダイオー
ドの全体に印加し、その極性によって分極がダイオード
側を向くか若しくはダイオードと反対側を向き、上記分
極の方向に依り、上記直列接続した強誘電体キャパシタ
とｐｎ接合ダイオードの容量が大と小の２値を持ち、上
記大きい容量と小さい容量に対応して決められた２値デ
ータを記憶させることが可能であることを特徴とする請
求項１記載の半導体不揮発メモリ素子。 - 【請求項３】 上記ｐｎ接合ダイオードは、ＦＥＴのゲ
ート部を構成し、上記直列接続した強誘電体キャパシタ
とｐｎ接合ダイオードの全体の容量の変化に基づいて、
ＦＥＴの開閉動作を可能とすることを特徴とする請求項
１記載の半導体不揮発メモリ素子。 - 【請求項４】 上記強誘電体材料はＰｂ（ＺｒＴｉ）Ｏ
3、ＳｒＢｉ2Ｔａ2Ｏ9又はＢｉ4Ｔｉ3Ｏ12であることを
特徴とする請求項１又は２記載の半導体不揮発メモリ素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11162511A JP2000323669A (ja) | 1999-03-10 | 1999-06-09 | 半導体不揮発メモリ素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6295899 | 1999-03-10 | ||
| JP11-62958 | 1999-03-10 | ||
| JP11162511A JP2000323669A (ja) | 1999-03-10 | 1999-06-09 | 半導体不揮発メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323669A true JP2000323669A (ja) | 2000-11-24 |
Family
ID=26404024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11162511A Withdrawn JP2000323669A (ja) | 1999-03-10 | 1999-06-09 | 半導体不揮発メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323669A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040647A1 (de) * | 2002-10-29 | 2004-05-13 | Infineon Technologies Ag | Ferroelektrische speicherzelle |
| US7173843B2 (en) * | 2003-12-22 | 2007-02-06 | Hynix Semiconductor Inc. | Serial diode cell and nonvolatile memory device using the same |
| KR100696776B1 (ko) | 2006-02-17 | 2007-03-19 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의 전압멀티플라이어 |
| JP2009268122A (ja) * | 2001-04-11 | 2009-11-12 | Kyocera Wireless Corp | チューナブル整合回路 |
| TWI452680B (zh) * | 2010-08-20 | 2014-09-11 | Chien Shine Chung | 相變記憶體、電子系統、可逆性電阻存儲單元及其提供方法 |
-
1999
- 1999-06-09 JP JP11162511A patent/JP2000323669A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009268122A (ja) * | 2001-04-11 | 2009-11-12 | Kyocera Wireless Corp | チューナブル整合回路 |
| WO2004040647A1 (de) * | 2002-10-29 | 2004-05-13 | Infineon Technologies Ag | Ferroelektrische speicherzelle |
| US7173843B2 (en) * | 2003-12-22 | 2007-02-06 | Hynix Semiconductor Inc. | Serial diode cell and nonvolatile memory device using the same |
| KR100696776B1 (ko) | 2006-02-17 | 2007-03-19 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의 전압멀티플라이어 |
| TWI452680B (zh) * | 2010-08-20 | 2014-09-11 | Chien Shine Chung | 相變記憶體、電子系統、可逆性電阻存儲單元及其提供方法 |
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