JP2000251478A

JP2000251478A - 半導体装置及びその動作方法

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Publication number: JP2000251478A
Application number: JP11054684A
Authority: JP
Inventors: Arimitsu Kato; 有光加藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-03-02
Filing date: 1999-03-02
Publication date: 2000-09-14

Abstract

(57)【要約】【課題】強誘電体に発生する分極とは逆向きの電界を
小さく又は分極と同じ方向にすることにより、データ保
持特性が改善された半導体装置を提供する。【解決手段】記憶素子２０のデータ書き込みを行う端
子２０ｂにスイッチング素子４０の出力端子４０ｃを接
続した構造をメモリセルとして用いる。スイッチング素
子４０の入力端子４０ａに電圧を印加し、スイッチング
素子４０をオン状態にすることで記憶素子２０に電圧を
印加し、この電圧を初期状態に戻す前にスイッチング素
子４０の制御端子４０ｂによりスイッチング素子４０を
オフ状態にする。これにより接続部６０は書き込み電圧
に近い電位を持ち、記憶素子２０内の強誘電体材料に発
生する分極と逆向きの電界が小さく又は分極と同じ方向
になり、データ保持特性が改善される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に強誘電体を用いた不揮発性メモリ機能を有する半導
体装置及びその動作方法に関する。

【０００２】

【従来の技術】従来、この種の半導体装置は、電界効果
トランジスタＭＩＳＦＥＴ（Metal-Insulator-Semicond
uctor Field Effect Transistor ）のゲート絶縁膜の全
部、又は一部が強誘電体であるか、ＭＩＳＦＥＴのゲー
トと強誘電体容量の一方の電極が接続された構造となっ
ていた。このようにゲート絶縁膜内に強誘電体を含む従
来例としては、例えば、特開平５−１４５０７７号公報
及び特開平９−３２６２００号公報にて開示されている
不揮発性半導体メモリに関する技術がある。

【０００３】これら二つの従来例について、図面を参照
して以下に説明する。先ず、第一従来例として、特開平
５−１４５０７７号公報にて開示された不揮発性半導体
メモリについて説明する。図９は、特開平５−１４５０
７７号公報にて開示されたメモリ素子の概略拡大断面を
示している。同図において、１００はメモリ素子であ
り、ｐ型シリコンウェル１０１上に、ＳｒＴｉＯ₃から
なる誘電率の高い高誘電体膜１０２、白金層１０３、Ｐ
ｂＴｉＯ₃からなる強誘電体膜１０４及びゲート白金層
１０５を積層してある。

【０００４】また、高誘電体膜１０２の両側のｐ型シリ
コンウェル１０１表面領域には、ｎ⁺型ソース領域１０
６とｎ⁺型ドレイン領域１０７を形成してある。さら
に、ｎ⁺型ソース領域１０６とｎ⁺型ドレイン領域１０７
の間には、チャネル領域１０８を形成してある。つま
り、メモリ素子１００は、導電体としては金属を用いて
おり、ゲート絶縁膜としては強誘電体／導電体／高誘電
体という積層構造としてある。

【０００５】そして、メモリ素子１００にデータを書き
込むときは、ゲート白金層１０５と、ｐ型シリコンウェ
ル１０１又はｎ⁺型ソース領域１０６の少なくとも一方
との間に電圧を印加し、強誘電体膜１０４を分極させる
ことでデータを書き込んでいる。ここで、ｎ⁺型ソース
領域１０６の代わりにｎ+型ドレイン領域１０７を使用
することができる。つまり、書き込むデータにより印加
電界の方向を変えることで、分極の向きを変えることが
できる。

【０００６】また、分極方向によりチャネル領域１０８
に誘起される電荷が異なるため、データによりしきい値
電圧が変化する。このためｎ⁺型ソース領域１０６とｎ⁺
ドレイン領域１０７との間に電圧を印加して流れるドレ
イン電流がデータにより異なるといった現象が発生す
る。したがって、データを読み出すときは、ｎ⁺型ソー
ス領域１０６に電圧を印加することにより、ビット線に
接続されたｎ⁺ドレイン領域１０７の電圧変化速度が異
なるので、一定時間経過後のビット線電位がある参照電
圧より上か下かをセンスアンプで判別することで、デー
タを判別しデータを読み出すことができる。

【０００７】しかしながら、上述した不揮発性半導体メ
モリにおいては、分極によって半導体基板に対して電位
が発生し、この電位によりデータの保持中に強誘電体材
料に分極とは逆向きの電界がかかっていた。そして、こ
の逆向きの電界は、強誘電体材料の分極を破壊する原因
となり、分極量の減少や経時劣化を引き起こし、ついに
は、不揮発性半導体メモリがデータを判別できなくなる
という問題があった。

【０００８】次に、第二従来例として、特開平９−３２
６２００号公報にて開示された不揮発性半導体メモリに
ついて説明する。図１０は、特開平９−３２６２００号
公報にて開示された電界効果トランジスタのゲートと強
誘電体容量とを接続したメモリ素子回路を示している。
同図において、１１０はメモリ素子回路であり、電界効
果トランジスタ１１１のゲートと強誘電体容量素子１１
２の一方の電極とを接続部１１３により接続した構造と
してある。また、接続部１１３にスイッチング素子１１
４を介して電位を与える機構を持たせている。ここで、
スイッチング素子１１４は、コントロール線ＣＬにより
データ線ＤＬの信号を伝えるか遮断するかを制御する。

【０００９】メモリ素子回路１１０において、データを
書き込むときは、スイッチング素子１１４をオフ状態に
して、ワード線ＷＬと、ウェルＳＬ又はビット線ＢＬの
少なくとも一方との間に電圧を印加する。これにより、
強誘電体容量素子１１２が分極するので、メモリ素子に
データを書き込むことができる。また、データを読み出
すときは、図９に示した第一従来例と同様に、強誘電体
容量素子１１２は、電界の方向により二方向に分極して
おり、電界効果トランジスタ１１１のしきい値電圧がデ
ータによって変化するので、データを読み出すことがで
きる。

【００１０】また、データを保持するときはスイッチン
グ素子１１４をオフ状態にしておくが、接続部１１３の
電荷が電界効果トランジスタ１１１のゲート絶縁膜や強
誘電体容量素子１１２を介して漏れることがある。ここ
で、この電荷が一定の値以上漏れると、データが判別で
きなくなる。このように、電荷が漏れる場合には、デー
タ線ＤＬにデータを書き込んだときの接続部４８の電位
に相当する電位を再度与え、スイッチング素子４９をオ
ン状態にして接続部４８の電位を再設定することができ
る。この方法により、漏れ電荷を補償するリフレッシュ
処理を行うことができる。

【００１１】しかし、図１０に示した第二従来例におい
ては、電荷補償を行うことができるが、上述した分極と
逆向きの電界が同様に存在することにより、このリフレ
ッシュ処理の頻度を多くしなければならないという問題
があった。

【００１２】

【発明が解決しようとする課題】本発明は、上記の問題
を解決すべくなされたものであり、データの書き込みに
より発生する分極方向と逆向きの電界を抑制した半導体
装置及びその動作方法の技術を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明における請求項１記載の半導体装置は、強誘
電体材料を含み少なくとも三つの端子を持つ記憶素子
と、スイッチング素子とを有し、前記スイッチング素子
の出力端子と前記記憶素子の書き込み端子が接続されて
いる構成としてある。このように、記憶素子とスイッチ
ング素子を接続すると、記憶素子に電圧がかかったまま
の保持状態を実現することができる。したがって、強誘
電体材料に発生する分極とは逆向きの電界を、小さく又
はこの分極と同じ向きにすることができ、半導体装置が
データ判別できなくなるまでの寿命を長くすることがで
きる。

【００１４】請求項２記載の発明は、請求項１記載の半
導体装置において、前記記憶素子は、電界効果トランジ
スタを有するとともに、この電界効果トランジスタのゲ
ート絶縁膜部分の少なくとも一部以上が強誘電体材料で
ある構成としてある。これにより、記憶素子の構造を簡
略化することができ、記憶素子を小型化することができ
る。

【００１５】請求項３記載の発明は、請求項１記載の半
導体装置において、前記記憶素子は、電界効果トランジ
スタと強誘電体容量素子とを有し、前記電界効果トラン
ジスタのゲートを前記強誘電体容量素子の一方の電極に
接続した構成としてある。これにより、記憶素子の構造
が複雑化することなく、記憶素子を容易に形成すること
ができる。

【００１６】請求項４記載の発明は、請求項３記載の半
導体装置において、前記強誘電体容量素子は、向かい合
った少なくとも二つ以上の導電体電極を有し、前記導電
体電極間の少なくとも一部以上に強誘電体材料を設けた
構成としてある。これにより、強誘電体容量素子は、強
誘電体材料の面積を大きくすることができるので、電荷
を蓄える特性が向上する。さらに、導電体電極の材料選
択の幅を広げることができる。

【００１７】請求項５記載の半導体装置の動作方法は、
上記請求項１〜請求項４のいずれかに記載の半導体装置
において、スイッチング素子をオン状態にする手順と、
スイッチング素子の入力端子に電圧を印加する手順と、
前記電圧の少なくとも一部が印加している状態でスイッ
チング素子をオフ状態にする手順を有するデータ書き込
みする方法としてある。これにより、記憶素子に電圧が
かかったままの保持状態を実現することができ、強誘電
体材料に発生する分極とは逆向きの電界を、小さく又は
この分極と同じ向きにすることができる。したがって、
強誘電体の分極劣化を小さくでき、半導体装置がデータ
判別できなくなるまでの寿命を長くすることができる。

【００１８】請求項６記載の発明は、強誘電体容量素
子、出力素子及び二つのスイッチング素子を有し、前記
強誘電体容量素子の一方の端子に第一の前記スイッチン
グ素子の出力端子が接続され、かつ、前記強誘電体容量
素子のもう一方の端子に前記出力素子の制御端子と第二
の前記スイッチング素子の出力端子が接続されている構
成としてある。これにより、強誘電体材料に発生する分
極劣化を小さくすることができ、さらに、リフレッシュ
処理を行うことができるので、半導体装置がデータ判別
できなくなるまでの寿命をより長くすることができる。

【００１９】請求項７記載の発明は、請求項６記載の半
導体装置において、前記出力素子は、電界効果トランジ
スタである構成としてある。これにより、出力素子の構
造を簡略化することができ、記憶素子を小型化すること
ができる。

【００２０】請求項８記載の発明は、請求項６記載の半
導体装置において、前記強誘電体容量素子は、向かい合
った少なくとも二つ以上の導電体電極を有し、前記導電
体電極間の少なくとも一部以上に強誘電体材料を配した
構造である構成としてある。これにより、強誘電体容量
素子は、強誘電体材料の面積を大きくすることができる
ので、電荷を蓄える特性が向上する。さらに、導電体電
極の材料選択の幅を広げることができる。

【００２１】請求項９記載の半導体装置の動作方法は、
上記請求項６〜請求項８のいずれかに記載の半導体装置
において、第二の前記スイッチング素子をオフにする手
順と、第一の前記スイッチング素子をオン状態にする手
順と、第一の前記スイッチング素子の入力端子に電圧を
印加する手順と、前記電圧の少なくとも一部が印加して
いる状態で第一の前記スイッチング素子をオフ状態にす
る手順を有するデータ書き込みする方法としてある。こ
れにより、強誘電体容量素子に電圧がかかったままの保
持状態を実現するととができるので、強誘電体材料に発
生する分極とは逆向きの電界を、小さく又はこの分極と
同じ向きにすることができ、半導体装置がデータ判別で
きなくなるまでの寿命を長くすることができる。

【００２２】請求項１０記載の半導体装置の動作方法
は、上記請求項６〜請求項８のいずれかに記載の半導体
装置において、第二の前記スイッチング素子をオンにす
る手順と、第一の前記スイッチング素子をオン状態にす
る手順と、第一の前記スイッチング素子の入力端子に電
圧を印加する手順と、前記電圧の少なくとも一部が印加
している状態で第二の前記スイッチング素子をオフ状態
にする手順と、前記電圧を所定の電位に戻したのち第一
の前記スイッチング素子をオフ状態にする手順を有する
データ書き込みする方法としてある。これにより、デー
タを書き込むときには、強誘電体容量素子に強誘電体材
料に発生する分極と同じ方向の電界がかかるので、逆電
界による分極劣化がないので、半導体装置がデータ判別
できなくなるまでの寿命をより長くすることができる。

【００２３】

【発明の実施の形態】以下、本発明の第一実施形態につ
いて、図面を参照して説明する。図１は、本発明におけ
る第一実施形態の半導体素子の模式図を示している。同
図において、１は半導体素子であり、記憶素子２０とス
イッチング素子４０から形成される。記憶素子２０は、
少なくとも３つの端子、すなわち、記憶素子端子２０
ａ、２０ｂ、２０ｃを有しており、この内の少なくとも
二つの端子間に電圧を印加することでデータ書き込みを
行うことができる。そして、少なくとも一つの端子に電
圧を印加して読み出しを行うことができる構造としてあ
る。

【００２４】ここで、好ましくは、記憶素子２０は、ゲ
ート絶縁膜部分の少なくとも一部が強誘電体材料である
電界効果トランジスタとしても良い。このようにする
と、記憶素子２０の構造を簡略化することができ、記憶
素子２０を小型化することができる。

【００２５】スイッチング素子４０は、入力端子４０
ａ、出力端子４０ｃ及び出力をオンオフする制御端子４
０ｂの三つの端子を有する構造としてある。ここで、ス
イッチング素子４０の出力端子４０ｃは、記憶素子２０
の端子２０ｂに、接続部６０を介して接続してある。

【００２６】ここで、好ましくは、記憶素子２０を電界
効果トランジスタとし、さらに、電界効果トランジスタ
のゲートを強誘電体容量素子の一方の電極に接続し、強
誘電体容量素子のもう一方の電極にスイッチング素子４
０の出力端子４０ｃを接続する構造としても良い。この
ようにすると、記憶素子の構造が単純化され、記憶素子
の形成が容易となる。

【００２７】また、さらに好ましくは、上述した強誘電
体容量素子は、向かい合った少なくとも二つ以上の導電
体電極を有し、導電体電極間の少なくとも一部に強誘電
体材料を設けた構造としても良い。このように、二つ以
上の導電体電極を有することにより、強誘電体材料の面
積を大きくすることができるので、強誘電体容量素子の
電荷を蓄える特性が向上する。さらに、少なくとも一部
に強誘電体材料を設けることにより、導電体電極の材料
選択の選択肢を広げることができる。

【００２８】次に、上述した半導体素子１を用いた半導
体装置のメモリアレイについて、図面を参照して説明す
る。図２は、第一実施形態におけるメモリアレイの回路
図を示している。同図において、スイッチング素子４０
の入力端子４０ａを書き込みビット線Ｂｗに、制御端子
４０ｂを書き込み制御ワード線Ｗｗに接続してある。ま
た、記憶素子２０の記憶素子端子２０ｃを読み出し制御
ワード線Ｗｒに、記憶素子端子２０ａを読み出しビット
線Ｂｒに接続してある。

【００２９】このように、第一実施形態の半導体素子１
を、このＷｗ、Ｗｒ、Ｂｗ、Ｂｒにアレイ状に接続する
ことでメモリアレイを構成することができる。また、Ｗ
ｗ、Ｗｒ、Ｂｗ、Ｂｒの電位を操作することにより半導
体素子１からなる半導体装置を動作させることができ
る。また、ＢｗとＢｒを共通にすることも勿論可能であ
る。さらに、回路構成は、図２に示す回路以外の回路と
することも可能である。

【００３０】上述した半導体素子１の動作方法について
説明する。書き込みは、初めにスイッチング素子４０を
オン状態にし、スイッチング素子４０の入力端子４０ａ
と、記憶素子２０の端子であって記憶素子端子２０ｂ以
外の少なくとも一つの端子との間に電圧を印加する。こ
れにより、図示してないが、記憶素子２０の内部の強誘
電体材料に電荷が蓄えられる。

【００３１】次に、この書き込み電圧を除去する前に、
スイッチング素子４０をオフ状態にすることで書き込み
が完了する。ここで、記憶素子２０が多値データを記憶
するときは、スイッチング素子４０をオフにする前に書
き込み電圧を下げても良いが、好ましくは、多値の全て
に対して、又は、多値の内いずれか一つの値を除いた残
り全ての多値に対して、データを書き込むときと同じ向
きの電界が記憶素子２０内の強誘電体材料にかかるよう
に、書き込み電圧を下げると良い。このようにすると、
これらの書き込みデータは、判別できなくなるまでの寿
命が長くなる。

【００３２】また、読み出しは、初めにスイッチング素
子４０をオフ状態としたままで、記憶素子２０の端子２
０ａに電圧を印加する。次に、端子２０ｃから流れ出る
電流量や端子２０ａに電圧を印加したときに端子２０ｃ
に生じる電圧が記憶データにより異なることを利用し
て、センスアンプ等を用いて記憶データを判別する。こ
こで、記憶データを保持している間は、スイッチング素
子４０をオフ状態にしたままとする。

【００３３】かかる半導体素子１においては、記憶デー
タを保持している間でも、記憶素子２０の端子２０ｂが
書き込み電圧に近い値となったままになっているので、
記憶素子１内に発生する分極と逆向きの電界を、小さく
又は分極と同じ向きにすることができる。したがって、
逆向き電界による分極劣化が低減され、この分極劣化が
原因でデータの読み出しができなくなることを防止する
ので、データの読み出しができなくなるまでの寿命を延
ばすことができる。

【００３４】上述したように、第一実施形態の半導体素
子１はデータの読み出しができなくなるまでの寿命を延
ばすことができるので、この半導体素子１からなる半導
体装置も長期間データの読み出しが可能となる。また、
実体のある半導体装置として説明しているが、本発明
は、必ずしも実体のある装置に限らず、動作方法の発明
としても有効である。つまり、半導体素子１にスイッチ
ング素子４０を設けることにより、半導体装置のデータ
読み出し期間を長期化させる動作方法を提供することが
できる。

【００３５】以下、本発明の第二実施形態について、図
面を参照して説明する。図３は、本発明における第二実
施形態の半導体素子の模式図を示している。同図におい
て、２は半導体素子であり、第一スイッチング素子４
１、第二スイッチング素子４２、強誘電体容量素子７０
及び出力素子８０から形成してある。スイッチング素子
４１、４２の構成は、第一実施形態と同じである。ま
た、図示してないが、強誘電体容量素子７０は、少なく
とも二つの導電体を向かい合わせた容量構造の間に、強
誘電体材料を少なくとも一部以上、すなわち、一部又は
全部に配置した構造としてある。

【００３６】出力素子８０は、少なくとも三つの端子、
すなわち、端子８０ａ、８０ｂ、８０ｃを有しており、
この内の少なくとも一つの端子、例えば、端子８０ｂに
電圧を印加すると、端子８０ａと端子８０ｃの間の抵抗
や、端子８０ａに生じる電流及び電圧を変化させること
ができる。また、第一スイッチング素子４１の出力端子
４１ｃは、強誘電体容量素子７０の強誘電体容量素子端
子７０ａに第二接続部６２を介して接続されている。さ
らに、強誘電体容量素子端子７０ｂ、出力素子８０の端
子８０ｂ及び第二スイッチング素子４２の出力端子４２
ｃは、第一接続部６１を介して接続されている。

【００３７】次に、上述した半導体素子２を用いた半導
体装置のメモリアレイについて、図面を参照して説明す
る。図４は、第二実施形態におけるメモリアレイの回路
図を示している。同図において、第一スイッチング素子
４１の入力端子４１ａを書き込みビット線Ｂｗに、制御
端子４１ｂを書き込み制御ワード線Ｗｗに接続してあ
る。また第二スイッチング素子４２の入力端子４２ａを
接続部制御ビット線Ｂｆに、制御端子４２ｂを接続部制
御ワード線Ｗｆに接続してある。さらに、出力素子８０
の端子８０ｃを読み出し制御ワード線Ｗｒに、端子８０
ａを読み出しビット線Ｂｒに接続してある。

【００３８】このように、第二実施形態の半導体素子２
を、このＷｗ、Ｗｒ、Ｗｆ、Ｂｗ、Ｂｒ、Ｂｆにアレイ
状に接続することでメモリアレイを構成することができ
る。また、Ｗｗ、Ｗｒ、Ｗｆ、Ｂｗ、Ｂｒ、Ｂｆの電位
を操作することにより半導体素子２からなる半導体装置
を動作させることができる。また、ＢｗとＢｒとＢｆを
共通にすることも可能である。さらに、回路構成は、図
４に示す回路以外の回路とすることも可能である。

【００３９】上述した半導体素子２の動作方法について
説明する。書き込みは、初めに第二スイッチング素子４
２をオフ状態にし、第一スイッチング素子４１をオン状
態にする。そして、第一スイッチング素子４１の入力端
子４１ａと、出力素子８０の端子であって端子８０ｂ以
外の少なくとも一つ以上の端子との間に電圧を印加す
る。そして、この書き込み電圧を除去する前に、第一ス
イッチング素子４１をオフ状態にすることで書き込みが
完了する。

【００４０】ここで、半導体素子２が多値データを記憶
するときは、第一スイッチング素子４１をオフにする前
に書き込み電圧を下げても良いが、好ましくは、多値の
全てに対して、又は、多値の内いずれか一つの値を除い
た残り全ての多値に対して、データを書き込むときと同
じ向きの電界が強誘電体容量素子７０内の強誘電体材料
にかかるように、書き込み電圧を下げると良い。このよ
うにすると、これらの書き込みデータは、判別できなく
なるまでの寿命が長くなる。

【００４１】読み出し方法は、第一スイッチング素子４
１と第二スイッチング素子４２とをオフ状態としたまま
で、出力素子８０の端子８０ａに電圧を印加したときの
端子８０ｃから流れ出る電流量や、端子８０ａに電圧を
印加したとき端子８０ｃに生じる電圧が記憶データによ
り異なることを利用し、センスアンプ等を用いて判別す
る。

【００４２】データを保持しているときは、第一スイッ
チング素子４１と第二スイッチング素子４２をオフにし
たままとする。リフレッシュ処理が必要な場合は、意図
する時間にデータ読み出しを行い、データに相当する電
位を第二スイッチング素子４２の端子４２ａに与えてか
ら、第二スイッチング素子４２をオン状態にして第一接
続部６１の電位を設定し、第二スイッチング素子４２を
オフ状態にすることでリフレッシュ処理を行うことがで
きる。

【００４３】電源を切っている間に第一接続部６１の電
荷が失われてしまう場合には、二つの方法で、データ復
帰処理を行うことができる。第一の方法として、電源立
ち上げ後、第二スイッチング素子４２をオフ状態にし第
一スイッチング素子４１をオン状態にして第一スイッチ
ング素子４１の端子４１ａに電圧を印加することで、強
誘電体容量素子７０に電圧をかける。ここで、強誘電体
容量素子７０の分極量、分極方向により強誘電体容量素
子７０から出てくる電荷が異なるため、データにより出
力素子８０の状態が異なる。この出力素子８０の状態か
らデータを判別し再書き込みを行うことで、データ復帰
処理を行うことができる。

【００４４】第二の方法として、電源立ち上げ後、第一
及び第二スイッチング素子４１、４２をオン状態にし第
二スイッチング素子４２の端子４２ａをフローティング
状態にしてから、第一スイッチング素子４１の端子４１
ａに電圧を印加することで、強誘電体容量素子７０に電
圧をかける。ここで、分極量、分極方向により第二スイ
ッチング素子４２の端子４２ａの電位が異なる。この端
子４２ａの電位を参照電位と比較することでデータを判
別し、再書き込みを行うことで、データ復帰処理を行う
ことができる。

【００４５】かかる半導体素子２においては、記憶デー
タを保持している間でも、第二接続部６２が書き込み電
圧に近い値となったままになっているので、強誘電体容
量素子７０に発生する分極と逆向きの電界を、小さく又
は分極と同じ向きにすることができる。したがって、逆
向き電界による分極劣化が低減され、この分極劣化が原
因でデータの読み出しができなくなることを防止するの
で、データの読み出しができなくなるまでの寿命を延ば
すことができる。

【００４６】上述したように、第二実施形態の半導体素
子２はデータの読み出しができなくなるまでの寿命を延
ばすことができ、この半導体素子２からなる半導体装置
も長期間データの読み出しが可能となる。また、実体の
ある半導体装置として説明しているが、本発明は、必ず
しも実体のある装置に限らず、その動作方法の発明とし
ても有効であり、半導体素子２にスイッチング素子４
１、４２及び強誘電体容量素子７０を設けることによ
り、半導体装置のデータ読み出し期間を長期化させる動
作方法を提供することができる。

【００４７】上述した半導体素子２は、第二実施形態の
動作方法と異なった動作方法によることができるので、
第三実施形態としてこの動作使用方法について説明す
る。先ず、半導体素子２を用いた第三実施形態の動作方
法を行う半導体装置のメモリアレイについて、図面を参
照して説明する。図５は、第三実施形態におけるメモリ
アレイの回路図を示している。同図において、第一スイ
ッチング素子４１の入力端子４１ａを書き込みビット線
Ｂｗに、制御端子４１ｂを書き込み制御ワード線Ｗｗに
接続してある。また、第二スイッチング素子４２の入力
端子４２ａを接続部制御データ線Ｄｆに、制御端子４２
ｂを接続部制御ワード線Ｗｆに接続してある。また、出
力素子８０の端子８０ｃを読み出し制御ワード線Ｗｒ
に、端子８０ａを読み出しビット線Ｂｒに接続してあ
る。

【００４８】このように、第三実施形態の半導体装置２
をこのＷｗ、Ｗｒ、Ｗｆ、Ｂｗ、Ｂｒ、Ｄｆにアレイ状
に接続することでメモリアレイを構成することができ
る。また、Ｗｗ、Ｗｒ、Ｗｆ、Ｂｗ、Ｂｒ、Ｄｆの電位
を操作することにより、半導体素子２からなる半導体装
置を動作させることができる。また、ＢｗとＢｒを共通
にすることも勿論可能である。さらに、回路構成は、図
５に示す回路以外の回路とすることも可能である。

【００４９】上述した半導体素子２の動作方法について
説明する。書き込みは、初めに第一スイッチング素子４
１をオン状態に、第二スイッチング素子４２もオン状態
にして、第一スイッチング素子４１の端子４１ａと第二
スイッチング素子４２の端子４２ａの間に電圧を印加す
る。そして、電圧を印加したままの状態で、第二スイッ
チング素子４２をオフ状態にし、第一スイッチング素子
４１の端子４１ａの電位を初期状態に戻してから第一ス
イッチング素子４１をオフ状態にすることで書き込みが
完了する。つまり、電圧を印加したままの状態でデータ
の書き込みを行うことができるので、強誘電体容量素子
に強誘電体材料に発生する分極と同じ方向の電界がかか
る。したがって、逆電界による分極劣化がないので、半
導体装置がデータ判別できなくなるまでの寿命をより長
くすることができる。

【００５０】読み出し方法は、第一スイッチング素子４
１と第二スイッチング素子４２をオフ状態としたまま
で、出力素子８０の端子８０ａと端子８０ｃに電圧を印
加し、この間に流れる電流量や、端子８０ａに電圧を印
加したとき端子８０ｃに生じる電圧が記憶データにより
異なることを利用して、センスアンプ等を用いて判別す
ることができる。また、異なる読み出し方法として、第
一スイッチング素子４１をオン状態にして、端子４１ａ
に電位を与えて読み出しを行うこともできる。また、デ
ータを保持しているときは、第一スイッチング素子４１
と第二スイッチング素子４２はオフにしたままとする。

【００５１】また、リフレッシュ処理が必要な場合、及
び、電源を切っている間に第一接続部６１の電荷が失わ
れてしまう場合には、上述した第二実施形態の動作方法
と同様な動作をさせることにより、リフレッシュ処理及
びデータ復帰処理を行うことができる。

【００５２】上述したように、第三実施形態の動作方法
による半導体素子２は、データを書き込むときは、第一
スイッチング素子４１の端子４１ａと第二スイッチング
素子４２の端子４２ａとの間に電圧を印加することによ
り、強誘電体容量素子７０に分極と同じ向きの電界発生
させた状態で、データを書き込むことができる。つま
り、第三実施形態では、常に強誘電体容量素子７０に分
極と同じ方向の電界がかかるため、逆電界による分極劣
化がないという格別な効果を奏することができる。ま
た、図４に示した回路でも第三実施形態の動作を行うこ
とができる。

【００５３】次に、具体的な三つの実施例を用いて本発
明について説明する。＜第一実施例＞図６は、本発明における第一実施例の半
導体装置の回路図を示している。同図において、半導体
素子は第一のｎ−ｃｈＭＯＳＦＥＴ９０、強誘電体容量
７１及び第二のＭＯＳＦＥＴ９１から形成してある。

【００５４】ここで、第二のＭＯＳＦＥＴ９１のドレイ
ンを強誘電体容量７１の一方の電極に接続し、強誘電体
容量７１のもう一方の電極を第一のｎ−ｃｈＭＯＳＦＥ
Ｔ９０のゲートに接続してある。また、第二のＭＯＳＦ
ＥＴ９１のソースにビット線Ｂを接続し、第二のＭＯＳ
ＦＥＴ９１のゲートに書き込みワード線Ｗｗを接続して
ある。また、第一のｎ−ｃｈＭＯＳＦＥＴ９０のドレイ
ンをビット線Ｂに、ソースを読み出しワード線Ｗｒに接
続してある。ここで、第一のｎ−ｃｈＭＯＳＦＥＴ９０
のドレインとビット線Ｂとの間や、ソースと読み出しワ
ード線Ｗｒの間に第三のＭＯＳＦＥＴをつけることもで
きる。

【００５５】強誘電体容量７１は、白金を上部電極と
し、白金／チタンの積層構造を下部電極としてあり、こ
の電極間にＳｒＢｉ₂Ｔａ₂Ｏ₉を挟んだ構造としてあ
る。また、強誘電体容量７１と第一のｎ−ｃｈＭＯＳＦ
ＥＴ９０との組み合わせの代わりに、ＭＩＳＦＥＴのゲ
ート絶縁膜に強誘電体材料、強誘電体材料と常誘電体材
料の積層構造、又は、強誘電体材料と常誘電体材料と導
電体の積層構造のいずれか一つを配したＦＥＴを用いる
こともできる。上記の半導体素子をアレイ状に並べるこ
とで、メモリアレイを構成することができる。

【００５６】次に、この半導体素子の動作方法について
説明する。第一のｎ−ｃｈＭＯＳＦＥＴ９０のウェル電
位は１Ｖに固定とする。そして、書き込みは、先ず、ビ
ット線Ｂにデータに相当する電位、例えば、“１”なら
５Ｖ、“０”なら０Ｖを与える。

【００５７】次に、書き込みワード線Ｗｗにより第二の
ＭＯＳＦＥＴ９１をオン状態にし、第一のｎ−ｃｈＭＯ
ＳＦＥＴ９０のウェルとの間に電圧を印加する。そし
て、書き込み電圧を除去する前に書き込みワード線Ｗｗ
により第二のＭＯＳＦＥＴ９１をオフ状態にし、ビット
線Ｂの電位を初期状態に戻す。これで書き込みが完了す
る。ここで、第二のＭＯＳＦＥＴ９１をオフにする前に
書き込み電圧をデータ“１”の場合３Ｖに、データ
“０”の場合０．５Ｖに変化させても良い。

【００５８】読み出し方法は、ビット線Ｂをフローティ
ング状態とし、第二のＭＯＳＦＥＴ９１をオフ状態とし
たままで読み出しワード線Ｗｒに電圧を印加し、所望の
時間でビット線Ｂの電圧を参照電圧とセンスアンプを用
いて比較することにより、データを判別することができ
る。データを保持しているときは、第二のＭＯＳＦＥＴ
９１をオフ状態にしたままとするが、例えば、１秒ごと
にデータを読み出し、再書き込みを行うことで第二のＭ
ＯＳＦＥＴ９１からの電荷の漏れを補償するリフレッシ
ュ処理を行うことができる。

【００５９】また、電源を切って再立ち上げした場合
も、読み出しを行い再書き込みすることができる。この
ようにすると、電源を切っている間のデータ劣化を復帰
させることにができ、データの信頼性を高めることがで
きる。なお、第二のＭＯＳＦＥＴ９１の代わりに、リー
クのほとんどないメカニカルリレーを用いた場合は、こ
のリフレッシュ処理と立ち上げ時の処理を行う必要がな
くなる。

【００６０】＜第二実施例＞図７は、本発明における第
二実施例の半導体装置の回路図を示している。同図にお
いて、半導体素子は第一のｎ−ｃｈＭＯＳＦＥＴ９２、
第二のＭＯＳＦＥＴ９３、第三のＭＯＳＦＥＴ９４及び
強誘電体容量７２から形成してある。半導体素子の構成
は、第二のＭＯＳＦＥＴ９３のドレインを強誘電体容量
７２の一方の電極に接続し、さらに、強誘電体容量７２
のもう一方の電極に第一のｎ−ｃｈＭＯＳＦＥＴ９２の
ゲートと第三のＭＯＳＦＥＴ９４のドレインを接続して
ある。

【００６１】また、第二のＭＯＳＦＥＴ９３のソースに
ビット線Ｂを接続し、第二のＭＯＳＦＥＴ９３のゲート
に書き込みワード線Ｗｗを接続してある。また、第一の
ｎ−ｃｈＭＯＳＦＥＴ９２のドレインをビット線Ｂに、
ソースを読み出しワード線Ｗｒに接続してある。また、
第三のＭＯＳＦＥＴ９４のゲートを接続部制御ワード線
Ｗｆに、ソースを接続部制御ビット線Ｂｆに接続してあ
る。ここで、第一のｎ−ｃｈＭＯＳＦＥＴ９２のドレイ
ンとビット線Ｂとの間や、ソースと読み出しワード線Ｗ
ｒの間に、第四のＭＯＳＦＥＴをつけることもできる。

【００６２】強誘電体容量７２は、Ｉｒ／ＩｒＯ₂の積
層構造を上部電極とし、白金／チタンの積層構造を下部
電極としてあり、この電極間にＰｂ（Ｚｒ，Ｔｉ）Ｏ₃
／ＰｂＴｉＯ₃の積層構造を挟んだ構造としてある。上
記の半導体素子をアレイ状に並べることで、メモリアレ
イを構成することができる。

【００６３】次に、この半導体素子の動作方法について
説明する。第一のｎ−ｃｈＭＯＳＦＥＴ９２のウェル電
位は１Ｖに固定とする。書き込みは、初めにビット線Ｂ
にデータに相当する電位、例えば、“１”なら５Ｖ、
“０”なら０Ｖを与える。接続部制御ワード線Ｗｆによ
り第三のＭＯＳＦＥＴ９４をオフ状態にして、書き込み
ワード線Ｗｗにより第二のＭＯＳＦＥＴ９３をオン状態
にすることで、強誘電体容量７２に電圧を印加する。そ
して、この書き込み電圧を除去する前に書き込みワード
線Ｗｗにより第二のＭＯＳＦＥＴ９３をオフ状態にする
ことで、書き込みが完了する。

【００６４】ここで、第二のＭＯＳＦＥＴ９３をオフに
する前に、書き込み電圧をデータ“１”の場合は４Ｖ
に、データ“０”の場合は第一のｎ−ｃｈＭＯＳＦＥＴ
９２のウェル電位と同じ１Ｖに変化させても良い。この
ようにすると、データ“０”では分極と逆方向の電界が
発生するが、データ“１”では分極と同じ方向の電界と
なる。

【００６５】読み出し方法は、ビット線Ｂをフローティ
ング状態とし、第二のＭＯＳＦＥＴ９３と第三のＭＯＳ
ＦＥＴ９４をオフ状態としたままで、読み出しワード線
Ｗｒに電圧を印加する。そして、所望の時間、例えば、
１００ｎｓｅｃ後にセンスアンプを用いて、ビット線Ｂ
の電圧を参照電圧と比較することにより、データ判別を
行うことができる。

【００６６】また、データを保持しているときは、第二
のＭＯＳＦＥＴ９３と第三のＭＯＳＦＥＴ９４をオフ状
態にしたままとするが、１秒ごとにデータを読み出し、
データを書き込んだときの強誘電体容量７２と第一のｎ
−ｃｈＭＯＳＦＥＴ９２の接続部における電位を接続部
制御ビット線Ｂｆに与える、そして、第三のＭＯＳＦＥ
Ｔ９４をオン状態にして接続部の電位を設定し、第三の
ＭＯＳＦＥＴ９４をオフ状態にすることでリフレッシュ
処理を行うことができる。

【００６７】また、電源立ち上げ後には、第二及び第三
のＭＯＳＦＥＴ９３、９４をオン状態にし、接続部制御
ビット線Ｂｆをフローティング状態にしてから、ビット
線Ｂに電圧を印加することで強誘電体７２に電圧をかけ
る。そして、接続部制御ビット線Ｂｆの電位を、センス
アンプを用いて参照電位と比較することでデータを判別
し、再書き込みを行うことでデータ復帰処理を行うこと
ができる。なお、第二及び第三のＭＯＳＦＥＴ９３、９
４の代わりにリークのほとんどないメカニカルリレーを
用いた場合は、このリフレッシュ処理と立ち上げ時の処
理を行う必要がなくなる。

【００６８】＜第三実施例＞図８は、本発明における第
三実施例の半導体装置の回路図を示している。同図にお
いて、半導体素子は第一のｎ−ｃｈＭＯＳＦＥＴ９５、
第二のＭＯＳＦＥＴ９６、第三のＭＯＳＦＥＴ９７及び
強誘電体容量７３から形成してある。半導体装置の構成
は、第二のＭＯＳＦＥＴ９６のドレインを強誘電体容量
７３の一方の電極に接続してあり、さらに、強誘電体容
量７３のもう一方の電極に第一のｎ−ｃｈＭＯＳＦＥＴ
９５のゲートと第三のＭＯＳＦＥＴ９７のドレインを接
続してある。

【００６９】また、第二のＭＯＳＦＥＴ９６のソースに
書き込みビット線Ｂｗを接続し、第二のＭＯＳＦＥＴ９
６のゲートに書き込みワード線Ｗｗを接続してある。ま
た、第一のｎ−ｃｈＭＯＳＦＥＴ９５のドレインを読み
出しビット線Ｂｒに、ソースを読み出しワード線Ｗｒに
接続してあり、さらに、書き込みビット線Ｂｗと読み出
しビット線Ｂｒを共通にすることもできる。また、第三
のＭＯＳＦＥＴ９７のゲートを接続部制御ワード線Ｗｆ
に、ソースを接続部データ線Ｄｆに接続してある。ここ
で、第一のｎ−ｃｈＭＯＳＦＥＴ９５のドレインと読み
出しビット線Ｂｒとの間や、ソースと読み出しワード線
Ｗｒの間に第四のＭＯＳＦＥＴをつけることができる。

【００７０】強誘電体容量７３は、Ｉｒ／ＩｒＯ₂の積
層構造を上部電極とし、白金／チタンの積層構造を下部
電極としてあり、この電極間にＰｂ（Ｚｒ，Ｔｉ）Ｏ₃
を挟んだ構造としてある。上記の半導体素子をアレイ状
に並べることで、メモリアレイを構成することができ
る。

【００７１】次に、この半導体素子の動作方法について
説明する。第一のｎ−ｃｈＭＯＳＦＥＴ９５のウェル電
位は０Ｖに固定とする。また、接続部データ線Ｄｆは１
Ｖに固定とする。さらに、書き込みビット線Ｂｗの初期
電位は１Ｖとする。

【００７２】書き込みは、初めに書き込みビット線Ｂｗ
にデータに相当する電位、例えば“１”なら３Ｖ、
“０”なら０Ｖを与える。そして、第二のＭＯＳＦＥＴ
９６と第三のＭＯＳＦＥＴ９７をオン状態にし、強誘電
体容量７３に電圧を印加する。そして、第三のＭＯＳＦ
ＥＴ９７をオフ状態にし、書き込みビット線Ｂｗの電位
を１Ｖに戻してから第二のＭＯＳＦＥＴ９６をオフ状態
にすることで、書き込みが完了する。ここで、強誘電体
容量７３と第一のｎ−ｃｈＭＯＳＦＥＴ９５の接続部に
は、強誘電体容量７３の常誘電体成分による電荷が自由
電荷として生じる。

【００７３】読み出し方法は、読み出しビット線Ｂｒを
フローティング状態とし、第二のＭＯＳＦＥＴ９６と第
三のＭＯＳＦＥＴ９７をオフ状態としたままで、読み出
しワード線Ｗｒに電圧を印加する。そして、所望の時
間、例えば、２００ｎｓｅｃ後にセンスアンプを用い
て、ビット線Ｂｒの電圧を参照電圧と比較することによ
り、データ判別を行うことができる。ここで、第二のＭ
ＯＳＦＥＴ９６をオン状態にして書き込みビット線Ｂｗ
に電位を与えて読み出しを行うこともできる。

【００７４】また、データを保持しているときは、第二
のＭＯＳＦＥＴ９６と第三のＭＯＳＦＥＴ９７をオフ状
態にしたままとするが、１秒ごとにデータを読み出し、
再書き込みを行うことでリフレッシュ処理を行うことが
できる。

【００７５】また、電源立ち上げ後には、第二のＭＯＳ
ＦＥＴ９６をオン状態に、第三のＭＯＳＦＥＴ９７をオ
フ状態にしてから、書き込みビット線Ｂｗに電圧を印加
することで強誘電体容量７３に電圧をかける。ここで、
データすなわち分極量に応じた電荷が、強誘電体容量７
３と第一のｎ−ｃｈＭＯＳＦＥＴ９５の接続部に発生す
る。そして、読み出しビット線Ｂｒをフローティング状
態とした後、読み出しワード線Ｗｒに電圧を印加し、読
み出しビット線Ｂｒの電位を、センスアンプを用いて参
照電位と比較することでデータを判別する。また、再書
き込みを行うことでデータ復帰処理を行うことができ
る。なお、第二及び第三のＭＯＳＦＥＴ９６、９７の代
わりに、第二実施例と同様にメカニカルリレーを用いる
ことができる。

【００７６】上述したように、三つの具体的実施例によ
れば、ＭＯＳＦＥＴを用いても本発明の実施形態を実施
することができ、上述した実施形態と同様の効果を得る
ことができる。また、上述した各実施形態及び各実施例
においては、この発明を特定の条件で構成して説明して
あり、スイッチング素子はＭＯＳＦＥＴに限定されない
ことは勿論である。また、強誘電体容量の材質について
も、上述した材質に限定されないことは勿論である。

【００７７】

【発明の効果】以上説明したように、本発明によれば、
記憶素子の書き込み端子にスイッチング素子を設けるこ
とで、強誘電体容量素子の分極とは逆向きの電界の発生
を抑制することができ、データ保持特性の改善を実現し
た半導体装置を提供することができる。また、このスイ
ッチング素子を動作させることで、強誘電体容量素子の
分極とは逆向きの電界の発生を抑制することができとと
もに、強誘電体容量素子に分極と同じ向きの電界を発生
させることもできるので、データ保持特性を改善する動
作方法を提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明における第一実施形態の半導体
素子の模式図を示している。

【図２】図２は、第一実施形態におけるメモリアレイの
回路図を示している。

【図３】図３は、本発明における第二実施形態の半導体
素子の模式図を示している。

【図４】図４は、第二実施形態におけるメモリアレイの
回路図を示している。

【図５】図５は、第三実施形態におけるメモリアレイの
回路図を示している。

【図６】図６は、本発明における第一実施例の半導体装
置の回路図を示している。

【図７】図７は、本発明における第二実施例の半導体装
置の回路図を示している。

【図８】図８は、本発明における第三実施例の半導体装
置の回路図を示している。

【図９】図９は、特開平５−１４５０７７号公報にて開
示されたメモリ素子の概略拡大断面を示している。

【図１０】図１０は、特開平９−３２６２００号公報に
て開示された電界効果トランジスタのゲートと強誘電体
容量とを接続したメモリ素子回路を示している。

【符号の説明】

１半導体素子２半導体素子２０記憶素子２０ａ記憶素子端子２０ｂ記憶素子端子２０ｃ記憶素子端子４０スイッチング素子４０ａ入力端子４０ｂ制御端子４０ｃ出力端子４１第一スイッチング素子４１ａ入力端子４１ｂ制御端子４１ｃ出力端子４２第二スイッチング素子４２ａ入力端子４２ｂ制御端子４２ｃ出力端子６０接続部６１第一接続部６２第二接続部７０強誘電体容量素子７０ａ強誘電体容量素子端子７０ｂ強誘電体容量素子端子７１強誘電体容量７２強誘電体容量７３強誘電体容量８０出力素子８０ａ端子８０ｂ端子８０ｃ端子９０第一のｎ−ｃｈＭＯＳＦＥＴ９１第二のＭＯＳＦＥＴ９２第一のｎ−ｃｈＭＯＳＦＥＴ９３第二のＭＯＳＦＥＴ９４第三のＭＯＳＦＥＴ９５第一のｎ−ｃｈＭＯＳＦＥＴ９６第二のＭＯＳＦＥＴ９７第三のＭＯＳＦＥＴ１００メモリ素子１０１ｐ型シリコンウェル１０２高誘電体膜１０３白金層１０４強誘電体膜１０５ゲート白金層１０６ｎ+型ソース領域１０７ｎ+型ドレイン領域１０８チャネル領域１１０メモリ素子回路１１１電界効果トランジスタ１１２強誘電体容量素子１１３接続部１１４スイッチング素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792 Ｆターム(参考） 5B024 AA09 AA15 BA02 BA21 BA25 CA07 CA13 5F001 AA17 AA63 AB02 AB09 AD12 AD33 AD41 AE02 AE03 AF06 AF20 5F083 AD69 EP22 EP30 EP32 EP56 FR01 FR02 FR07 GA11 GA21 GA30 LA12 ZA21

Claims

【特許請求の範囲】

【請求項１】強誘電体材料を含み少なくとも三つの端
子を持つ記憶素子と、スイッチング素子とを有し、前記スイッチング素子の出力端子と前記記憶素子の書き
込み端子が接続されていることを特徴とする半導体装
置。
【請求項２】上記請求項１に記載の半導体装置におい
て、前記記憶素子は、電界効果トランジスタを有するととも
に、この電界効果トランジスタのゲート絶縁膜部分の少
なくとも一部以上が強誘電体材料であることを特徴とす
る半導体装置。
【請求項３】上記請求項１に記載の半導体装置におい
て、前記記憶素子は、電界効果トランジスタと強誘電体容量
素子とを有し、前記電界効果トランジスタのゲートを前
記強誘電体容量素子の一方の電極に接続したことを特徴
とする半導体装置。
【請求項４】上記請求項３に記載の半導体装置におい
て、前記強誘電体容量素子は、向かい合った少なくとも二つ
以上の導電体電極を有し、前記導電体電極間の少なくと
も一部以上に強誘電体材料を設けたことを特徴とする半
導体装置。
【請求項５】上記請求項１〜請求項４のいずれかに記
載の半導体装置において、スイッチング素子をオン状態にする手順と、スイッチング素子の入力端子に電圧を印加する手順と、前記電圧の少なくとも一部が印加している状態でスイッ
チング素子をオフ状態にする手順を有するデータ書き込
み方法。
【請求項６】強誘電体容量素子、出力素子及び二つの
スイッチング素子を有し、前記強誘電体容量素子の一方の端子に第一の前記スイッ
チング素子の出力端子が接続され、かつ、前記強誘電体
容量素子のもう一方の端子に前記出力素子の制御端子と
第二の前記スイッチング素子の出力端子が接続されてい
ることを特徴とする半導体装置。
【請求項７】上記請求項６に記載の半導体装置におい
て、前記出力素子は、電界効果トランジスタであることを特
徴とする半導体装置。
【請求項８】上記請求項６に記載の半導体装置におい
て、前記強誘電体容量素子は、向かい合った少なくとも二つ
以上の導電体電極を有し、前記導電体電極間の少なくと
も一部以上に強誘電体材料を配した構造であることを特
徴とする半導体装置。
【請求項９】上記請求項６〜請求項８のいずれかに記
載の半導体装置において、第二の前記スイッチング素子をオフにする手順と、第一の前記スイッチング素子をオン状態にする手順と、第一の前記スイッチング素子の入力端子に電圧を印加す
る手順と、前記電圧の少なくとも一部が印加している状態で第一の
前記スイッチング素子をオフ状態にする手順を有するデ
ータ書き込み方法。
【請求項１０】上記請求項６〜請求項８のいずれかに
記載の半導体装置において、第二の前記スイッチング素子をオンにする手順と、第一の前記スイッチング素子をオン状態にする手順と、第一の前記スイッチング素子の入力端子に電圧を印加す
る手順と、前記電圧の少なくとも一部が印加している状態で第二の
前記スイッチング素子をオフ状態にする手順と、前記電圧を所定の電位に戻したのち第一の前記スイッチ
ング素子をオフ状態にする手順を有するデータ書き込み
方法。