JPH08212771A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- JPH08212771A JPH08212771A JP7099257A JP9925795A JPH08212771A JP H08212771 A JPH08212771 A JP H08212771A JP 7099257 A JP7099257 A JP 7099257A JP 9925795 A JP9925795 A JP 9925795A JP H08212771 A JPH08212771 A JP H08212771A
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- ferroelectric capacitor
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Abstract
(57)【要約】
【目的】プレート電極の電位を固定したままでデータの
読み出しが行え、また読み出し時間を短くできる強誘電
体記憶装置を実現する。 【構成】書き込み時には強誘電体キャパシタＦＣ１，Ｆ
Ｃ２のプレート電極の電位をＶCC／２に固定し、スイッ
チングトランジスタＴｒ１，Ｔｒ２を所定期間導通さ
せ、ビット線ＢＬ１，ＢＬ２にプレート電極を挟んで高
低の電位ＶCCおよび０Ｖを印加して強誘電体キャパシタ
の分極状態を設定する。読み出し時は、プレート電極の
電位をＶCC／２に固定し、スイッチングトランジスタＴ
ｒ１，Ｔｒ２を所定期間導通させ、このときのビット線
ＢＬ１，ＢＬ２の電位変化の差を検出し、その差により
ビット線ＢＬ１，ＢＬ２をプレート電極の電位より高い
かまたは低い電位ＶCCおよび０Ｖにラッチさせ、そのと
きに強誘電体キャパシタＦＣ１，ＦＣ２の両端に印加さ
れる電圧により再度データの書き込みを行う。
読み出しが行え、また読み出し時間を短くできる強誘電
体記憶装置を実現する。 【構成】書き込み時には強誘電体キャパシタＦＣ１，Ｆ
Ｃ２のプレート電極の電位をＶCC／２に固定し、スイッ
チングトランジスタＴｒ１，Ｔｒ２を所定期間導通さ
せ、ビット線ＢＬ１，ＢＬ２にプレート電極を挟んで高
低の電位ＶCCおよび０Ｖを印加して強誘電体キャパシタ
の分極状態を設定する。読み出し時は、プレート電極の
電位をＶCC／２に固定し、スイッチングトランジスタＴ
ｒ１，Ｔｒ２を所定期間導通させ、このときのビット線
ＢＬ１，ＢＬ２の電位変化の差を検出し、その差により
ビット線ＢＬ１，ＢＬ２をプレート電極の電位より高い
かまたは低い電位ＶCCおよび０Ｖにラッチさせ、そのと
きに強誘電体キャパシタＦＣ１，ＦＣ２の両端に印加さ
れる電圧により再度データの書き込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体の分極反転を
利用した強誘電体記憶装置に関する。
利用した強誘電体記憶装置に関する。
【０００２】
【従来の技術】図２０に示すようなヒステリシス特性を
有する強誘電体の分極反転を利用した強誘電体不揮発性
メモリとしては、現在さまざまなものが提案されている
が、その中で代表的なものとして、２つのスイッチング
トランジスタと２つの強誘電体キャパシタにより１ビッ
トを構成するもの（２Ｔｒ−２Ｃａｐ方式という）と、
１つのスイッチングトランジスタと１つの強誘電体キャ
パシタにより１ビットを構成するもの（１Ｔｒ−１Ｃａ
ｐ方式）の２種類が提案されている。
有する強誘電体の分極反転を利用した強誘電体不揮発性
メモリとしては、現在さまざまなものが提案されている
が、その中で代表的なものとして、２つのスイッチング
トランジスタと２つの強誘電体キャパシタにより１ビッ
トを構成するもの（２Ｔｒ−２Ｃａｐ方式という）と、
１つのスイッチングトランジスタと１つの強誘電体キャ
パシタにより１ビットを構成するもの（１Ｔｒ−１Ｃａ
ｐ方式）の２種類が提案されている。
【０００３】図２１は、２Ｔｒ−２Ｃａｐ方式を採用し
た不揮発性メモリの基本的な１ビット構成を示す図であ
る。このメモリセルは、図２１に示すように、ビット線
ＢＬ１，ＢＬ２に対しドレインがそれぞれ接続されたｎ
チャネルＭＯＳトランジスタからなるスイッチングトラ
ンジスタＴｒ１，Ｔｒ２と、スイッチングトランジスタ
Ｔｒ１，Ｔｒ２のソースに対し一方の電極が接続された
強誘電体キャパシタＦＣ１，ＦＣ２との組み合わせ２組
によって１ビットが構成されている。各スイッチングト
ランジスタＴｒ１，Ｔｒ２のゲートが共通のワード線Ｗ
Ｌに接続され、強誘電体キャパシタＦＣ１，ＦＣ２の他
方の電極（プレート電極）が共通のプレート線ＰＬに接
続されている。そして、ビット線ＢＬ１，ＢＬ２は図示
しない書き込みおよび読み出し系回路に接続され、ワー
ド線ＷＬおよびプレート線ＰＬは図示しない行デコーダ
に接続される。
た不揮発性メモリの基本的な１ビット構成を示す図であ
る。このメモリセルは、図２１に示すように、ビット線
ＢＬ１，ＢＬ２に対しドレインがそれぞれ接続されたｎ
チャネルＭＯＳトランジスタからなるスイッチングトラ
ンジスタＴｒ１，Ｔｒ２と、スイッチングトランジスタ
Ｔｒ１，Ｔｒ２のソースに対し一方の電極が接続された
強誘電体キャパシタＦＣ１，ＦＣ２との組み合わせ２組
によって１ビットが構成されている。各スイッチングト
ランジスタＴｒ１，Ｔｒ２のゲートが共通のワード線Ｗ
Ｌに接続され、強誘電体キャパシタＦＣ１，ＦＣ２の他
方の電極（プレート電極）が共通のプレート線ＰＬに接
続されている。そして、ビット線ＢＬ１，ＢＬ２は図示
しない書き込みおよび読み出し系回路に接続され、ワー
ド線ＷＬおよびプレート線ＰＬは図示しない行デコーダ
に接続される。
【０００４】このような構成を有する２Ｔｒ−２Ｃａｐ
方式では、書き込み動作において２本の対になるビット
線に接続されている強誘電体キャパシタの強誘電体膜を
それぞれ反対方向に分極させ、読み出し動作でその分極
状態を読み出す。以下に ２Ｔｒ−２Ｃａｐ方式を採用
した不揮発性メモリにおけるデータの書き込み、読み出
し動作について、図２２〜図２６を参照しつつ説明す
る。
方式では、書き込み動作において２本の対になるビット
線に接続されている強誘電体キャパシタの強誘電体膜を
それぞれ反対方向に分極させ、読み出し動作でその分極
状態を読み出す。以下に ２Ｔｒ−２Ｃａｐ方式を採用
した不揮発性メモリにおけるデータの書き込み、読み出
し動作について、図２２〜図２６を参照しつつ説明す
る。
【０００５】まず、図２２および図２３を参照しつつ、
書き込み動作について説明する。図２２は書き込み時に
おける各端子に印加される電位のタイミングチャートで
あり、図２３はその時の強誘電体キャパシタの分極状態
を示している。書き込み時には、まず、図中のＴ１に示
すように、ビット線ＢＬ１に接地ＧＮＤレベル「０」Ｖ
を、ビット線ＢＬ２に電源電圧ＶCCを印加し、ワード線
ＷＬに（ＶCC＋１Ｖ）を印加する。なお、ワード線ＷＬ
の設定レベルを（ＶCC＋１Ｖ）としたのは、スイッチン
グトランジスタのしきい値電圧ＶｔｈがＶｔｈ＜１Ｖで
あることから、「＋１Ｖ」してトランジスタによる電位
降下を防ぐためである。これにより、スイッチングトラ
ンジスタＴｒ１，Ｔｒ２が導通状態となり、強誘電体キ
ャパシタＦＣ１のビット線側電極（一方の電極）に接地
ＧＮＤレベル、すなわち「０」Ｖの電圧が印加され、強
誘電体キャパシタＦＣ２のビット線側電極に電圧ＶCCが
印加される。このとき、プレート線ＰＬは「０」Ｖ（接
地レベル）に保持されている。その結果、強誘電体キャ
パシタＦＣ２側でのみビット線側電極からプレート電極
方向に向かう分極状態となる。
書き込み動作について説明する。図２２は書き込み時に
おける各端子に印加される電位のタイミングチャートで
あり、図２３はその時の強誘電体キャパシタの分極状態
を示している。書き込み時には、まず、図中のＴ１に示
すように、ビット線ＢＬ１に接地ＧＮＤレベル「０」Ｖ
を、ビット線ＢＬ２に電源電圧ＶCCを印加し、ワード線
ＷＬに（ＶCC＋１Ｖ）を印加する。なお、ワード線ＷＬ
の設定レベルを（ＶCC＋１Ｖ）としたのは、スイッチン
グトランジスタのしきい値電圧ＶｔｈがＶｔｈ＜１Ｖで
あることから、「＋１Ｖ」してトランジスタによる電位
降下を防ぐためである。これにより、スイッチングトラ
ンジスタＴｒ１，Ｔｒ２が導通状態となり、強誘電体キ
ャパシタＦＣ１のビット線側電極（一方の電極）に接地
ＧＮＤレベル、すなわち「０」Ｖの電圧が印加され、強
誘電体キャパシタＦＣ２のビット線側電極に電圧ＶCCが
印加される。このとき、プレート線ＰＬは「０」Ｖ（接
地レベル）に保持されている。その結果、強誘電体キャ
パシタＦＣ２側でのみビット線側電極からプレート電極
方向に向かう分極状態となる。
【０００６】その後、図中のＴ２に示すように、プレー
ト線ＰＬに電源電圧ＶCCを印加し、続いて図中のＴ３に
示すように、プレート線ＰＬに「０」Ｖを印加する。す
なわち、プレート線ＰＬに対し、ワード線ＷＬが電源電
圧ＶCCレベルに保持されている期間に、ＧＮＤ（０Ｖ）
→ＶCC→ＧＮＤ（０Ｖ）のパルスを印加する。これによ
り、強誘電体キャパシタＦＣ２の分極状態はビット線側
電極からプレート線側電極方向に向かう状態に保持され
たままで、強誘電体キャパシタＦＣ１において分極が起
こり、プレート電極からビット線側電極方向に向かう分
極状態となる。すなわち、強誘電体キャパシタＦＣ１，
ＦＣ２がそれぞれ反対方向に分極し、その状態が図２０
に示すヒステリシス曲線におけるＤ点、Ｂ点にそれぞれ
移動し書き込みが終了する。
ト線ＰＬに電源電圧ＶCCを印加し、続いて図中のＴ３に
示すように、プレート線ＰＬに「０」Ｖを印加する。す
なわち、プレート線ＰＬに対し、ワード線ＷＬが電源電
圧ＶCCレベルに保持されている期間に、ＧＮＤ（０Ｖ）
→ＶCC→ＧＮＤ（０Ｖ）のパルスを印加する。これによ
り、強誘電体キャパシタＦＣ２の分極状態はビット線側
電極からプレート線側電極方向に向かう状態に保持され
たままで、強誘電体キャパシタＦＣ１において分極が起
こり、プレート電極からビット線側電極方向に向かう分
極状態となる。すなわち、強誘電体キャパシタＦＣ１，
ＦＣ２がそれぞれ反対方向に分極し、その状態が図２０
に示すヒステリシス曲線におけるＤ点、Ｂ点にそれぞれ
移動し書き込みが終了する。
【０００７】次に、読み出し動作について、図２４〜図
２６を参照しつつ説明する。まず、図２４および図２５
中のＴ１に示すように、ビット線ＢＬ１，ＢＬ２に
「０」Ｖを印加し、その後オープンとする。このとき
も、ワード線ＷＬには（Ｖ CC＋１Ｖ）を印加する。次
に、図中Ｔ２に示すように、プレート線ＰＬの電位を
「０」Ｖから電源電圧ＶCCまで立ち上げる。ここで、図
２６に示すように、メモリセルの構成はプレート線ＰＬ
からみた場合、強誘電体キャパシタＦＣとビット線ＢＬ
の寄生容量Ｃｂが直列に接続された等価回路により表さ
れることから、プレート線ＰＬを接地レベル「０」Ｖか
ら電源電圧ＶCCに立ち上げると強誘電体の分極状態によ
ってビット線ＢＬに出力される電位が異なる。
２６を参照しつつ説明する。まず、図２４および図２５
中のＴ１に示すように、ビット線ＢＬ１，ＢＬ２に
「０」Ｖを印加し、その後オープンとする。このとき
も、ワード線ＷＬには（Ｖ CC＋１Ｖ）を印加する。次
に、図中Ｔ２に示すように、プレート線ＰＬの電位を
「０」Ｖから電源電圧ＶCCまで立ち上げる。ここで、図
２６に示すように、メモリセルの構成はプレート線ＰＬ
からみた場合、強誘電体キャパシタＦＣとビット線ＢＬ
の寄生容量Ｃｂが直列に接続された等価回路により表さ
れることから、プレート線ＰＬを接地レベル「０」Ｖか
ら電源電圧ＶCCに立ち上げると強誘電体の分極状態によ
ってビット線ＢＬに出力される電位が異なる。
【０００８】つまり、強誘電体キャパシタＦＣ２の分極
状態は、図２０に示すヒステリシス曲線においてＢ点か
らＣ点に向かって移動し分極反転する。これに対して、
強誘電体キャパシタＦＣ１の分極状態は、Ｄ点からＣ点
に向かって移動し分極反転しない。したがって、分極反
転する強誘電体キャパシタＦＣ２は分極反転しない強誘
電体キャパシタＦＣ１に比べて分極の変化に伴う電荷量
の移動が大きく、ビット線ＢＬ２はビット線ＢＬ１に比
べて電位が上昇する。このビット線電位の差をビット線
ＢＬ１，ＢＬ２が接続される図示しない差動型のセンス
アンプを駆動して電位の大小によりＶCCと０ｖにそれぞ
れラッチすることにより読み出しを行う。そして、図中
のＴ３に示すように、最後に再びプレート線ＰＬに
「０」Ｖを印加することにより、分極反転してしまった
強誘電体キャパシタＦＣ２を元の分極状態に戻す。これ
により、読み出しの一連の動作が完了する。
状態は、図２０に示すヒステリシス曲線においてＢ点か
らＣ点に向かって移動し分極反転する。これに対して、
強誘電体キャパシタＦＣ１の分極状態は、Ｄ点からＣ点
に向かって移動し分極反転しない。したがって、分極反
転する強誘電体キャパシタＦＣ２は分極反転しない強誘
電体キャパシタＦＣ１に比べて分極の変化に伴う電荷量
の移動が大きく、ビット線ＢＬ２はビット線ＢＬ１に比
べて電位が上昇する。このビット線電位の差をビット線
ＢＬ１，ＢＬ２が接続される図示しない差動型のセンス
アンプを駆動して電位の大小によりＶCCと０ｖにそれぞ
れラッチすることにより読み出しを行う。そして、図中
のＴ３に示すように、最後に再びプレート線ＰＬに
「０」Ｖを印加することにより、分極反転してしまった
強誘電体キャパシタＦＣ２を元の分極状態に戻す。これ
により、読み出しの一連の動作が完了する。
【０００９】以上のように、２Ｔｒ−２Ｃａｐ方式を採
用した不揮発性メモリにおける読み出し動作は、プレー
ト線電位を上げてデータをラッチする動作と、その後プ
レート線ＰＬの電位を下げてデータの再書き込みを行う
動作との２サイクルにより構成されている。
用した不揮発性メモリにおける読み出し動作は、プレー
ト線電位を上げてデータをラッチする動作と、その後プ
レート線ＰＬの電位を下げてデータの再書き込みを行う
動作との２サイクルにより構成されている。
【００１０】また、図２７は、１Ｔｒ−１Ｃａｐ方式を
採用した不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣは、図２７に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方の電極が接続された強誘電体キャパシタＦ
Ｃ１によって１ビットが構成されており、スイッチング
トランジスタＴｒ１のゲートがワード線ＷＬに接続さ
れ、強誘電体キャパシタＦＣ１の他方の電極（プレート
電極）がプレート線ＰＬに接続されている。そして、こ
の１Ｔｒ−１Ｃａｐ方式を採用した不揮発性メモリに
は、リファレンス用のビット線ＢＬ２にドレインが接続
されたリファレンス用スイッチングトランジスタＲＴｒ
１と、スイッチングトランジスタＲＴｒ１のソースに対
し一方の電極が接続されたリファレンス用強誘電体キャ
パシタＲＦＣ１によって構成されるリファレンスセルＲ
ＭＣが設けられ、スイッチングトランジスタＲＴｒ１の
ゲートがリファレンス用ワード線ＲＷＬに接続され、強
誘電体キャパシタＲＦＣ１の他方の電極がリファレンス
用プレート線ＲＰＬに接続されている。リファレンスセ
ルＲＭＣの強誘電体キャパシタＲＦＣ１は分極反転しな
いように通常の誘電体として用い、リファレンス用プレ
ート線ＲＰＬに電圧ＶCCを印加した時のビット線電位の
変化が、メモリセルＭＣの分極反転、非分極反転時のビ
ット線電位変化の中間にくるようにキャパシタ面積を設
定する。
採用した不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣは、図２７に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方の電極が接続された強誘電体キャパシタＦ
Ｃ１によって１ビットが構成されており、スイッチング
トランジスタＴｒ１のゲートがワード線ＷＬに接続さ
れ、強誘電体キャパシタＦＣ１の他方の電極（プレート
電極）がプレート線ＰＬに接続されている。そして、こ
の１Ｔｒ−１Ｃａｐ方式を採用した不揮発性メモリに
は、リファレンス用のビット線ＢＬ２にドレインが接続
されたリファレンス用スイッチングトランジスタＲＴｒ
１と、スイッチングトランジスタＲＴｒ１のソースに対
し一方の電極が接続されたリファレンス用強誘電体キャ
パシタＲＦＣ１によって構成されるリファレンスセルＲ
ＭＣが設けられ、スイッチングトランジスタＲＴｒ１の
ゲートがリファレンス用ワード線ＲＷＬに接続され、強
誘電体キャパシタＲＦＣ１の他方の電極がリファレンス
用プレート線ＲＰＬに接続されている。リファレンスセ
ルＲＭＣの強誘電体キャパシタＲＦＣ１は分極反転しな
いように通常の誘電体として用い、リファレンス用プレ
ート線ＲＰＬに電圧ＶCCを印加した時のビット線電位の
変化が、メモリセルＭＣの分極反転、非分極反転時のビ
ット線電位変化の中間にくるようにキャパシタ面積を設
定する。
【００１１】次に、１Ｔｒ−１Ｃａｐ方式を採用した不
揮発性メモリにおけるデータの書き込み、読み出し動作
について、図２８〜図３１を参照しつつ説明する。図２
８および図２９が書き込み時のタイミングチャートおよ
び分極状態をそれぞれ示し、図３０および図３１が読み
出し時のタイミングチャートおよび分極状態をそれぞれ
示している。
揮発性メモリにおけるデータの書き込み、読み出し動作
について、図２８〜図３１を参照しつつ説明する。図２
８および図２９が書き込み時のタイミングチャートおよ
び分極状態をそれぞれ示し、図３０および図３１が読み
出し時のタイミングチャートおよび分極状態をそれぞれ
示している。
【００１２】この、１Ｔｒ−１Ｃａｐの方式の場合にお
いても、基本的には上述した２Ｔｒ−２Ｃａｐ方式と同
様な方法により書き込み、読み出しを行う。この場合異
なるのは、通常のメモリセルが接続された各ビット線と
リファレンスセルに接続されたビット線との間で電位の
差を検出することである。
いても、基本的には上述した２Ｔｒ−２Ｃａｐ方式と同
様な方法により書き込み、読み出しを行う。この場合異
なるのは、通常のメモリセルが接続された各ビット線と
リファレンスセルに接続されたビット線との間で電位の
差を検出することである。
【００１３】データ書き込みは、図２８および図２９に
示すような各線の電圧制御が行われて、１つの強誘電体
キャパシタの分極状態を、図２０のヒステリシス曲線に
おける状態０（Ｓｔａｔｅ０）のＤ点または状態１（Ｓ
ｔａｔｅ１）のＢ点に設定することにより１ビットの書
き込みを行う。
示すような各線の電圧制御が行われて、１つの強誘電体
キャパシタの分極状態を、図２０のヒステリシス曲線に
おける状態０（Ｓｔａｔｅ０）のＤ点または状態１（Ｓ
ｔａｔｅ１）のＢ点に設定することにより１ビットの書
き込みを行う。
【００１４】読み出しでは、図３０および図３１に示す
ように、通常のワード線ＷＬ、プレート線ＰＬの他に、
リファレンスセル用のワード線ＲＷＬ、プレート線ＲＰ
Ｌを駆動し、リファレンスセルＲＭＣが接続されたビッ
ト線ＢＬ２の電位とメモリセルが接続されたビット線Ｂ
Ｌ１の分極状態に応じた電位との差を検出する。したが
って、リファレンスセルＲＭＣは分極反転させずに使用
されるため、再書き込み動作に入らないように、リファ
レンス用ワード線ＲＷＬはリファレンス用プレート線Ｒ
ＰＬよりも早いタイミングで立ち下がるように設定され
る。
ように、通常のワード線ＷＬ、プレート線ＰＬの他に、
リファレンスセル用のワード線ＲＷＬ、プレート線ＲＰ
Ｌを駆動し、リファレンスセルＲＭＣが接続されたビッ
ト線ＢＬ２の電位とメモリセルが接続されたビット線Ｂ
Ｌ１の分極状態に応じた電位との差を検出する。したが
って、リファレンスセルＲＭＣは分極反転させずに使用
されるため、再書き込み動作に入らないように、リファ
レンス用ワード線ＲＷＬはリファレンス用プレート線Ｒ
ＰＬよりも早いタイミングで立ち下がるように設定され
る。
【００１５】なお、１Ｔｒ−１Ｃａｐ方式を採用した不
揮発性メモリにおける読み出し動作は、プレート線電位
の検出と、メモリセルＭＣへのデータの再書き込みを行
う動作との２サイクルにより構成されている。
揮発性メモリにおける読み出し動作は、プレート線電位
の検出と、メモリセルＭＣへのデータの再書き込みを行
う動作との２サイクルにより構成されている。
【００１６】
【発明が解決しようとする課題】以上の説明から明らか
なように、これらの方式のメモリのデータ書き込み／読
み出し動作では、選択したメモリセルが接続された特定
のプレート線ＰＬに高速のパルスを印加しなくてはなら
ず、メモリセルアレイの構成としては、ワード線ＷＬに
対し平行に低抵抗のプレート線ＰＬを形成する必要が生
ずる。上述した強誘電体メモリと同様に、１トランジス
タ−１キャパシタにより１ビットが構成されるＤＲＡＭ
では、プレート線の全てのセルの電位は常に接地ＧＮＤ
レベルもしくはＶCC／２に固定されているので、プレー
ト線をワード線毎に分割する必要がなく、プレート電極
はメモリセルアレイに全面敷き詰められる単純なパター
ンとなり、また抵抗値も特別に低くする必要はない。
なように、これらの方式のメモリのデータ書き込み／読
み出し動作では、選択したメモリセルが接続された特定
のプレート線ＰＬに高速のパルスを印加しなくてはなら
ず、メモリセルアレイの構成としては、ワード線ＷＬに
対し平行に低抵抗のプレート線ＰＬを形成する必要が生
ずる。上述した強誘電体メモリと同様に、１トランジス
タ−１キャパシタにより１ビットが構成されるＤＲＡＭ
では、プレート線の全てのセルの電位は常に接地ＧＮＤ
レベルもしくはＶCC／２に固定されているので、プレー
ト線をワード線毎に分割する必要がなく、プレート電極
はメモリセルアレイに全面敷き詰められる単純なパター
ンとなり、また抵抗値も特別に低くする必要はない。
【００１７】しかし、強誘電体メモリではワード線を分
割するためにパターニング精度の制約上メモリセル当た
りの面積を小さくすることができず、また、低抵抗化の
ために電極の厚さを増やす必要が生じセルアレイ内に段
差ができやすく、高集積のメモリを形成するのが困難に
なる。よって、ＤＲＡＭと同様に、プレート電極の電位
を固定したまま書き込み／読み出しができる強誘電体メ
モリの実現が切望されていた。
割するためにパターニング精度の制約上メモリセル当た
りの面積を小さくすることができず、また、低抵抗化の
ために電極の厚さを増やす必要が生じセルアレイ内に段
差ができやすく、高集積のメモリを形成するのが困難に
なる。よって、ＤＲＡＭと同様に、プレート電極の電位
を固定したまま書き込み／読み出しができる強誘電体メ
モリの実現が切望されていた。
【００１８】また、上述した強誘電体メモリの読み出し
動作は、ビット線電位変化の検知（データラッチ）と、
その後の再書き込み動作の２サイクルによって構成され
ている。つまり、ワード線ＷＬを選択している間にプレ
ート線ＰＬを「０」Ｖから電源電圧ＶCCに立ち上げ、そ
の後再度電源電圧ＶCCから「０」Ｖに立ち下げるという
動作を行わなければならない。通常のＤＲＡＭでは、デ
ータのラッチとともに再書き込みが行われているが、上
述した強誘電体メモリではＤＲＡＭの約２倍の時間がか
かってしまうことになる。よって、ＤＲＡＭ同様に、ビ
ット線電位変化の検知と再書き込みを１サイクルで行う
ものが切望されている。
動作は、ビット線電位変化の検知（データラッチ）と、
その後の再書き込み動作の２サイクルによって構成され
ている。つまり、ワード線ＷＬを選択している間にプレ
ート線ＰＬを「０」Ｖから電源電圧ＶCCに立ち上げ、そ
の後再度電源電圧ＶCCから「０」Ｖに立ち下げるという
動作を行わなければならない。通常のＤＲＡＭでは、デ
ータのラッチとともに再書き込みが行われているが、上
述した強誘電体メモリではＤＲＡＭの約２倍の時間がか
かってしまうことになる。よって、ＤＲＡＭ同様に、ビ
ット線電位変化の検知と再書き込みを１サイクルで行う
ものが切望されている。
【００１９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、プレート電極の電位を固定した
ままデータの読み出しが行え、プレート電極を分割する
必要がなく、プレート線の微細パターニングが不要で高
集積化を実現でき、また読み出し動作の高速化を図れる
強誘電体記憶装置を提供することにある。
のであり、その目的は、プレート電極の電位を固定した
ままデータの読み出しが行え、プレート電極を分割する
必要がなく、プレート線の微細パターニングが不要で高
集積化を実現でき、また読み出し動作の高速化を図れる
強誘電体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ビット線に接続されたスイッチングトラ
ンジスタと当該スイッチングトランジスタに直列接続さ
れた強誘電体キャパシタとの組み合わせ２組によって１
ビットが構成され、それぞれの強誘電体キャパシタは異
なる方向に分極され、その分極の方向により２値のデー
タを記憶する強誘電体記憶装置であって、書き込み動作
時に、強誘電体キャパシタ端のプレート電極を一定の電
位に固定し、スイッチングトランジスタを所定期間だけ
導通させる手段と、２本のビット線に、プレート電極の
電位を挟んで高低の電位をそれぞれ印加する手段とを有
する。また、書き込み動作時に、スイッチングトランジ
スタを所定期間だけ導通させた状態で、強誘電体キャパ
シタ端のプレート電極に対して一定の電位を印加する手
段と、２本のビット線に、プレート電極の電位を挟んで
高低の電位をそれぞれ印加する手段とを有する。
め、本発明は、ビット線に接続されたスイッチングトラ
ンジスタと当該スイッチングトランジスタに直列接続さ
れた強誘電体キャパシタとの組み合わせ２組によって１
ビットが構成され、それぞれの強誘電体キャパシタは異
なる方向に分極され、その分極の方向により２値のデー
タを記憶する強誘電体記憶装置であって、書き込み動作
時に、強誘電体キャパシタ端のプレート電極を一定の電
位に固定し、スイッチングトランジスタを所定期間だけ
導通させる手段と、２本のビット線に、プレート電極の
電位を挟んで高低の電位をそれぞれ印加する手段とを有
する。また、書き込み動作時に、スイッチングトランジ
スタを所定期間だけ導通させた状態で、強誘電体キャパ
シタ端のプレート電極に対して一定の電位を印加する手
段と、２本のビット線に、プレート電極の電位を挟んで
高低の電位をそれぞれ印加する手段とを有する。
【００２１】また、本発明は、ビット線に接続されたス
イッチングトランジスタと当該スイッチングトランジス
タに直列接続された強誘電体キャパシタとの組み合わせ
２組によって１ビットが構成され、それぞれの強誘電体
キャパシタは異なる方向に分極され、その分極の方向に
より２値のデータを記憶する強誘電体記憶装置であっ
て、読み出し動作時に、強誘電体キャパシタ端のプレー
ト電極の電位を固定し、スイッチングトランジスタを所
定期間だけ導通させる手段と、スイッチングトランジス
タを導通させた時の２本のビット線の電位変化の差を検
出し、その差により２本のビット線をそれぞれプレート
電極の電位よりも高いかまたは低い電位にラッチし、そ
のときに強誘電体キャパシタの両端に印加される電圧に
より再度データの書き込みを行わせる手段とを有する。
また、読み出し動作時に、スイッチングトランジスタを
所定期間だけ導通させた状態で、強誘電体キャパシタ端
のプレート電極に対して一定の電位を印加する手段と、
プレート電極に電位を印加した時の２本のビット線の電
位変化の差を検出し、その差により２本のビット線をそ
れぞれプレート電極の電位よりも高いかまたは低い電位
にラッチし、そのときに強誘電体キャパシタの両端に印
加される電圧により再度データの書き込みを行わせる手
段とを有する。
イッチングトランジスタと当該スイッチングトランジス
タに直列接続された強誘電体キャパシタとの組み合わせ
２組によって１ビットが構成され、それぞれの強誘電体
キャパシタは異なる方向に分極され、その分極の方向に
より２値のデータを記憶する強誘電体記憶装置であっ
て、読み出し動作時に、強誘電体キャパシタ端のプレー
ト電極の電位を固定し、スイッチングトランジスタを所
定期間だけ導通させる手段と、スイッチングトランジス
タを導通させた時の２本のビット線の電位変化の差を検
出し、その差により２本のビット線をそれぞれプレート
電極の電位よりも高いかまたは低い電位にラッチし、そ
のときに強誘電体キャパシタの両端に印加される電圧に
より再度データの書き込みを行わせる手段とを有する。
また、読み出し動作時に、スイッチングトランジスタを
所定期間だけ導通させた状態で、強誘電体キャパシタ端
のプレート電極に対して一定の電位を印加する手段と、
プレート電極に電位を印加した時の２本のビット線の電
位変化の差を検出し、その差により２本のビット線をそ
れぞれプレート電極の電位よりも高いかまたは低い電位
にラッチし、そのときに強誘電体キャパシタの両端に印
加される電圧により再度データの書き込みを行わせる手
段とを有する。
【００２２】また、本発明は、ビット線に接続されたス
イッチングトランジスタと、当該スイッチングトランジ
スタに直列接続された強誘電体キャパシタによって１ビ
ットが構成され、強誘電体の分極の方向によって２値の
データを記憶する強誘電体記憶装置であって、書き込み
動作時に、強誘電体キャパシタ端のプレート電極を一定
の電位に固定し、スイッチングトランジスタを所定期間
だけ導通させる手段と、２本のビット線に、プレート電
極の電位を挟んで高低の電位をそれぞれ印加する手段と
を有する。また、書き込み動作時に、スイッチングトラ
ンジスタを所定期間だけ導通させた状態で、強誘電体キ
ャパシタ端のプレート電極に対して一定の電位を印加す
る手段と、２本のビット線に、プレート電極の電位を挟
んで高低の電位をそれぞれ印加する手段とを有する。
イッチングトランジスタと、当該スイッチングトランジ
スタに直列接続された強誘電体キャパシタによって１ビ
ットが構成され、強誘電体の分極の方向によって２値の
データを記憶する強誘電体記憶装置であって、書き込み
動作時に、強誘電体キャパシタ端のプレート電極を一定
の電位に固定し、スイッチングトランジスタを所定期間
だけ導通させる手段と、２本のビット線に、プレート電
極の電位を挟んで高低の電位をそれぞれ印加する手段と
を有する。また、書き込み動作時に、スイッチングトラ
ンジスタを所定期間だけ導通させた状態で、強誘電体キ
ャパシタ端のプレート電極に対して一定の電位を印加す
る手段と、２本のビット線に、プレート電極の電位を挟
んで高低の電位をそれぞれ印加する手段とを有する。
【００２３】また、本発明は、ビット線に接続されたス
イッチングトランジスタと、当該スイッチングトランジ
スタに直列接続された強誘電体キャパシタによって１ビ
ットが構成され、強誘電体の分極の方向によって２値の
データを記憶する強誘電体記憶装置であって、読み出し
動作時に、プレート電極の電位を固定し、スイッチング
トランジスタを所定期間だけ導通させる手段と、スイッ
チングトランジスタを導通させた時のビット線電位と、
別に設けられたリファレンス電位との差を検出し、その
差によりビット線をプレート電極の電位よりも高いかま
たは低い電位にラッチし、そのときに強誘電体キャパシ
タの両端に印加される電圧により再度データの書き込み
を行わせる手段とを有する。また、読み出し動作時に、
スイッチングトランジスタを所定期間だけ導通させた状
態で、強誘電体キャパシタ端のプレート電極に対して一
定の電位を印加する手段と、プレート電極に電位を印加
した時のビット線電位と、別に設けられたリファレンス
電位との差を検出し、その差によりビット線をそれぞれ
プレート電極の電位よりも高いかまたは低い電位にラッ
チし、そのときに強誘電体キャパシタの両端に印加され
る電圧により再度データの書き込みを行わせる手段とを
有する。
イッチングトランジスタと、当該スイッチングトランジ
スタに直列接続された強誘電体キャパシタによって１ビ
ットが構成され、強誘電体の分極の方向によって２値の
データを記憶する強誘電体記憶装置であって、読み出し
動作時に、プレート電極の電位を固定し、スイッチング
トランジスタを所定期間だけ導通させる手段と、スイッ
チングトランジスタを導通させた時のビット線電位と、
別に設けられたリファレンス電位との差を検出し、その
差によりビット線をプレート電極の電位よりも高いかま
たは低い電位にラッチし、そのときに強誘電体キャパシ
タの両端に印加される電圧により再度データの書き込み
を行わせる手段とを有する。また、読み出し動作時に、
スイッチングトランジスタを所定期間だけ導通させた状
態で、強誘電体キャパシタ端のプレート電極に対して一
定の電位を印加する手段と、プレート電極に電位を印加
した時のビット線電位と、別に設けられたリファレンス
電位との差を検出し、その差によりビット線をそれぞれ
プレート電極の電位よりも高いかまたは低い電位にラッ
チし、そのときに強誘電体キャパシタの両端に印加され
る電圧により再度データの書き込みを行わせる手段とを
有する。
【００２４】また、本発明の強誘電体記憶装置では、プ
レート電極の固定電位が、書き込み、読み出し時にビッ
ト線に印加される高低の電位の中間に設定される。ま
た、本発明の強誘電体記憶装置では、メモリの動作時
に、一定時間毎にビット線に対しプレート電極の固定電
圧と同じ電圧を供給し、スイッチングトランジスタを導
通させる手段を有する。
レート電極の固定電位が、書き込み、読み出し時にビッ
ト線に印加される高低の電位の中間に設定される。ま
た、本発明の強誘電体記憶装置では、メモリの動作時
に、一定時間毎にビット線に対しプレート電極の固定電
圧と同じ電圧を供給し、スイッチングトランジスタを導
通させる手段を有する。
【００２５】
【作用】本発明の強誘電体記憶装置によれば、たとえば
２Ｔｒ−２Ｃａｐ方式の場合、書き込み動作時には、強
誘電体キャパシタ端のプレート電極が一定の電位に固定
され、スイッチングトランジスタが所定期間だけ導通状
態に制御され、２本のビット線に、プレート電極の電位
を挟んで高低の電位がそれぞれ印加されて、強誘電体キ
ャパシタの分極状態が設定される。また、書き込み動作
時には、たとえばスイッチングトランジスタが所定期間
だけ導通状態に制御された状態で、強誘電体キャパシタ
端のプレート電極に一定の電位が印加され、２本のビッ
ト線に、プレート電極の電位を挟んで高低の電位がそれ
ぞれ印加されて、強誘電体キャパシタの分極状態が設定
される。
２Ｔｒ−２Ｃａｐ方式の場合、書き込み動作時には、強
誘電体キャパシタ端のプレート電極が一定の電位に固定
され、スイッチングトランジスタが所定期間だけ導通状
態に制御され、２本のビット線に、プレート電極の電位
を挟んで高低の電位がそれぞれ印加されて、強誘電体キ
ャパシタの分極状態が設定される。また、書き込み動作
時には、たとえばスイッチングトランジスタが所定期間
だけ導通状態に制御された状態で、強誘電体キャパシタ
端のプレート電極に一定の電位が印加され、２本のビッ
ト線に、プレート電極の電位を挟んで高低の電位がそれ
ぞれ印加されて、強誘電体キャパシタの分極状態が設定
される。
【００２６】また、読み出し動作時には、プレート電極
の電位が固定され、スイッチングトランジスタが所定期
間だけ導通状態に制御される。そして、スイッチングト
ランジスタを導通させた時の２本のビット線の電位変化
の差が検出され、その差により２本のビット線をそれぞ
れプレート電極の電位よりも高いかまたは低い電位にラ
ッチされ、そのときに強誘電体キャパシタの両端に印加
される電圧により再度データの書き込みが行われる。こ
の再度の書き込みによりデータの消失が防止される。ま
た、読み出し動作時には、たとえばスイッチングトラン
ジスタが所定期間だけ導通状態に制御された状態で、強
誘電体キャパシタ端のプレート電極に一定の電位が印加
される。そして、スイッチングトランジスタを導通させ
た時の２本のビット線の電位変化の差が検出され、その
差により２本のビット線をそれぞれプレート電極の電位
よりも高いかまたは低い電位にラッチされ、そのときに
強誘電体キャパシタの両端に印加される電圧により再度
データの書き込みが行われる。
の電位が固定され、スイッチングトランジスタが所定期
間だけ導通状態に制御される。そして、スイッチングト
ランジスタを導通させた時の２本のビット線の電位変化
の差が検出され、その差により２本のビット線をそれぞ
れプレート電極の電位よりも高いかまたは低い電位にラ
ッチされ、そのときに強誘電体キャパシタの両端に印加
される電圧により再度データの書き込みが行われる。こ
の再度の書き込みによりデータの消失が防止される。ま
た、読み出し動作時には、たとえばスイッチングトラン
ジスタが所定期間だけ導通状態に制御された状態で、強
誘電体キャパシタ端のプレート電極に一定の電位が印加
される。そして、スイッチングトランジスタを導通させ
た時の２本のビット線の電位変化の差が検出され、その
差により２本のビット線をそれぞれプレート電極の電位
よりも高いかまたは低い電位にラッチされ、そのときに
強誘電体キャパシタの両端に印加される電圧により再度
データの書き込みが行われる。
【００２７】また、本発明の強誘電体記憶装置が、たと
えば１Ｔｒ−１Ｃａｐ方式の場合、書き込み動作時に
は、強誘電体キャパシタ端のプレート電極が一定の電位
に固定され、スイッチングトランジスタが所定期間だけ
導通状態に制御され、ビット線に、プレート電極の電位
を挟んで高いかまたは低い電位が印加されて、強誘電体
キャパシタの分極状態が設定される。また、書き込み動
作時には、たとえばスイッチングトランジスタが所定期
間だけ導通状態に制御された状態で、強誘電体キャパシ
タ端のプレート電極に一定の電位が印加され、ビット線
に、プレート電極の電位を挟んで高いかまたは低い電位
が印加されて、強誘電体キャパシタの分極状態が設定さ
れる。
えば１Ｔｒ−１Ｃａｐ方式の場合、書き込み動作時に
は、強誘電体キャパシタ端のプレート電極が一定の電位
に固定され、スイッチングトランジスタが所定期間だけ
導通状態に制御され、ビット線に、プレート電極の電位
を挟んで高いかまたは低い電位が印加されて、強誘電体
キャパシタの分極状態が設定される。また、書き込み動
作時には、たとえばスイッチングトランジスタが所定期
間だけ導通状態に制御された状態で、強誘電体キャパシ
タ端のプレート電極に一定の電位が印加され、ビット線
に、プレート電極の電位を挟んで高いかまたは低い電位
が印加されて、強誘電体キャパシタの分極状態が設定さ
れる。
【００２８】また、読み出し動作時には、プレート電極
の電位が固定され、スイッチングトランジスタが所定期
間だけ導通状態に制御される。そして、スイッチングト
ランジスタを導通させた時のビット線の電位と、別に設
けられたリファレンス電位との差が検出され、その差に
より２本のビット線をそれぞれプレート電極の電位より
も高いかまたは低い電位にラッチされ、そのときに強誘
電体キャパシタの両端に印加される電圧により再度デー
タの書き込みが行われる。また、また、読み出し動作時
には、たとえばスイッチングトランジスタが所定期間だ
け導通状態に制御された状態で、強誘電体キャパシタ端
のプレート電極に一定の電位が印加される。そして、ス
イッチングトランジスタを導通させた時のビット線の電
位と、別に設けられたリファレンス電位との差が検出さ
れ、その差により２本のビット線をそれぞれプレート電
極の電位よりも高いかまたは低い電位にラッチされ、そ
のときに強誘電体キャパシタの両端に印加される電圧に
より再度データの書き込みが行われる。
の電位が固定され、スイッチングトランジスタが所定期
間だけ導通状態に制御される。そして、スイッチングト
ランジスタを導通させた時のビット線の電位と、別に設
けられたリファレンス電位との差が検出され、その差に
より２本のビット線をそれぞれプレート電極の電位より
も高いかまたは低い電位にラッチされ、そのときに強誘
電体キャパシタの両端に印加される電圧により再度デー
タの書き込みが行われる。また、また、読み出し動作時
には、たとえばスイッチングトランジスタが所定期間だ
け導通状態に制御された状態で、強誘電体キャパシタ端
のプレート電極に一定の電位が印加される。そして、ス
イッチングトランジスタを導通させた時のビット線の電
位と、別に設けられたリファレンス電位との差が検出さ
れ、その差により２本のビット線をそれぞれプレート電
極の電位よりも高いかまたは低い電位にラッチされ、そ
のときに強誘電体キャパシタの両端に印加される電圧に
より再度データの書き込みが行われる。
【００２９】
【実施例】図１は、本発明に係る２Ｔｒ−２Ｃａｐ方式
を採用した強誘電体不揮発性メモリの基本的な１ビット
構成を示す図であって、図２１と同一構成部分は同一符
号をもって表している。すなわち、Ｔｒ１，Ｔｒ２はｎ
チャネルＭＯＳトランジスタからなるスイッチングトラ
ンジスタ、ＦＣ１，ＦＣ２は強誘電体キャパシタ、ＢＬ
１，ＢＬ２はビット線、ＷＬはワード線、ＰＬはプレー
ト線、１は行制御回路、２は列制御回路をそれぞれ示し
ている。
を採用した強誘電体不揮発性メモリの基本的な１ビット
構成を示す図であって、図２１と同一構成部分は同一符
号をもって表している。すなわち、Ｔｒ１，Ｔｒ２はｎ
チャネルＭＯＳトランジスタからなるスイッチングトラ
ンジスタ、ＦＣ１，ＦＣ２は強誘電体キャパシタ、ＢＬ
１，ＢＬ２はビット線、ＷＬはワード線、ＰＬはプレー
ト線、１は行制御回路、２は列制御回路をそれぞれ示し
ている。
【００３０】このメモリセルは、図１に示すように、ビ
ット線ＢＬ１，ＢＬ２に対しスイッチングトランジスタ
Ｔｒ１，Ｔｒ２のドレインがそれぞれ接続され、スイッ
チングトランジスタＴｒ１，Ｔｒ２のソースが強誘電体
キャパシタＦＣ１，ＦＣ２の一方の電極にそれぞれ接続
され、強誘電体キャパシタＦＣ１，ＦＣ２の他方の電極
（プレート電極）が共通のプレート線ＰＬに接続され、
スイッチングトランジスタＴｒ１，Ｔｒ２のゲートが共
通のワード線ＷＬに接続されている。そして、ワード線
ＷＬおよびプレート線ＰＬが行制御回路１に接続され、
ビット線ＢＬ１，ＢＬ２が列制御回路２に接続されてい
る。
ット線ＢＬ１，ＢＬ２に対しスイッチングトランジスタ
Ｔｒ１，Ｔｒ２のドレインがそれぞれ接続され、スイッ
チングトランジスタＴｒ１，Ｔｒ２のソースが強誘電体
キャパシタＦＣ１，ＦＣ２の一方の電極にそれぞれ接続
され、強誘電体キャパシタＦＣ１，ＦＣ２の他方の電極
（プレート電極）が共通のプレート線ＰＬに接続され、
スイッチングトランジスタＴｒ１，Ｔｒ２のゲートが共
通のワード線ＷＬに接続されている。そして、ワード線
ＷＬおよびプレート線ＰＬが行制御回路１に接続され、
ビット線ＢＬ１，ＢＬ２が列制御回路２に接続されてい
る。
【００３１】行制御回路１は、書き込み命令および読み
出し命令時には、プレート線ＰＬに一定の電圧ＶCC／２
を印加して、強誘電体キャパシタＦＣ１，ＦＣ２のプレ
ート電極を一定の電位に固定させ、一定期間Ｔ２の間だ
け、ワード線ＷＬに（ＶCC＋１Ｖ）の電圧を印加してス
イッチングトランジスタＴｒ１，Ｔｒ２を導通させる。
出し命令時には、プレート線ＰＬに一定の電圧ＶCC／２
を印加して、強誘電体キャパシタＦＣ１，ＦＣ２のプレ
ート電極を一定の電位に固定させ、一定期間Ｔ２の間だ
け、ワード線ＷＬに（ＶCC＋１Ｖ）の電圧を印加してス
イッチングトランジスタＴｒ１，Ｔｒ２を導通させる。
【００３２】列制御回路２は、書き込み命令時には、２
本のビット線ＢＬ１，ＢＬ２に対し、プレート線ＰＬ、
すなわち強誘電体キャパシタＦＣ１，ＦＣ２のプレート
電極の電位であるＶCC／２を挟んで高低の電位、たとえ
ば「０」Ｖおよび電源電圧Ｖ CCをそれぞれ印加する。ま
た、読み出し命令時には、スイッチングトランジスタＴ
ｒ１，Ｔｒ２が導通状態にある時の２本のビット線ＢＬ
１，ＢＬ２の電位変化の差を検出し、その差により２本
のビット線ＢＬ１，ＢＬ２をそれぞれプレート電極の電
位ＶCC／２よりも高いかまたは低い電位にラッチし、そ
のときに強誘電体キャパシタＦＣ１，ＦＣ２の両電極に
印加される電圧により再度データの書き込みを行う。さ
らに、メモリの動作時には、データの消失を防止するた
め、一定のサイクルでビット線ＢＬにプレート電極に印
加される固定電圧ＶCC／２と等しい電圧を印加するリフ
レッシュ動作を行う。なお、実際には、ビット線間の電
位差の検出、ラッチ系は、差動型のセンスアンプにより
構成される。
本のビット線ＢＬ１，ＢＬ２に対し、プレート線ＰＬ、
すなわち強誘電体キャパシタＦＣ１，ＦＣ２のプレート
電極の電位であるＶCC／２を挟んで高低の電位、たとえ
ば「０」Ｖおよび電源電圧Ｖ CCをそれぞれ印加する。ま
た、読み出し命令時には、スイッチングトランジスタＴ
ｒ１，Ｔｒ２が導通状態にある時の２本のビット線ＢＬ
１，ＢＬ２の電位変化の差を検出し、その差により２本
のビット線ＢＬ１，ＢＬ２をそれぞれプレート電極の電
位ＶCC／２よりも高いかまたは低い電位にラッチし、そ
のときに強誘電体キャパシタＦＣ１，ＦＣ２の両電極に
印加される電圧により再度データの書き込みを行う。さ
らに、メモリの動作時には、データの消失を防止するた
め、一定のサイクルでビット線ＢＬにプレート電極に印
加される固定電圧ＶCC／２と等しい電圧を印加するリフ
レッシュ動作を行う。なお、実際には、ビット線間の電
位差の検出、ラッチ系は、差動型のセンスアンプにより
構成される。
【００３３】また、図２はメモリセルの要部断面を示す
図である。図２において、１０は半導体基板、１１はス
イッチングトランジスタＴｒのドレイン拡散層、１２は
ソース拡散層、１３，１４は層間絶縁膜をそれぞれ示し
ている。また、２１は強誘電体キャパシタＦＣの強誘電
膜、２２がビット線側電極、２３がプレート電極をそれ
ぞれ示している。本メモリセルでは、図２に示すよう
に、ビット線ＢＬがドレイン拡散層１１に接続され、強
誘電体キャパシタＦＣのビット線側電極２２がソース拡
散層１２に接続されている。
図である。図２において、１０は半導体基板、１１はス
イッチングトランジスタＴｒのドレイン拡散層、１２は
ソース拡散層、１３，１４は層間絶縁膜をそれぞれ示し
ている。また、２１は強誘電体キャパシタＦＣの強誘電
膜、２２がビット線側電極、２３がプレート電極をそれ
ぞれ示している。本メモリセルでは、図２に示すよう
に、ビット線ＢＬがドレイン拡散層１１に接続され、強
誘電体キャパシタＦＣのビット線側電極２２がソース拡
散層１２に接続されている。
【００３４】次に、このような構成を有する２Ｔｒ−２
Ｃａｐ方式を採用した強誘電体不揮発性メモリにおける
データの書き込み、読み出し動作について、第１の実施
例として図３〜図６を参照しつつ説明する。
Ｃａｐ方式を採用した強誘電体不揮発性メモリにおける
データの書き込み、読み出し動作について、第１の実施
例として図３〜図６を参照しつつ説明する。
【００３５】まず、図３および図４を参照しつつ、書き
込み動作について説明する。図３は書き込み時における
各端子に印加される電位のタイミングチャートであり、
図４はその時の強誘電体キャパシタの分極状態を示して
いる。
込み動作について説明する。図３は書き込み時における
各端子に印加される電位のタイミングチャートであり、
図４はその時の強誘電体キャパシタの分極状態を示して
いる。
【００３６】書き込み時には、まず、図中のＴ１で示す
ように、列制御回路２によりビット線ＢＬ１に接地ＧＮ
Ｄレベル「０」Ｖを、ビット線ＢＬ２に電源電圧ＶCCを
印加し、行制御回路１によりプレート線ＰＬにＶCC／２
を印加する。なお、プレート線ＰＬに印加する電圧は、
書き込み動作期間Ｔ１〜Ｔ３中、ＶCC／２に固定され
る。次に、図中のＴ２に示すように、行制御回路１より
ワード線ＷＬに（ＶCC＋１Ｖ）を印加する。なお、ワー
ド線ＷＬの設定レベルを（ＶCC＋１Ｖ）としたのは、ス
イッチングトランジスタのしきい値電圧ＶｔｈがＶｔｈ
＜１Ｖであることから、「＋１Ｖ」してトランジスタに
よる電位降下を防ぐためである。これにより、スイッチ
ングトランジスタＴｒ１，Ｔｒ２が導通状態となり、強
誘電体キャパシタＦＣ１のビット線側電極（一方の電
極）に「０」Ｖの電圧が印加され、強誘電体キャパシタ
ＦＣ２のビット線側電極に電圧ＶCCが印加される。これ
に伴い、２つの強誘電体キャパシタＦＣ１，ＦＣ２に
は、それぞれ逆向きにＶCC／２の電圧が印加される。そ
の結果、強誘電体キャパシタＦＣ１側では、プレート電
極からビット線側電極方向に向かう分極状態となり、強
誘電体キャパシタＦＣ２側では、ビット線側電極からプ
レート電極方向に向かう分極状態となる。すなわち、２
つの強誘電体キャパシタＦＣ１，ＦＣ２は逆向きに分極
反転し、その向きにデータが書き込まれる。その後、図
中のＴ３に示すように、行制御回路１によりワード線Ｗ
Ｌの電位を（ＶCC＋１Ｖ）から「０」Ｖに切り換える。
これにより、スイッチングトランジスタＴｒ１，Ｔｒ２
は非導通状態となり、書き込み動作が終了する。
ように、列制御回路２によりビット線ＢＬ１に接地ＧＮ
Ｄレベル「０」Ｖを、ビット線ＢＬ２に電源電圧ＶCCを
印加し、行制御回路１によりプレート線ＰＬにＶCC／２
を印加する。なお、プレート線ＰＬに印加する電圧は、
書き込み動作期間Ｔ１〜Ｔ３中、ＶCC／２に固定され
る。次に、図中のＴ２に示すように、行制御回路１より
ワード線ＷＬに（ＶCC＋１Ｖ）を印加する。なお、ワー
ド線ＷＬの設定レベルを（ＶCC＋１Ｖ）としたのは、ス
イッチングトランジスタのしきい値電圧ＶｔｈがＶｔｈ
＜１Ｖであることから、「＋１Ｖ」してトランジスタに
よる電位降下を防ぐためである。これにより、スイッチ
ングトランジスタＴｒ１，Ｔｒ２が導通状態となり、強
誘電体キャパシタＦＣ１のビット線側電極（一方の電
極）に「０」Ｖの電圧が印加され、強誘電体キャパシタ
ＦＣ２のビット線側電極に電圧ＶCCが印加される。これ
に伴い、２つの強誘電体キャパシタＦＣ１，ＦＣ２に
は、それぞれ逆向きにＶCC／２の電圧が印加される。そ
の結果、強誘電体キャパシタＦＣ１側では、プレート電
極からビット線側電極方向に向かう分極状態となり、強
誘電体キャパシタＦＣ２側では、ビット線側電極からプ
レート電極方向に向かう分極状態となる。すなわち、２
つの強誘電体キャパシタＦＣ１，ＦＣ２は逆向きに分極
反転し、その向きにデータが書き込まれる。その後、図
中のＴ３に示すように、行制御回路１によりワード線Ｗ
Ｌの電位を（ＶCC＋１Ｖ）から「０」Ｖに切り換える。
これにより、スイッチングトランジスタＴｒ１，Ｔｒ２
は非導通状態となり、書き込み動作が終了する。
【００３７】次に、読み出し動作について、図５および
図６を参照しつつ説明する。まず、図５および図６中の
Ｔ１に示すように、列制御回路２によりビット線ＢＬ
１，ＢＬ２に「０」Ｖを印加し、その後オープンとす
る。このとき、行制御回路１によりプレート線ＰＬにＶ
CC／２を印加する。なお、プレート線ＰＬに印加する電
圧は、書き込み動作期間Ｔ１〜Ｔ３中、ＶCC／２に固定
される。次に、図中のＴ２に示すように、行制御回路１
によりワード線ＷＬに（ＶCC＋１Ｖ）を印加する。これ
により、スイッチングトランジスタＴｒ１，Ｔｒ２が導
通状態となり、強誘電体キャパシタＦＣ１，ＦＣ２の分
極状態に従ってビット線ＢＬ１，ＢＬ２の電位が変化す
る。
図６を参照しつつ説明する。まず、図５および図６中の
Ｔ１に示すように、列制御回路２によりビット線ＢＬ
１，ＢＬ２に「０」Ｖを印加し、その後オープンとす
る。このとき、行制御回路１によりプレート線ＰＬにＶ
CC／２を印加する。なお、プレート線ＰＬに印加する電
圧は、書き込み動作期間Ｔ１〜Ｔ３中、ＶCC／２に固定
される。次に、図中のＴ２に示すように、行制御回路１
によりワード線ＷＬに（ＶCC＋１Ｖ）を印加する。これ
により、スイッチングトランジスタＴｒ１，Ｔｒ２が導
通状態となり、強誘電体キャパシタＦＣ１，ＦＣ２の分
極状態に従ってビット線ＢＬ１，ＢＬ２の電位が変化す
る。
【００３８】そして、列制御回路２、実際にはビット線
ＢＬ１，ＢＬ２が接続されたセンスアンプにより、分極
反転しない強誘電体キャパシタＦＣ１に接続されたビッ
ト線ＢＬ１は「０」Ｖに、分極反転する強誘電体キャパ
シタＦＣ２に接続されたビット線ＢＬ２はＶCCにそれぞ
れラッチされ、データが読み出される。そして、そのと
き同時に、各強誘電体キャパシタＦＣ１，ＦＣ２には反
対向きにＶCC／２の電圧が印加され、元の分極状態へ再
書き込みされる。このように、プレート電極をＶCC／２
に印加して読み出し動作を行うことから、読み出し動作
のデータ検知と再書き込みが１サイクルで行られる。そ
の後、行制御回路１によりワード線ＷＬの電位を（ＶCC
＋１Ｖ）から「０」Ｖに切り換える。これにより、スイ
ッチングトランジスタＴｒ１，Ｔｒ２は非導通状態とな
り、読み出し動作が終了する。
ＢＬ１，ＢＬ２が接続されたセンスアンプにより、分極
反転しない強誘電体キャパシタＦＣ１に接続されたビッ
ト線ＢＬ１は「０」Ｖに、分極反転する強誘電体キャパ
シタＦＣ２に接続されたビット線ＢＬ２はＶCCにそれぞ
れラッチされ、データが読み出される。そして、そのと
き同時に、各強誘電体キャパシタＦＣ１，ＦＣ２には反
対向きにＶCC／２の電圧が印加され、元の分極状態へ再
書き込みされる。このように、プレート電極をＶCC／２
に印加して読み出し動作を行うことから、読み出し動作
のデータ検知と再書き込みが１サイクルで行られる。そ
の後、行制御回路１によりワード線ＷＬの電位を（ＶCC
＋１Ｖ）から「０」Ｖに切り換える。これにより、スイ
ッチングトランジスタＴｒ１，Ｔｒ２は非導通状態とな
り、読み出し動作が終了する。
【００３９】なお、以上の動作においては、通電時はプ
レート線ＰＬを常にＶCC／２の電位に固定しておけば良
いことになるが、図２に示すように、通常、強誘電体キ
ャパシタＦＣ１，ＦＣ２のビット線側の電極２２はスイ
ッチングトランジスタＴｒの拡散層１２に接続されてお
り、拡散層の漏れ電流によりビット線側の電極は時間と
共に電位が下がっていく。したがって、スイッチングト
ランジスタＴｒ１，Ｔｒ２の非導通時間が長いとビット
線側電極２２の電位は「０」Ｖとなり（基板電位を０Ｖ
とする）、自動的に強誘電体キャパシタＦＣ１，ＦＣ２
にＶCC／２の電圧が掛り、分極状態が乱されてしまう。
レート線ＰＬを常にＶCC／２の電位に固定しておけば良
いことになるが、図２に示すように、通常、強誘電体キ
ャパシタＦＣ１，ＦＣ２のビット線側の電極２２はスイ
ッチングトランジスタＴｒの拡散層１２に接続されてお
り、拡散層の漏れ電流によりビット線側の電極は時間と
共に電位が下がっていく。したがって、スイッチングト
ランジスタＴｒ１，Ｔｒ２の非導通時間が長いとビット
線側電極２２の電位は「０」Ｖとなり（基板電位を０Ｖ
とする）、自動的に強誘電体キャパシタＦＣ１，ＦＣ２
にＶCC／２の電圧が掛り、分極状態が乱されてしまう。
【００４０】したがって、本発明のメモリセルでは、通
電時には一定時間毎に列制御回路２によりビット線ＢＬ
１，ＢＬ２にＶCC／２を印加し、このとき行制御回路１
によりワード線ＷＬに（ＶCC＋１Ｖ）を電圧を印加し
て、スイッチングトランジスタＴｒ１，Ｔｒ２を導通さ
せて強誘電体キャパシタＦＣ１，ＦＣ２のビット線側電
極２２に電圧ＶCC／２を印加することにより、キャパシ
タの両端にかかる電位差を小さくして、誤った分極反転
動作が防止される。この電圧印加のサイクル時間は、た
とえば４Ｍビットメモリで約２０ｍｓｅｃ程度に設定さ
れる。なお、拡散層の漏れ電流によりキャパシタの電位
が変わってしまう問題は通常のＤＲＡＭでも同様であ
り、ＤＲＡＭでは一定時間毎に再書き込みを行うリフレ
ッシュ機能によりデータの消失を防いでいる。これは、
一定のサイクルによりビット線に電位を与えることによ
り行われる。
電時には一定時間毎に列制御回路２によりビット線ＢＬ
１，ＢＬ２にＶCC／２を印加し、このとき行制御回路１
によりワード線ＷＬに（ＶCC＋１Ｖ）を電圧を印加し
て、スイッチングトランジスタＴｒ１，Ｔｒ２を導通さ
せて強誘電体キャパシタＦＣ１，ＦＣ２のビット線側電
極２２に電圧ＶCC／２を印加することにより、キャパシ
タの両端にかかる電位差を小さくして、誤った分極反転
動作が防止される。この電圧印加のサイクル時間は、た
とえば４Ｍビットメモリで約２０ｍｓｅｃ程度に設定さ
れる。なお、拡散層の漏れ電流によりキャパシタの電位
が変わってしまう問題は通常のＤＲＡＭでも同様であ
り、ＤＲＡＭでは一定時間毎に再書き込みを行うリフレ
ッシュ機能によりデータの消失を防いでいる。これは、
一定のサイクルによりビット線に電位を与えることによ
り行われる。
【００４１】なお、上述の実施例では、書き込みおよび
読み出し動作時のプレート線ＰＬに印加する電圧を、動
作期間Ｔ１〜Ｔ３に亘って、ＶCC／２に固定する構成例
について説明したが、たとえば、ワード線ＷＬに（ＶCC
＋１Ｖ）の電圧を印加してスイッチングトランジスタＴ
ｒ１，Ｔｒ２が導通状態にある期間中の一定期間Ｔ２の
みプレート線ＰＬにＶCC／２を印加して書き込みおよび
読み出し動作を行うように構成することも可能である。
読み出し動作時のプレート線ＰＬに印加する電圧を、動
作期間Ｔ１〜Ｔ３に亘って、ＶCC／２に固定する構成例
について説明したが、たとえば、ワード線ＷＬに（ＶCC
＋１Ｖ）の電圧を印加してスイッチングトランジスタＴ
ｒ１，Ｔｒ２が導通状態にある期間中の一定期間Ｔ２の
みプレート線ＰＬにＶCC／２を印加して書き込みおよび
読み出し動作を行うように構成することも可能である。
【００４２】第２の実施例としてこのプレート線ＰＬに
対して一定期間のみＶCC／２を印加して書き込みおよび
読み出しを行う場合のタイミングチャート並びに強誘電
体キャパシタの分極状態を図７〜図１０に示す。図７が
書き込み時における各線に印加される電位のタイミング
チャート、図８が図７に対応した書き込み時の強誘電体
キャパシタの分極状態を示し、図９が読み出し時におけ
る各線に印加される電位のタイミングチャート、図１０
は図９に対応した読み出し時の強誘電体キャパシタの分
極状態を示している。書き込み動作時、および読み出し
時の動作は、上述した動作と同様に行われることから、
ここでは、詳細な説明は省略する。ただし、この場合
は、プレート線ＰＬに対して一定期間のみＶCC／２を印
加することから、上述した拡散層の漏れ電流によりキャ
パシタの電位が変わってしまうという問題がない。した
がって、リフレッシュ動作は不要である。
対して一定期間のみＶCC／２を印加して書き込みおよび
読み出しを行う場合のタイミングチャート並びに強誘電
体キャパシタの分極状態を図７〜図１０に示す。図７が
書き込み時における各線に印加される電位のタイミング
チャート、図８が図７に対応した書き込み時の強誘電体
キャパシタの分極状態を示し、図９が読み出し時におけ
る各線に印加される電位のタイミングチャート、図１０
は図９に対応した読み出し時の強誘電体キャパシタの分
極状態を示している。書き込み動作時、および読み出し
時の動作は、上述した動作と同様に行われることから、
ここでは、詳細な説明は省略する。ただし、この場合
は、プレート線ＰＬに対して一定期間のみＶCC／２を印
加することから、上述した拡散層の漏れ電流によりキャ
パシタの電位が変わってしまうという問題がない。した
がって、リフレッシュ動作は不要である。
【００４３】また、図１１は、本発明に係る１Ｔｒ−１
Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的
な１ビット構成を示す図であって、図２７と同一構成部
分は同一符号をもって表している。すなわち、ＭＣは通
常のメモリセル、Ｔｒ１はスイッチングトランジスタ、
ＦＣ１は強誘電体キャパシタ、ＲＭＣはリファレンスセ
ル、ＲＴｒ１はリファレンス用スイッチングトランジス
タ、ＲＦＣ１はリファレンス用強誘電体キャパシタ、Ｂ
Ｌ１，ＢＬ２はビット線、ＷＬはワード線、ＰＬはプレ
ート線、ＲＷＬはリファレンス用ワード線、ＲＰＬはリ
ファレンス用プレート線、１ａは行制御回路、２ａは列
制御回路、３ａはリファレンス電位発生回路をそれぞれ
示している。
Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的
な１ビット構成を示す図であって、図２７と同一構成部
分は同一符号をもって表している。すなわち、ＭＣは通
常のメモリセル、Ｔｒ１はスイッチングトランジスタ、
ＦＣ１は強誘電体キャパシタ、ＲＭＣはリファレンスセ
ル、ＲＴｒ１はリファレンス用スイッチングトランジス
タ、ＲＦＣ１はリファレンス用強誘電体キャパシタ、Ｂ
Ｌ１，ＢＬ２はビット線、ＷＬはワード線、ＰＬはプレ
ート線、ＲＷＬはリファレンス用ワード線、ＲＰＬはリ
ファレンス用プレート線、１ａは行制御回路、２ａは列
制御回路、３ａはリファレンス電位発生回路をそれぞれ
示している。
【００４４】メモリセルＭＣは、ビット線ＢＬ１に対し
スイッチングトランジスタＴｒ１のドレインが接続さ
れ、スイッチングトランジスタＴｒ１のソースが強誘電
体キャパシタＦＣ１の一方の電極に接続され、強誘電体
キャパシタＦＣ１の他方の電極（プレート電極）がプレ
ート線ＰＬに接続され、スイッチングトランジスタＴｒ
１のゲートがワード線ＷＬに接続されている。リファレ
ンスＲＭＣは、ビット線ＢＬ２に対しスイッチングトラ
ンジスタＲＴｒ１のドレインが接続され、スイッチング
トランジスタＲＴｒ１のソースが強誘電体キャパシタＦ
Ｃ２の一方の電極に接続され、強誘電体キャパシタＦＣ
２の他方の電極（プレート電極）がリファレンス用プレ
ート線ＰＬに接続され、スイッチングトランジスタＲＴ
ｒ１のゲートがリファレンス用ワード線ＲＷＬに接続さ
れている。そして、ワード線ＷＬ、プレート線ＰＬ、リ
ファレンス用ワード線ＲＷＬ、リファレンス用プレート
線ＲＰＬが行制御回路１ａに接続され、ビット線ＢＬ
１，ＢＬ２が列制御回路２ａに接続されている。
スイッチングトランジスタＴｒ１のドレインが接続さ
れ、スイッチングトランジスタＴｒ１のソースが強誘電
体キャパシタＦＣ１の一方の電極に接続され、強誘電体
キャパシタＦＣ１の他方の電極（プレート電極）がプレ
ート線ＰＬに接続され、スイッチングトランジスタＴｒ
１のゲートがワード線ＷＬに接続されている。リファレ
ンスＲＭＣは、ビット線ＢＬ２に対しスイッチングトラ
ンジスタＲＴｒ１のドレインが接続され、スイッチング
トランジスタＲＴｒ１のソースが強誘電体キャパシタＦ
Ｃ２の一方の電極に接続され、強誘電体キャパシタＦＣ
２の他方の電極（プレート電極）がリファレンス用プレ
ート線ＰＬに接続され、スイッチングトランジスタＲＴ
ｒ１のゲートがリファレンス用ワード線ＲＷＬに接続さ
れている。そして、ワード線ＷＬ、プレート線ＰＬ、リ
ファレンス用ワード線ＲＷＬ、リファレンス用プレート
線ＲＰＬが行制御回路１ａに接続され、ビット線ＢＬ
１，ＢＬ２が列制御回路２ａに接続されている。
【００４５】この、１Ｔｒ−１Ｃａｐ方式の場合におい
ても、行制御回路１ａおよび列制御回路２ａの制御のも
と、基本的には上述した２Ｔｒ−２Ｃａｐ方式と同様な
方法により書き込み、読み出しが行われる。したがっ
て、ここでは詳細な説明は省略する。図１２が書き込み
時における各線に印加される電位のタイミングチャー
ト、図１３が図１２に対応した書き込み時の強誘電体キ
ャパシタの分極状態を示し、図１４が読み出し時におけ
る各線に印加される電位のタイミングチャート、図１５
は図１４に対応した読み出し時の強誘電体キャパシタの
分極状態を示している。
ても、行制御回路１ａおよび列制御回路２ａの制御のも
と、基本的には上述した２Ｔｒ−２Ｃａｐ方式と同様な
方法により書き込み、読み出しが行われる。したがっ
て、ここでは詳細な説明は省略する。図１２が書き込み
時における各線に印加される電位のタイミングチャー
ト、図１３が図１２に対応した書き込み時の強誘電体キ
ャパシタの分極状態を示し、図１４が読み出し時におけ
る各線に印加される電位のタイミングチャート、図１５
は図１４に対応した読み出し時の強誘電体キャパシタの
分極状態を示している。
【００４６】なお、本発明に係る１Ｔｒ−１Ｃａｐ方式
の場合には、図２７に示す通常の１Ｔｒ−１Ｃａｐ方式
と同様、図３０および図３１に示すように、リファレン
ス電位発生に強誘電体キャパシタを用いると、２Ｔｒ−
２Ｃａｐ型の動作でみられるように、再書き込み動作に
よりリファレンスキャパシタの分極の反転が起こってし
まう。したがって、１Ｔｒ−１Ｃａｐ方式の場合のリフ
ァレンス電位発生は、図１１に示すように、キャパシタ
によるものでなく、抵抗による電源電圧の電位分割等に
より、リファレンス電位発生回路３ａからメモリセルの
状態０（Ｓｔａｔｅ０）と状態１（Ｓｔａｔｅ１）のビ
ット線電位変化の中間にくる固定電位（Ｖｒ）を発生
し、この電位を供給するリファレンス用のビット線ＢＬ
２と読み出しメモリセルＭＣが接続されたビット線ＢＬ
１との間の電位差を検出するように構成される。
の場合には、図２７に示す通常の１Ｔｒ−１Ｃａｐ方式
と同様、図３０および図３１に示すように、リファレン
ス電位発生に強誘電体キャパシタを用いると、２Ｔｒ−
２Ｃａｐ型の動作でみられるように、再書き込み動作に
よりリファレンスキャパシタの分極の反転が起こってし
まう。したがって、１Ｔｒ−１Ｃａｐ方式の場合のリフ
ァレンス電位発生は、図１１に示すように、キャパシタ
によるものでなく、抵抗による電源電圧の電位分割等に
より、リファレンス電位発生回路３ａからメモリセルの
状態０（Ｓｔａｔｅ０）と状態１（Ｓｔａｔｅ１）のビ
ット線電位変化の中間にくる固定電位（Ｖｒ）を発生
し、この電位を供給するリファレンス用のビット線ＢＬ
２と読み出しメモリセルＭＣが接続されたビット線ＢＬ
１との間の電位差を検出するように構成される。
【００４７】また、この１Ｔｒ−１Ｃａｐ方式の場合に
あっても、上述した２Ｔｒ−２Ｃａｐ方式の場合と同様
に、書き込みおよび読み出し動作時のプレート線ＰＬに
印加する電圧を、動作期間Ｔ１〜Ｔ３に亘って、ＶCC／
２に固定する代わりに、ワード線ＷＬに（ＶCC＋１Ｖ）
の電圧を印加してスイッチングトランジスタＴｒ１導通
状態にある期間中の一定期間Ｔ２のみプレート線ＰＬに
ＶCC／２に印加して書き込みおよび読み出し動作を行う
ように構成することも可能である。
あっても、上述した２Ｔｒ−２Ｃａｐ方式の場合と同様
に、書き込みおよび読み出し動作時のプレート線ＰＬに
印加する電圧を、動作期間Ｔ１〜Ｔ３に亘って、ＶCC／
２に固定する代わりに、ワード線ＷＬに（ＶCC＋１Ｖ）
の電圧を印加してスイッチングトランジスタＴｒ１導通
状態にある期間中の一定期間Ｔ２のみプレート線ＰＬに
ＶCC／２に印加して書き込みおよび読み出し動作を行う
ように構成することも可能である。
【００４８】このプレート線ＰＬに対して一定期間のみ
ＶCC／２を印加して書き込みおよび読み出しを行う場合
のタイミングチャート並びに強誘電体キャパシタの分極
状態を図１６〜図１９に示す。図１６が書き込み時にお
ける各線に印加される電位のタイミングチャート、図１
７が図１６に対応した書き込み時の強誘電体キャパシタ
の分極状態を示し、図１８が読み出し時のおける各線に
印加される電位のタイミングチャート、図１９は図１８
に対応した読み出し時の強誘電体キャパシタの分極状態
を示している。なお、書き込み動作時、および読み出し
時の動作は、上述した動作と同様に行われることから、
ここでは、詳細な説明は省略する。
ＶCC／２を印加して書き込みおよび読み出しを行う場合
のタイミングチャート並びに強誘電体キャパシタの分極
状態を図１６〜図１９に示す。図１６が書き込み時にお
ける各線に印加される電位のタイミングチャート、図１
７が図１６に対応した書き込み時の強誘電体キャパシタ
の分極状態を示し、図１８が読み出し時のおける各線に
印加される電位のタイミングチャート、図１９は図１８
に対応した読み出し時の強誘電体キャパシタの分極状態
を示している。なお、書き込み動作時、および読み出し
時の動作は、上述した動作と同様に行われることから、
ここでは、詳細な説明は省略する。
【００４９】以上説明したように、第１の実施例によれ
ば、書き込み、読み出しともにプレート電極は一定電圧
に固定して行うことができる。したがって、プレート電
極の構造は、ワード線毎に分割する必要がなく、ＤＲＡ
Ｍと同様に全面に敷き詰めたパターニングが可能とな
り、さらにスピードを考慮して低抵抗にする必要がない
ために、メモリセルの構造は簡略化され、微細化に向い
たセル設計が可能となる。また、第１、第２の実施例に
よれば、プレート電極にＶCC／２を印加して読み出し動
作を行うことから、読み出し動作のデータ検知と再書き
込みを１サイクルで行うことができ、読み出し動作の高
速化を図ることができる。
ば、書き込み、読み出しともにプレート電極は一定電圧
に固定して行うことができる。したがって、プレート電
極の構造は、ワード線毎に分割する必要がなく、ＤＲＡ
Ｍと同様に全面に敷き詰めたパターニングが可能とな
り、さらにスピードを考慮して低抵抗にする必要がない
ために、メモリセルの構造は簡略化され、微細化に向い
たセル設計が可能となる。また、第１、第２の実施例に
よれば、プレート電極にＶCC／２を印加して読み出し動
作を行うことから、読み出し動作のデータ検知と再書き
込みを１サイクルで行うことができ、読み出し動作の高
速化を図ることができる。
【００５０】なお、本実施例においては、プレート電極
の固定電位をＶCC／２として説明したが、他の電位に設
定しても同様な動作が可能である。
の固定電位をＶCC／２として説明したが、他の電位に設
定しても同様な動作が可能である。
【００５１】
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、書き込み、読み出しともにプレート
電極は一定電圧に固定して行うことができる。したがっ
て、プレート電極の構造は、ワード線毎に分割する必要
がなく、ＤＲＡＭと同様に全面に敷き詰めたパターニン
グが可能となる。さらに、スピードを考慮して、低抵抗
にする必要がないことから、メモリセルの構造を簡略化
でき、微細化に向いたセル設計が可能となる利点があ
る。また、本発明の強誘電体記憶装置によれば、読み出
し動作のデータ検知と再書き込みを１サイクルで行うこ
とができ、読み出し動作の高速化を図ることができる。
記憶装置によれば、書き込み、読み出しともにプレート
電極は一定電圧に固定して行うことができる。したがっ
て、プレート電極の構造は、ワード線毎に分割する必要
がなく、ＤＲＡＭと同様に全面に敷き詰めたパターニン
グが可能となる。さらに、スピードを考慮して、低抵抗
にする必要がないことから、メモリセルの構造を簡略化
でき、微細化に向いたセル設計が可能となる利点があ
る。また、本発明の強誘電体記憶装置によれば、読み出
し動作のデータ検知と再書き込みを１サイクルで行うこ
とができ、読み出し動作の高速化を図ることができる。
【図１】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。
【図２】強誘電体不揮発性メモリの要部断面を示す図で
ある。
ある。
【図３】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した
強誘電体不揮発性メモリの書き込み時における各端子に
印加される電位のタイミングチャートである。
強誘電体不揮発性メモリの書き込み時における各端子に
印加される電位のタイミングチャートである。
【図４】図３に対応した書き込み時の強誘電体キャパシ
タの分極状態を示す図である。
タの分極状態を示す図である。
【図５】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した
強誘電体不揮発性メモリの読み出し時における各端子に
印加される電位のタイミングチャートである。
強誘電体不揮発性メモリの読み出し時における各端子に
印加される電位のタイミングチャートである。
【図６】図５に対応した読み出し時の強誘電体キャパシ
タの分極状態を示す図である。
タの分極状態を示す図である。
【図７】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した
強誘電体不揮発性メモリの書き込み時における各端子に
印加される電位の他の例のタイミングチャートである。
強誘電体不揮発性メモリの書き込み時における各端子に
印加される電位の他の例のタイミングチャートである。
【図８】図７に対応した書き込み時の強誘電体キャパシ
タの分極状態を示す図である。
タの分極状態を示す図である。
【図９】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した
強誘電体不揮発性メモリの読み出し時における各端子に
印加される電位の他の例のタイミングチャートである。
強誘電体不揮発性メモリの読み出し時における各端子に
印加される電位の他の例のタイミングチャートである。
【図１０】図９に対応した読み出し時の強誘電体キャパ
シタの分極状態を示す図である。
シタの分極状態を示す図である。
【図１１】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用し
た強誘電体不揮発性メモリの基本的な１ビット構成を示
す図である。
た強誘電体不揮発性メモリの基本的な１ビット構成を示
す図である。
【図１２】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用し
た強誘電体不揮発性メモリの書き込み時における各端子
に印加される電位のタイミングチャートである。
た強誘電体不揮発性メモリの書き込み時における各端子
に印加される電位のタイミングチャートである。
【図１３】図１２に対応した書き込み時の強誘電体キャ
パシタの分極状態を示す図である。
パシタの分極状態を示す図である。
【図１４】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用し
た強誘電体不揮発性メモリの読み出し時における各端子
に印加される電位のタイミングチャートである。
た強誘電体不揮発性メモリの読み出し時における各端子
に印加される電位のタイミングチャートである。
【図１５】図１４に対応した読み出し時の強誘電体キャ
パシタの分極状態を示す図である。
パシタの分極状態を示す図である。
【図１６】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用し
た強誘電体不揮発性メモリの書き込み時における各端子
に印加される電位の他の例のタイミングチャートであ
る。
た強誘電体不揮発性メモリの書き込み時における各端子
に印加される電位の他の例のタイミングチャートであ
る。
【図１７】図１６に対応した書き込み時の強誘電体キャ
パシタの分極状態を示す図である。
パシタの分極状態を示す図である。
【図１８】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用し
た強誘電体不揮発性メモリの読み出し時における各端子
に印加される電位の他の例のタイミングチャートであ
る。
た強誘電体不揮発性メモリの読み出し時における各端子
に印加される電位の他の例のタイミングチャートであ
る。
【図１９】図１８に対応した読み出し時の強誘電体キャ
パシタの分極状態を示す図である。
パシタの分極状態を示す図である。
【図２０】強誘電体キャパシタのヒステリシス特性を示
す図である。
す図である。
【図２１】従来の２Ｔｒ−２Ｃａｐ方式を採用した不揮
発性メモリの基本的な１ビット構成を示す図である。
発性メモリの基本的な１ビット構成を示す図である。
【図２２】従来の２Ｔｒ−２Ｃａｐ方式を採用した強誘
電体不揮発性メモリの書き込み時における各端子に印加
される電位のタイミングチャートである。
電体不揮発性メモリの書き込み時における各端子に印加
される電位のタイミングチャートである。
【図２３】図２２に対応した書き込み時の強誘電体キャ
パシタの分極状態を示す図である。
パシタの分極状態を示す図である。
【図２４】従来の２Ｔｒ−２Ｃａｐ方式を採用した強誘
電体不揮発性メモリの読み出し時における各端子に印加
される電位のタイミングチャートである。
電体不揮発性メモリの読み出し時における各端子に印加
される電位のタイミングチャートである。
【図２５】図２４に対応した読み出し時の強誘電体キャ
パシタの分極状態を示す図である。
パシタの分極状態を示す図である。
【図２６】強誘電体不揮発性メモリセルのプレート線か
らみた等価回路を示す図である。
らみた等価回路を示す図である。
【図２７】従来の１Ｔｒ−１Ｃａｐ方式を採用した不揮
発性メモリの基本的な１ビット構成を示す図である。
発性メモリの基本的な１ビット構成を示す図である。
【図２８】従来の１Ｔｒ−１Ｃａｐ方式を採用した強誘
電体不揮発性メモリの書き込み時における各端子に印加
される電位のタイミングチャートである。
電体不揮発性メモリの書き込み時における各端子に印加
される電位のタイミングチャートである。
【図２９】図２８に対応した書き込み時の強誘電体キャ
パシタの分極状態を示す図である。
パシタの分極状態を示す図である。
【図３０】従来の１Ｔｒ−１Ｃａｐ方式を採用した強誘
電体不揮発性メモリの読み出し時における各端子に印加
される電位のタイミングチャートである。
電体不揮発性メモリの読み出し時における各端子に印加
される電位のタイミングチャートである。
【図３１】図２０に対応した読み出し時の強誘電体キャ
パシタの分極状態を示す図である。
パシタの分極状態を示す図である。
Ｔｒ１，Ｔｒ２…スイッチングトランジスタ ＲＴｒ１…リファレンス用スイッチングトランジスタ ＦＣ１，ＦＣ２…強誘電体キャパシタ ＲＦＣ１…リファレンス用強誘電体キャパシタ ＢＬ１，ＢＬ２…ビット線 ＷＬ…ワード線 ＲＷＬ…リファレンス用ワード線 ＰＬ…プレート線 ＲＰＬ…リファレンス用プレート線 ＭＣ…メモリセル ＲＭＣ…リファレンスメモリセル １，１ａ…行制御回路 ２，２ａ…列制御回路 ３ａ…リファレンス電位発生回路
Claims (10)
- 【請求項１】 ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに直列接続
された強誘電体キャパシタとの組み合わせ２組によって
１ビットが構成され、それぞれの強誘電体キャパシタは
異なる方向に分極され、その分極の方向により２値のデ
ータを記憶する強誘電体記憶装置であって、 書き込み動作時に、強誘電体キャパシタ端のプレート電
極を一定の電位に固定し、スイッチングトランジスタを
所定期間だけ導通させる手段と、２本のビット線に、プ
レート電極の電位を挟んで高低の電位をそれぞれ印加す
る手段とを有する強誘電体記憶装置。 - 【請求項２】 ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに直列接続
された強誘電体キャパシタとの組み合わせ２組によって
１ビットが構成され、それぞれの強誘電体キャパシタは
異なる方向に分極され、その分極の方向により２値のデ
ータを記憶する強誘電体記憶装置であって、 書き込み動作時に、スイッチングトランジスタを所定期
間だけ導通させた状態で、強誘電体キャパシタ端のプレ
ート電極に対して一定の電位を印加する手段と、 ２本のビット線に、プレート電極の電位を挟んで高低の
電位をそれぞれ印加する手段とを有する強誘電体記憶装
置。 - 【請求項３】 ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに直列接続
された強誘電体キャパシタとの組み合わせ２組によって
１ビットが構成され、それぞれの強誘電体キャパシタは
異なる方向に分極され、その分極の方向により２値のデ
ータを記憶する強誘電体記憶装置であって、 読み出し動作時に、強誘電体キャパシタ端のプレート電
極の電位を固定し、スイッチングトランジスタを所定期
間だけ導通させる手段と、スイッチングトランジスタを
導通させた時の２本のビット線の電位変化の差を検出
し、その差により２本のビット線をそれぞれプレート電
極の電位よりも高いかまたは低い電位にラッチし、その
ときに強誘電体キャパシタの両端に印加される電圧によ
り再度データの書き込みを行わせる手段とを有する強誘
電体記憶装置。 - 【請求項４】 ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに直列接続
された強誘電体キャパシタとの組み合わせ２組によって
１ビットが構成され、それぞれの強誘電体キャパシタは
異なる方向に分極され、その分極の方向により２値のデ
ータを記憶する強誘電体記憶装置であって、 読み出し動作時に、スイッチングトランジスタを所定期
間だけ導通させた状態で、強誘電体キャパシタ端のプレ
ート電極に対して一定の電位を印加する手段と、 プレート電極に電位を印加した時の２本のビット線の電
位変化の差を検出し、その差により２本のビット線をそ
れぞれプレート電極の電位よりも高いかまたは低い電位
にラッチし、そのときに強誘電体キャパシタの両端に印
加される電圧により再度データの書き込みを行わせる手
段とを有する強誘電体記憶装置。 - 【請求項５】 ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに直列接続
された強誘電体キャパシタによって１ビットが構成さ
れ、強誘電体の分極の方向によって２値のデータを記憶
する強誘電体記憶装置であって、 書き込み動作時に、強誘電体キャパシタ端のプレート電
極を一定の電位に固定し、スイッチングトランジスタを
所定期間だけ導通させる手段と、 ビット線に、プレート電極の電位を挟んで高いかまたは
低い電位を印加する手段とを有する強誘電体記憶装置。 - 【請求項６】 ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに直列接続
された強誘電体キャパシタによって１ビットが構成さ
れ、強誘電体の分極の方向によって２値のデータを記憶
する強誘電体記憶装置であって、 書き込み動作時に、スイッチングトランジスタを所定期
間だけ導通させた状態で、強誘電体キャパシタ端のプレ
ート電極に対して一定の電位を印加する手段と、 ビット線に、プレート電極の電位を挟んで高いかまたは
低い電位を印加する手段とを有する強誘電体記憶装置。 - 【請求項７】 ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに直列接続
された強誘電体キャパシタによって１ビットが構成さ
れ、強誘電体の分極の方向によって２値のデータを記憶
する強誘電体記憶装置であって、 読み出し動作時に、強誘電体キャパシタ端のプレート電
極の電位を固定し、スイッチングトランジスタを所定期
間だけ導通させる手段と、 スイッチングトランジスタを導通させた時のビット線電
位と、別に設けられたリファレンス電位との差を検出
し、その差によりビット線をプレート電極の電位よりも
高いかまたは低い電位にラッチし、そのときに強誘電体
キャパシタの両端に印加される電圧により再度データの
書き込みを行わせる手段とを有する強誘電体記憶装置。 - 【請求項８】 ビット線に接続されたスイッチングトラ
ンジスタと、当該スイッチングトランジスタに直列接続
された強誘電体キャパシタによって１ビットが構成さ
れ、強誘電体の分極の方向によって２値のデータを記憶
する強誘電体記憶装置であって、 読み出し動作時に、スイッチングトランジスタを所定期
間だけ導通させた状態で、強誘電体キャパシタ端のプレ
ート電極に対して一定の電位を印加する手段と、 プレート電極に電位を印加した時のビット線電位と、別
に設けられたリファレンス電位との差を検出し、その差
によりビット線をプレート電極の電位よりも高いかまた
は低い電位にラッチし、そのときに強誘電体キャパシタ
の両端に印加される電圧により再度データの書き込みを
行わせる手段とを有する強誘電体記憶装置。 - 【請求項９】 プレート電極に印加する電位が、書き込
み、読み出し時にビット線に印加される高低の電位の中
間に設定される請求項１、２、３、４、５、６、７また
は８記載の強誘電体記憶装置。 - 【請求項１０】 動作時に、一定時間毎にビット線に対
しプレート電極の固定電圧と同じ電圧を供給し、スイッ
チングトランジスタを導通させる手段を有する請求項
１、３、５、７または９記載の強誘電体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09925795A JP3593739B2 (ja) | 1994-11-28 | 1995-04-25 | 強誘電体記憶装置 |
| KR1019960012147A KR960038973A (ko) | 1995-04-25 | 1996-04-22 | 강유전체기억장치 |
| EP96400882A EP0740304A3 (en) | 1995-04-25 | 1996-04-25 | Ferroelectric memory having a fixed, mid-range potential applied to the plate electrode thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29355494 | 1994-11-28 | ||
| JP6-293554 | 1994-11-28 | ||
| JP09925795A JP3593739B2 (ja) | 1994-11-28 | 1995-04-25 | 強誘電体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08212771A true JPH08212771A (ja) | 1996-08-20 |
| JP3593739B2 JP3593739B2 (ja) | 2004-11-24 |
Family
ID=26440408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09925795A Expired - Fee Related JP3593739B2 (ja) | 1994-11-28 | 1995-04-25 | 強誘電体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3593739B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980063602A (ko) * | 1996-12-02 | 1998-10-07 | 가나이쓰토무 | 반도체기억장치 |
| US6278630B1 (en) | 1997-12-26 | 2001-08-21 | Nec Corporation | Ferroelectric memory device with a high-speed read circuit |
| US6288931B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric memory device having cell groups containing capacitors commonly coupled to transistor |
| US7397687B2 (en) | 2005-06-08 | 2008-07-08 | Kabushiki Kaisha Toshiba | Ferroelectric memory device having ferroelectric capacitor |
-
1995
- 1995-04-25 JP JP09925795A patent/JP3593739B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980063602A (ko) * | 1996-12-02 | 1998-10-07 | 가나이쓰토무 | 반도체기억장치 |
| US6278630B1 (en) | 1997-12-26 | 2001-08-21 | Nec Corporation | Ferroelectric memory device with a high-speed read circuit |
| US6288931B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric memory device having cell groups containing capacitors commonly coupled to transistor |
| US7397687B2 (en) | 2005-06-08 | 2008-07-08 | Kabushiki Kaisha Toshiba | Ferroelectric memory device having ferroelectric capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3593739B2 (ja) | 2004-11-24 |
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Legal Events
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