JP2002093154A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Abstract
(57)【要約】
【課題】 強誘電体キャパシタの分極状態が↓方向の
時、インプリント劣化を抑制し、強誘電体キャパシタの
分極の↓方向から↑方向への反転動作をスムーズに行う
ことができるとともに、正常な読出し動作を行うことが
可能な強誘電体メモリを提供する。 【解決手段】 本発明の強誘電体メモリのメモリセル１
１は、選択トランジスタであるＮチャンネルＭＯＳトラ
ンジスタ１２、強誘電体キャパシタ１３、選択トランジ
スタ１２と強誘電体キャパシタ１３間のノード１４、ノ
ード１４とプレート線ＰＬ間をショートするための抵抗
１５を備えている。
時、インプリント劣化を抑制し、強誘電体キャパシタの
分極の↓方向から↑方向への反転動作をスムーズに行う
ことができるとともに、正常な読出し動作を行うことが
可能な強誘電体メモリを提供する。 【解決手段】 本発明の強誘電体メモリのメモリセル１
１は、選択トランジスタであるＮチャンネルＭＯＳトラ
ンジスタ１２、強誘電体キャパシタ１３、選択トランジ
スタ１２と強誘電体キャパシタ１３間のノード１４、ノ
ード１４とプレート線ＰＬ間をショートするための抵抗
１５を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリに
係り、特に、強誘電体薄膜を用いた強誘電体メモリのメ
モリセル構造に関するものである。
係り、特に、強誘電体薄膜を用いた強誘電体メモリのメ
モリセル構造に関するものである。
【０００２】
【従来の技術】近年、強誘電体を用いたメモリへの関心
が非常に高まっている。強誘電体メモリは、強誘電体の
自発分極を利用して情報を記憶させる。このため、強誘
電体に電圧を印加して分極方向を同じ方向に揃えておけ
ば、電源をオフした後でも分極が残留し（残留分極と呼
ばれる）、不揮発性メモリとして利用することができ
る。従来の不揮発性メモリは、データの書き込みに１０
Ｖ以上の高電圧が必要であり、また、書き込み速度はマ
イクロ秒（ｍｓｅｃ）の世界である。一方、強誘電体メ
モリは、数Ｖで分極反転が可能であり、また、反転速度
はナノ秒（ｎｓｅｃ）の世界である。こうした背景か
ら、強誘電体メモリは、低電圧動作、高速動作が可能な
不揮発性メモリとして期待されている。現在、開発／提
案されている強誘電体メモリは、ＭＯＳトランジスタと
強誘電体キャパシタとからなるメモリセルによって構成
されている。
が非常に高まっている。強誘電体メモリは、強誘電体の
自発分極を利用して情報を記憶させる。このため、強誘
電体に電圧を印加して分極方向を同じ方向に揃えておけ
ば、電源をオフした後でも分極が残留し（残留分極と呼
ばれる）、不揮発性メモリとして利用することができ
る。従来の不揮発性メモリは、データの書き込みに１０
Ｖ以上の高電圧が必要であり、また、書き込み速度はマ
イクロ秒（ｍｓｅｃ）の世界である。一方、強誘電体メ
モリは、数Ｖで分極反転が可能であり、また、反転速度
はナノ秒（ｎｓｅｃ）の世界である。こうした背景か
ら、強誘電体メモリは、低電圧動作、高速動作が可能な
不揮発性メモリとして期待されている。現在、開発／提
案されている強誘電体メモリは、ＭＯＳトランジスタと
強誘電体キャパシタとからなるメモリセルによって構成
されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
強誘電体メモリは、強誘電体キャパシタの分極状態が↓
方向の時、データ書込み動作後に分極と同じ方向の電圧
が印加されつづける可能性がある。このとき、いわゆる
インプリント劣化を引き起こし、強誘電体キャパシタの
分極の↓方向から↑方向への反転動作を阻害し、誤読み
出しを引き起こす可能性がある。なお、インプリント劣
化とは、製造工程における温度、圧力、機械的ストレス
等によるヒステリシスループのずれを意味する。
強誘電体メモリは、強誘電体キャパシタの分極状態が↓
方向の時、データ書込み動作後に分極と同じ方向の電圧
が印加されつづける可能性がある。このとき、いわゆる
インプリント劣化を引き起こし、強誘電体キャパシタの
分極の↓方向から↑方向への反転動作を阻害し、誤読み
出しを引き起こす可能性がある。なお、インプリント劣
化とは、製造工程における温度、圧力、機械的ストレス
等によるヒステリシスループのずれを意味する。
【０００４】メモリセルへのデータの書込みは、データ
線にＨレベルの電圧を印加することにより行われるが、
強誘電体キャパシタの分極は僅かに減少することが知ら
れている。これは、減分極と呼ばれている。減分極の時
定数は１ｍｓｅｃ以上であり、ワード線がＬレベルにな
った後も、通常、減分極は飽和していない。言い換えれ
ば、強誘電体キャパシタがフローティング状態になった
後も分極は減り続けることを意味する。
線にＨレベルの電圧を印加することにより行われるが、
強誘電体キャパシタの分極は僅かに減少することが知ら
れている。これは、減分極と呼ばれている。減分極の時
定数は１ｍｓｅｃ以上であり、ワード線がＬレベルにな
った後も、通常、減分極は飽和していない。言い換えれ
ば、強誘電体キャパシタがフローティング状態になった
後も分極は減り続けることを意味する。
【０００５】強誘電体メモリの分極が減少しても電極の
電荷は変化しないため、強誘電体キャパシタの両端には
電位が発生する。その電界方向は分極方向と同じであ
る。メモリセルは↓方向に分極されるため、強誘電体キ
ャパシタの選択トランジスタ側のノードにはＨレベルの
電位が発生する。しかし、通常、選択トランジスタはＮ
チャネルＭＯＳトランジスタであるため、キャパシタの
選択トランジスタ側のノードに印加された正の電位は放
電されにくい。よって、強誘電体キャパシタには分極と
同じ方向の電圧がしばらく印加され続けることになる。
電荷は変化しないため、強誘電体キャパシタの両端には
電位が発生する。その電界方向は分極方向と同じであ
る。メモリセルは↓方向に分極されるため、強誘電体キ
ャパシタの選択トランジスタ側のノードにはＨレベルの
電位が発生する。しかし、通常、選択トランジスタはＮ
チャネルＭＯＳトランジスタであるため、キャパシタの
選択トランジスタ側のノードに印加された正の電位は放
電されにくい。よって、強誘電体キャパシタには分極と
同じ方向の電圧がしばらく印加され続けることになる。
【０００６】
【課題を解決するための手段】本発明の強誘電体メモリ
は、制御電極がワード線に、第１の電極がビット線に、
第２の電極が第１のノードにそれぞれ接続された選択ト
ランジスタと、第１の電極が第１のノードに、第２の電
極が第２のノードを介してプレート線にそれぞれ接続さ
れた強誘電体キャパシタと、第１のノードと第２のノー
ド間に接続された抵抗体とを有するメモリセルを備えた
ことを特徴とするものである。
は、制御電極がワード線に、第１の電極がビット線に、
第２の電極が第１のノードにそれぞれ接続された選択ト
ランジスタと、第１の電極が第１のノードに、第２の電
極が第２のノードを介してプレート線にそれぞれ接続さ
れた強誘電体キャパシタと、第１のノードと第２のノー
ド間に接続された抵抗体とを有するメモリセルを備えた
ことを特徴とするものである。
【０００７】
【発明の実施の形態】最初に、強誘電体メモリのメモリ
セルの動作原理を説明する。図１は、強誘電体メモリの
メモリセル構成を示す回路図である。データの書込み
は、ワード線ＷＬでメモリセル１を選択した後、例え
ば、ビット線ＢＬを０Ｖにし、プレート線ＰＬに正の電
圧を印加すると、強誘電体キャパシタ３の分極が↑方向
に揃うため、メモリセル１には“０”の情報が記憶され
る。一方、ビット線ＢＬに正の電圧を印可し、プレート
線ＰＬを０Ｖにすると、強誘電体キャパシタ３の分極が
↓方向に揃うため、メモリセル１には“１”の情報が記
憶される。また、データの読出しは、例えば、ビット線
ＢＬを０Ｖにプリチャージし、プレート線ＰＬを正の電
圧にすることにより、強誘電体キャパシタ３が↓方向に
分極されていた場合は分極方向が反転するのに対し、強
誘電体キャパシタ３が↑方向に分極されていた場合は反
転しないため、ビット線ＢＬの電位の変化が強誘電体キ
ャパシタの分極状態により異なることを利用する。具体
的には、ビット線ＢＬの電位の変化の差をビット線ＢＬ
に接続されたセンスアンプでセンスすることにより、メ
モリセル１内の記憶情報を読み出すのである。
セルの動作原理を説明する。図１は、強誘電体メモリの
メモリセル構成を示す回路図である。データの書込み
は、ワード線ＷＬでメモリセル１を選択した後、例え
ば、ビット線ＢＬを０Ｖにし、プレート線ＰＬに正の電
圧を印加すると、強誘電体キャパシタ３の分極が↑方向
に揃うため、メモリセル１には“０”の情報が記憶され
る。一方、ビット線ＢＬに正の電圧を印可し、プレート
線ＰＬを０Ｖにすると、強誘電体キャパシタ３の分極が
↓方向に揃うため、メモリセル１には“１”の情報が記
憶される。また、データの読出しは、例えば、ビット線
ＢＬを０Ｖにプリチャージし、プレート線ＰＬを正の電
圧にすることにより、強誘電体キャパシタ３が↓方向に
分極されていた場合は分極方向が反転するのに対し、強
誘電体キャパシタ３が↑方向に分極されていた場合は反
転しないため、ビット線ＢＬの電位の変化が強誘電体キ
ャパシタの分極状態により異なることを利用する。具体
的には、ビット線ＢＬの電位の変化の差をビット線ＢＬ
に接続されたセンスアンプでセンスすることにより、メ
モリセル１内の記憶情報を読み出すのである。
【０００８】現在では、センスアンプで情報の判定をす
るためのリファレンス入力に、読み出すべき情報とは反
対の情報をあらかじめ記憶させておいたダミーセルを用
いることが行われている。一般的に、このような強誘電
体キャパシタは、２トランジスタ２キャパシタタイプと
呼ばれ、一つの情報は互いに相補なデータを記憶させた
２つのメモリセルにより構成されている。
るためのリファレンス入力に、読み出すべき情報とは反
対の情報をあらかじめ記憶させておいたダミーセルを用
いることが行われている。一般的に、このような強誘電
体キャパシタは、２トランジスタ２キャパシタタイプと
呼ばれ、一つの情報は互いに相補なデータを記憶させた
２つのメモリセルにより構成されている。
【０００９】図２は、強誘電体メモリのデータ読出し動
作時の分極状態をあらわす説明図であり、横軸が電界、
縦軸が分極を示している。通常、ビット線ＢＬは、ビッ
ト線ＢＬ自身が持つの容量と意図的に負荷された容量
（両者を併せてビット線容量ＣＢＬという）を有してい
るため、読み出し時におけるビット線ＢＬの電位の変化
はビット線容量ＣＢＬに蓄えられた電荷が変化すること
により発生する。ヒステリシス曲線を横切る直線Ｌはビ
ット線ＢＬを表し、その傾きがビット線容量ＣＢＬに相
当する。強誘電体キャパシタの分極状態がＡ０の時、プ
レート線ＰＬに電圧を印加すると強誘電体キャパシタの
分極状態はＡ０→Ａ１に移動する。その時のビット線Ｂ
Ｌの電位はＶａとなる。一方、強誘電体キャパシタの分
極状態がＢ０の時、プレート線ＰＬに電圧を印加すると
強誘電体キャパシタの分極状態はＢ０→Ｂ１に移動す
る。その時のビット線ＢＬの電位はＶｂとなる。したが
って、センスアンプが読み取るべき電位差ΔＶはＶｂ−
Ｖａである。センスアンプが正確に情報を読み出すため
には、ΔＶの値をできるだけ大きくするとともに、バラ
ツキを小さくする必要がある。
作時の分極状態をあらわす説明図であり、横軸が電界、
縦軸が分極を示している。通常、ビット線ＢＬは、ビッ
ト線ＢＬ自身が持つの容量と意図的に負荷された容量
（両者を併せてビット線容量ＣＢＬという）を有してい
るため、読み出し時におけるビット線ＢＬの電位の変化
はビット線容量ＣＢＬに蓄えられた電荷が変化すること
により発生する。ヒステリシス曲線を横切る直線Ｌはビ
ット線ＢＬを表し、その傾きがビット線容量ＣＢＬに相
当する。強誘電体キャパシタの分極状態がＡ０の時、プ
レート線ＰＬに電圧を印加すると強誘電体キャパシタの
分極状態はＡ０→Ａ１に移動する。その時のビット線Ｂ
Ｌの電位はＶａとなる。一方、強誘電体キャパシタの分
極状態がＢ０の時、プレート線ＰＬに電圧を印加すると
強誘電体キャパシタの分極状態はＢ０→Ｂ１に移動す
る。その時のビット線ＢＬの電位はＶｂとなる。したが
って、センスアンプが読み取るべき電位差ΔＶはＶｂ−
Ｖａである。センスアンプが正確に情報を読み出すため
には、ΔＶの値をできるだけ大きくするとともに、バラ
ツキを小さくする必要がある。
【００１０】第１の実施形態 図３は、本発明の第１の実施形態の強誘電体メモリを示
す回路図である。メモリセル１１は、選択トランジスタ
であるＮチャンネルＭＯＳトランジスタ１２、強誘電体
キャパシタ１３、選択トランジスタ１２と強誘電体キャ
パシタ１３間のノード１４、ノード１４とプレート線Ｐ
Ｌ間をショートするための抵抗１５を備えている。ダミ
ーメモリセル１６は、メモリセル１１と同じ構成からな
っており、選択トランジスタ１７、強誘電体キャパシタ
１８、ノード１９、抵抗２０を備えている。
す回路図である。メモリセル１１は、選択トランジスタ
であるＮチャンネルＭＯＳトランジスタ１２、強誘電体
キャパシタ１３、選択トランジスタ１２と強誘電体キャ
パシタ１３間のノード１４、ノード１４とプレート線Ｐ
Ｌ間をショートするための抵抗１５を備えている。ダミ
ーメモリセル１６は、メモリセル１１と同じ構成からな
っており、選択トランジスタ１７、強誘電体キャパシタ
１８、ノード１９、抵抗２０を備えている。
【００１１】抵抗１５、２０は、配線抵抗や拡散抵抗で
構成することができる。また、抵抗１５、２０の抵抗値
は、接合リーク電流による放電の時定数が強誘電体メモ
リの減分極の時定数よりも短くなるように、かつデータ
読出し時における電荷の移動に影響を与えないような大
きさに設定する必要がある。本実施形態では、１０ＭΩ
（１０7Ω）に設定した。本実施形態において、強誘電
体膜は、ビスマス系ペロブスカイト構造酸化物ＳｒＢｉ
２Ｔａ２Ｏ９（以下、単にＳＢＴ膜という）を採用して
いる。ＳＢＴ膜は、比誘電率２００、膜厚２００ｎｍ、
キャパシタ面積を１０μｍ2である。３．３Ｖ動作で読
み出しサイクル時間を１００ｎｓｅｃとすると、抵抗１
５、２０を流れる電荷量はスイッチング電荷量の１００
分の１であり、また、放電の時定数は１ｍｓｅｃとな
る。すなわち、抵抗１５、２０は、設定条件を十分満た
している。
構成することができる。また、抵抗１５、２０の抵抗値
は、接合リーク電流による放電の時定数が強誘電体メモ
リの減分極の時定数よりも短くなるように、かつデータ
読出し時における電荷の移動に影響を与えないような大
きさに設定する必要がある。本実施形態では、１０ＭΩ
（１０7Ω）に設定した。本実施形態において、強誘電
体膜は、ビスマス系ペロブスカイト構造酸化物ＳｒＢｉ
２Ｔａ２Ｏ９（以下、単にＳＢＴ膜という）を採用して
いる。ＳＢＴ膜は、比誘電率２００、膜厚２００ｎｍ、
キャパシタ面積を１０μｍ2である。３．３Ｖ動作で読
み出しサイクル時間を１００ｎｓｅｃとすると、抵抗１
５、２０を流れる電荷量はスイッチング電荷量の１００
分の１であり、また、放電の時定数は１ｍｓｅｃとな
る。すなわち、抵抗１５、２０は、設定条件を十分満た
している。
【００１２】次に、メモリセル１１の強誘電体キャパシ
タ１３に↓方向のデータを書き込む際の動作を例に説明
する。図４は、本発明の第１の実施形態におけるデータ
書込み動作を説明するためのタイミングチャートであ
る。時間ｔ１のとき、選択信号線ＳＥＬＥＣＴをＨレベ
ルに、また、選択するワード線ＷＬをＨレベルにすると
同時にプレート線ＰＬおよびビット線ＢＬをＨレベルに
する。このとき、ダミーメモリセル１６の強誘電体キャ
パシタ１８には↑方向の分極を誘起する電圧が印加され
るが、メモリセル１１の強誘電体キャパシタ１３には電
圧が印加されない。時間ｔ２では、プレート線ＰＬをＨ
レベルからＬレベル変化させると、ダミーメモリセル１
６の強誘電体キャパシタ１８に印加される電圧は０とな
るがメモリセル１１の強誘電体キャパシタ１３には↓方
向の分極を誘起する電圧が印加される。時間ｔ３におい
て、ビット線ＢＬをＬレベルに、また、選択信号線ＳＥ
ＬＥＣＴをＬレベルに変化させる。時間ｔ４では、プリ
チャージ信号線ＰＣＨＧをＬレベルからＨレベルに変化
させてビット線ＢＬをグランドレベルにする。時間ｔ５
ではワード線ＷＬをＨレベルからＬレベル変化させ、時
間ｔ６ではプリチャージ信号線ＰＣＨＧをＨレベルから
Ｌレベルに変化させることで一連のデータ書込み動作を
終了する。
タ１３に↓方向のデータを書き込む際の動作を例に説明
する。図４は、本発明の第１の実施形態におけるデータ
書込み動作を説明するためのタイミングチャートであ
る。時間ｔ１のとき、選択信号線ＳＥＬＥＣＴをＨレベ
ルに、また、選択するワード線ＷＬをＨレベルにすると
同時にプレート線ＰＬおよびビット線ＢＬをＨレベルに
する。このとき、ダミーメモリセル１６の強誘電体キャ
パシタ１８には↑方向の分極を誘起する電圧が印加され
るが、メモリセル１１の強誘電体キャパシタ１３には電
圧が印加されない。時間ｔ２では、プレート線ＰＬをＨ
レベルからＬレベル変化させると、ダミーメモリセル１
６の強誘電体キャパシタ１８に印加される電圧は０とな
るがメモリセル１１の強誘電体キャパシタ１３には↓方
向の分極を誘起する電圧が印加される。時間ｔ３におい
て、ビット線ＢＬをＬレベルに、また、選択信号線ＳＥ
ＬＥＣＴをＬレベルに変化させる。時間ｔ４では、プリ
チャージ信号線ＰＣＨＧをＬレベルからＨレベルに変化
させてビット線ＢＬをグランドレベルにする。時間ｔ５
ではワード線ＷＬをＨレベルからＬレベル変化させ、時
間ｔ６ではプリチャージ信号線ＰＣＨＧをＨレベルから
Ｌレベルに変化させることで一連のデータ書込み動作を
終了する。
【００１３】動作時における減分極によって強誘電体キ
ャパシタへの電圧印加効果が生じるのはノード１４にお
いてであり、ノード１７ではほとんど問題にならない。
また、減分極による電圧印加が顕著であるのは、ワード
線ＷＬが非選択状態となる時間ｔ５以降である。
ャパシタへの電圧印加効果が生じるのはノード１４にお
いてであり、ノード１７ではほとんど問題にならない。
また、減分極による電圧印加が顕著であるのは、ワード
線ＷＬが非選択状態となる時間ｔ５以降である。
【００１４】図５は、強誘電体キャパシタの電位の時間
変化を示す説明図である。図５は特に、時間ｔ５以降の
ノード１４における電位の時間変化を表している。選択
トランジスタと強誘電体キャパシタ間のノードとプレー
ト線ＰＬ間に抵抗を持たない従来例（曲線Ａで表され
る）では、選択トランジスタと強誘電体キャパシタ間の
ノードは強誘電体キャパシタの減分極にしたがって電位
が上昇し、ある点Ｘをピークにして選択トランジスタの
接合リーク電流による放電に伴なって電位は下降する。
一方、曲線Ｂで表される本実施形態によれば、接合リー
ク電流による放電の時定数が強誘電体メモリの減分極の
時定数よりも短く設定されているため、時間ｔ５以降は
ノード１４における電位上昇はほとんど生じない。
変化を示す説明図である。図５は特に、時間ｔ５以降の
ノード１４における電位の時間変化を表している。選択
トランジスタと強誘電体キャパシタ間のノードとプレー
ト線ＰＬ間に抵抗を持たない従来例（曲線Ａで表され
る）では、選択トランジスタと強誘電体キャパシタ間の
ノードは強誘電体キャパシタの減分極にしたがって電位
が上昇し、ある点Ｘをピークにして選択トランジスタの
接合リーク電流による放電に伴なって電位は下降する。
一方、曲線Ｂで表される本実施形態によれば、接合リー
ク電流による放電の時定数が強誘電体メモリの減分極の
時定数よりも短く設定されているため、時間ｔ５以降は
ノード１４における電位上昇はほとんど生じない。
【００１５】第１の実施形態によれば、メモリセル内の
選択トランジスタと強誘電体キャパシタ間のノードとプ
レート線間をショートさせるための抵抗を設けたことに
より、強誘電体キャパシタの減分極に起因して強誘電体
キャパシタの選択トランジスタ側のノードに正の電位が
印加されても容易に放電させることができる。したがっ
て、インプリント劣化を抑制することができる。
選択トランジスタと強誘電体キャパシタ間のノードとプ
レート線間をショートさせるための抵抗を設けたことに
より、強誘電体キャパシタの減分極に起因して強誘電体
キャパシタの選択トランジスタ側のノードに正の電位が
印加されても容易に放電させることができる。したがっ
て、インプリント劣化を抑制することができる。
【００１６】第２の実施形態 本発明の第２の実施形態は、従来の強誘電体メモリのメ
モリセルと回路構成上は同一であるため、図１を用いて
説明する。メモリセル１は、ＮチャンネルＭＯＳトラン
ジスタからなる選択トランジスタ２、強誘電体キャパシ
タ３を備えている。選択トランジスタ２は、ビット線Ｂ
Ｌに接続される第１の電極５と強誘電体キャパシタ３に
接続される第２の電極４を有している。第１、第２の電
極５、４は、Ｎ型拡散層から構成されている。本実施形
態の特徴は、第２の電極４を構成するＮ型拡散層の不純
物濃度を第１の電極５を構成するＮ型拡散層の不純物濃
度より低く設定していることにある。
モリセルと回路構成上は同一であるため、図１を用いて
説明する。メモリセル１は、ＮチャンネルＭＯＳトラン
ジスタからなる選択トランジスタ２、強誘電体キャパシ
タ３を備えている。選択トランジスタ２は、ビット線Ｂ
Ｌに接続される第１の電極５と強誘電体キャパシタ３に
接続される第２の電極４を有している。第１、第２の電
極５、４は、Ｎ型拡散層から構成されている。本実施形
態の特徴は、第２の電極４を構成するＮ型拡散層の不純
物濃度を第１の電極５を構成するＮ型拡散層の不純物濃
度より低く設定していることにある。
【００１７】従来のプロセスにより作成された選択トラ
ンジスタでは、Ｎ型拡散層と基板間の逆方向の接合リー
ク電流は１０-11Ａ程度である。一方、本実施形態のＮ
型拡散層と基板間の逆方向の接合リーク電流は１０-9Ａ
程度である。この時、第１の電極５を構成するＮ型拡散
層の不純物濃度は、従来と同程度である約１０20〜１０
21／ｃｍ3である。一方、第２の電極４を構成するＮ型
拡散層の不純物濃度は、約１０18〜１０19／ｃｍ3であ
る。第１、第２の電極５、４を構成するＮ型拡散層の不
純物濃度は、強誘電体膜としてＳＢＴ膜（比誘電率２０
０、膜厚２００ｎｍ、キャパシタ面積を１０μｍ2）を
用いた場合に、接合の逆方向の抵抗による時定数を強誘
電体メモリの減分極の時定数よりも短くなるように、か
つ動作特性に支障をきたさないような範囲に設定されて
いる。
ンジスタでは、Ｎ型拡散層と基板間の逆方向の接合リー
ク電流は１０-11Ａ程度である。一方、本実施形態のＮ
型拡散層と基板間の逆方向の接合リーク電流は１０-9Ａ
程度である。この時、第１の電極５を構成するＮ型拡散
層の不純物濃度は、従来と同程度である約１０20〜１０
21／ｃｍ3である。一方、第２の電極４を構成するＮ型
拡散層の不純物濃度は、約１０18〜１０19／ｃｍ3であ
る。第１、第２の電極５、４を構成するＮ型拡散層の不
純物濃度は、強誘電体膜としてＳＢＴ膜（比誘電率２０
０、膜厚２００ｎｍ、キャパシタ面積を１０μｍ2）を
用いた場合に、接合の逆方向の抵抗による時定数を強誘
電体メモリの減分極の時定数よりも短くなるように、か
つ動作特性に支障をきたさないような範囲に設定されて
いる。
【００１８】ここで、動作特性におよぶ支障とは、接合
リーク電流レベルが高くなると非選択状態におけるプレ
ート線ＰＬ上のノイズにより強誘電体キャパシタに電圧
が印加されデータの消失が生じる恐れがあること等を意
味している。
リーク電流レベルが高くなると非選択状態におけるプレ
ート線ＰＬ上のノイズにより強誘電体キャパシタに電圧
が印加されデータの消失が生じる恐れがあること等を意
味している。
【００１９】なお、本実施形態の動作、強誘電体キャパ
シタの電位の時間変化は、第１の実施形態に準じている
ため、その説明を省略する。
シタの電位の時間変化は、第１の実施形態に準じている
ため、その説明を省略する。
【００２０】第２の実施形態によれば、選択トランジス
タの強誘電体キャパシタと接続される電極を構成するＮ
型拡散層の不純物濃度をビット線ＢＬと接続される電極
を構成するＮ型拡散層の不純物濃度より低くしたことに
より、強誘電体キャパシタの減分極に起因して強誘電体
キャパシタの選択トランジスタ側のノードに正の電位が
印加されても比較的速やかに放電させることができる。
したがって、強誘電体キャパシタに電圧が印可される時
間が極端に短くなるため、インプリント劣化を抑制する
ことができる。
タの強誘電体キャパシタと接続される電極を構成するＮ
型拡散層の不純物濃度をビット線ＢＬと接続される電極
を構成するＮ型拡散層の不純物濃度より低くしたことに
より、強誘電体キャパシタの減分極に起因して強誘電体
キャパシタの選択トランジスタ側のノードに正の電位が
印加されても比較的速やかに放電させることができる。
したがって、強誘電体キャパシタに電圧が印可される時
間が極端に短くなるため、インプリント劣化を抑制する
ことができる。
【００２１】第３の実施形態 本発明の第３の実施形態は、従来の強誘電体メモリのメ
モリセルと回路構成上は同一であるため、構成の説明は
省略する。図７は、本発明の第３の実施形態のデータ書
込み／データ読出し動作を説明するためのタイミングチ
ャートである。本発明の第３の実施形態の特徴は、デー
タ書込み時、プレート線ＰＬに対してＨレベルとＬレベ
ルの中間の電位を印加することにある。
モリセルと回路構成上は同一であるため、構成の説明は
省略する。図７は、本発明の第３の実施形態のデータ書
込み／データ読出し動作を説明するためのタイミングチ
ャートである。本発明の第３の実施形態の特徴は、デー
タ書込み時、プレート線ＰＬに対してＨレベルとＬレベ
ルの中間の電位を印加することにある。
【００２２】最初に、データ書込み動作について説明す
る。時間ｔ１において、ワード線ＷＬ、選択信号線ＳＥ
ＬＥＣＴおよびプレート線ＰＬをＨレベルにするのと同
時にビット線ＢＬ（または、ビット線／ＢＬ）をＨレベ
ルにする。その後、時間ｔ２ではプレート線ＰＬを一旦
Ｌレベルにし、さらに、時間ｔ３においてプレート線を
ＨレベルとＬレベルの中間の電位レベルまで上昇させ
る。続いて、時間ｔ４においてプレート線ＰＬおよびビ
ット線ＢＬ（ビット線／ＢＬ）をＬレベルにした後、時
間ｔ５においてプリチャージ信号線ＰＣＨＧをＨレベル
にし、時間ｔ６においてワード線ＷＬをＬレベルにして
データ書込み動作を終了する。
る。時間ｔ１において、ワード線ＷＬ、選択信号線ＳＥ
ＬＥＣＴおよびプレート線ＰＬをＨレベルにするのと同
時にビット線ＢＬ（または、ビット線／ＢＬ）をＨレベ
ルにする。その後、時間ｔ２ではプレート線ＰＬを一旦
Ｌレベルにし、さらに、時間ｔ３においてプレート線を
ＨレベルとＬレベルの中間の電位レベルまで上昇させ
る。続いて、時間ｔ４においてプレート線ＰＬおよびビ
ット線ＢＬ（ビット線／ＢＬ）をＬレベルにした後、時
間ｔ５においてプリチャージ信号線ＰＣＨＧをＨレベル
にし、時間ｔ６においてワード線ＷＬをＬレベルにして
データ書込み動作を終了する。
【００２３】ここで、ＨレベルとＬレベルの中間の電位
レベルは、強誘電体キャパシタの抗電圧Ｖｃより小さく
する必要がある。好適には、１／３・Ｖｃ程度が好まし
い。
レベルは、強誘電体キャパシタの抗電圧Ｖｃより小さく
する必要がある。好適には、１／３・Ｖｃ程度が好まし
い。
【００２４】次に、データ読出し動作について説明す
る。時間ｔ７においてプリチャージ信号線ＰＣＨＧをＬ
レベルし、時間ｔ８でワード線ＷＬをＨレベルにし、時
間ｔ９でプレート線ＰＬをＨレベルした後、時間ｔ１０
においてセンスアンプ起動信号線ＳＡＳをＨレベルにし
てセンスアンプを起動する。その後、時間ｔ１１におい
てプレート線ＰＬを一旦Ｌレベルにし、時間ｔ１２で再
びプレート線ＰＬをＨレベルとＬレベルの中間の電位レ
ベルに上昇させる。続いて、時間ｔ１３においてプレー
ト線ＰＬをＬレベルにするのと同時にセンスアンプ起動
信号線ＳＡＳをＬレベルに、プリチャージ信号線ＰＣＨ
ＧをＨレベルにする。時間ｔ１４でワード線ＷＬをＬレ
ベルにし、時間ｔ１５でプリチャージ信号線ＰＣＨＧを
Ｌレベルにしてデータ読出し動作を終了する。
る。時間ｔ７においてプリチャージ信号線ＰＣＨＧをＬ
レベルし、時間ｔ８でワード線ＷＬをＨレベルにし、時
間ｔ９でプレート線ＰＬをＨレベルした後、時間ｔ１０
においてセンスアンプ起動信号線ＳＡＳをＨレベルにし
てセンスアンプを起動する。その後、時間ｔ１１におい
てプレート線ＰＬを一旦Ｌレベルにし、時間ｔ１２で再
びプレート線ＰＬをＨレベルとＬレベルの中間の電位レ
ベルに上昇させる。続いて、時間ｔ１３においてプレー
ト線ＰＬをＬレベルにするのと同時にセンスアンプ起動
信号線ＳＡＳをＬレベルに、プリチャージ信号線ＰＣＨ
ＧをＨレベルにする。時間ｔ１４でワード線ＷＬをＬレ
ベルにし、時間ｔ１５でプリチャージ信号線ＰＣＨＧを
Ｌレベルにしてデータ読出し動作を終了する。
【００２５】図７は、強誘電体メモリのデータ書込み直
後における分極状態をあらわす説明図である。分極状態
が↓方向の場合には、データ読出し動作においてプレー
ト線ＰＬにＨレベルとＬレベルの中間の電位が印加され
たことにより、データ読出し動作後の分極状態は従来の
分極状態Ｙに比べて小さい分極状態Ｚで保持される。こ
の分極状態Ｚは、通常のデータ書込み動作後に減分極が
生じた後の分極状態にほぼ等しい。したがって、データ
書込み動作後に減分極が生じることはない。すなわち、
減分極により引き起こされる正電位の発生もほとんどな
くなることから、インプリント劣化を最小限に抑えるこ
とが可能となる。
後における分極状態をあらわす説明図である。分極状態
が↓方向の場合には、データ読出し動作においてプレー
ト線ＰＬにＨレベルとＬレベルの中間の電位が印加され
たことにより、データ読出し動作後の分極状態は従来の
分極状態Ｙに比べて小さい分極状態Ｚで保持される。こ
の分極状態Ｚは、通常のデータ書込み動作後に減分極が
生じた後の分極状態にほぼ等しい。したがって、データ
書込み動作後に減分極が生じることはない。すなわち、
減分極により引き起こされる正電位の発生もほとんどな
くなることから、インプリント劣化を最小限に抑えるこ
とが可能となる。
【００２６】また、分極状態が↑方向の場合において
は、データ書込み動作においてプレート線ＰＬにＨレベ
ルとＬレベルの中間の電位が印加されるが、この方向は
分極方向と同一であるため分極特性に何等影響を与える
ことはない。
は、データ書込み動作においてプレート線ＰＬにＨレベ
ルとＬレベルの中間の電位が印加されるが、この方向は
分極方向と同一であるため分極特性に何等影響を与える
ことはない。
【００２７】
【発明の効果】本発明の強誘電体メモリによれば、強誘
電体キャパシタの分極状態が↓方向の時、データ書込み
動作後に分極と同じ方向の電圧が印加されつづけること
はないため、インプリント劣化を抑制することが可能と
なる。したがって、強誘電体キャパシタの分極の↓方向
から↑方向への反転動作をスムーズに行うことができる
とともに、正常な読出し動作を行うことが可能となる。
電体キャパシタの分極状態が↓方向の時、データ書込み
動作後に分極と同じ方向の電圧が印加されつづけること
はないため、インプリント劣化を抑制することが可能と
なる。したがって、強誘電体キャパシタの分極の↓方向
から↑方向への反転動作をスムーズに行うことができる
とともに、正常な読出し動作を行うことが可能となる。
【図１】強誘電体メモリのメモリセル構成を示す回路図
である。
である。
【図２】強誘電体メモリの読出し動作時の分極状態を示
す説明図である。
す説明図である。
【図３】本発明の第１の実施形態の強誘電体メモリを示
す回路図である。
す回路図である。
【図４】本発明の第１の実施形態における書込み動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図５】強誘電体メモリのキャパシタ電位の時間変化を
示す説明図である。
示す説明図である。
【図６】本発明の第３の実施形態の書込み／読出し動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図７】強誘電体メモリの書込み直後の分極状態を示す
説明図である。
説明図である。
１、１２ メモリセル ２、７、１２、１７ 選択トランジスタ ３、８、１３、１８ 強誘電体キャパシタ ５、１０、１５、２０ 抵抗 ６、１６ ダミーメモリセル
Claims (9)
- 【請求項１】 制御電極がワード線に、第１の電極がビ
ット線に、第２の電極が第１のノードにそれぞれ接続さ
れた選択トランジスタと、 第１の電極が前記第１のノードに、第２の電極が第２の
ノードを介してプレート線にそれぞれ接続された強誘電
体キャパシタと、 前記第１のノードと前記第２のノード間に接続された抵
抗体とを有するメモリセルを備えたことを特徴とする強
誘電体メモリ。 - 【請求項２】 前記抵抗体は、配線抵抗あるいは拡散抵
抗から構成されることを特徴とする請求項１記載の強誘
電体メモリ。 - 【請求項３】 前記抵抗体の抵抗値は、接合リーク電流
による放電の時定数が強誘電体メモリの減分極の時定数
よりも短くなるように、かつ、データ読出し時における
電荷の移動が可能な範囲に設定されることを特徴とする
請求項１記載の強誘電体メモリ。 - 【請求項４】 強誘電体キャパシタと、 制御電極がワード線に、第１の電極がビット線に、第２
の電極が前記強誘電体キャパシタにそれぞれ接続された
選択トランジスタとを有するメモリセルを備えた強誘電
体メモリであって、 前記第１の電極は第１の拡散層から、前記第２の電極は
第２の拡散層からそれぞれ構成されるとともに、 前記第２の拡散層は、前記第１の拡散層より低い不純物
濃度を有することを特徴とする強誘電体メモリ。 - 【請求項５】 前記第１、第２の拡散層の不純物濃度
は、接合の逆方向の抵抗による時定数が強誘電体メモリ
の減分極の時定数よりも短くなるような範囲に設定され
ることを特徴とする請求項４記載の強誘電体メモリ。 - 【請求項６】 前記第１の拡散層の不純物濃度は１０20
〜１０21／ｃｍ3であり、前記第２の拡散層の不純物濃
度は１０18〜１０19／ｃｍ3であることを特徴とする請
求項４記載の強誘電体メモリ。 - 【請求項７】 制御電極がワード線に、第１の電極がビ
ット線に、第２の電極が第１のノードにそれぞれ接続さ
れた選択トランジスタと、 第１の電極が前記第１のノードに、第２の電極が第２の
ノードを介してプレート線にそれぞれ接続された強誘電
体キャパシタとを有するメモリセルを備えた強誘電体メ
モリであって、 前記メモリセルへのデータ書込みは、 前記ワード線、前記プレート線および前記ビット線を第
１の電位レベルし、 前記プレート線を前記第１の電位レベルから第２の電位
レベルにした後、 前記プレート線を前記第１の電位レベルと前記第２の電
位レベルの中間の電位レベルにすることを特徴とする強
誘電体メモリ。 - 【請求項８】 前記中間の電位レベルは、前記強誘電体
キャパシタの抗電圧よりも小さいことを特徴とする請求
項７記載の強誘電体メモリ。 - 【請求項９】 前記中間の電位レベルは、前記強誘電体
キャパシタの抗電圧よりも１／３であることを特徴とす
る請求項７記載の強誘電体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000275208A JP2002093154A (ja) | 2000-09-11 | 2000-09-11 | 強誘電体メモリ |
| US09/741,029 US6496407B2 (en) | 2000-09-11 | 2000-12-21 | Ferroelectric memory |
| US10/243,656 US6590245B2 (en) | 2000-09-11 | 2002-09-16 | Ferroelectric memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000275208A JP2002093154A (ja) | 2000-09-11 | 2000-09-11 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093154A true JP2002093154A (ja) | 2002-03-29 |
Family
ID=18760865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000275208A Pending JP2002093154A (ja) | 2000-09-11 | 2000-09-11 | 強誘電体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6496407B2 (ja) |
| JP (1) | JP2002093154A (ja) |
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|---|---|---|---|---|
| DE19854418C2 (de) * | 1998-11-25 | 2002-04-25 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung |
| JP2003045174A (ja) * | 2001-08-01 | 2003-02-14 | Sharp Corp | 半導体記憶装置 |
| JP3693002B2 (ja) * | 2001-10-31 | 2005-09-07 | ソニー株式会社 | 強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器、及び、デジタルデータをアナログデータに変換する方法 |
| US6980459B2 (en) * | 2002-10-24 | 2005-12-27 | Texas Instruments Incorporated | Non-volatile SRAM |
| US7180141B2 (en) * | 2004-12-03 | 2007-02-20 | Texas Instruments Incorporated | Ferroelectric capacitor with parallel resistance for ferroelectric memory |
| JP2007018615A (ja) * | 2005-07-08 | 2007-01-25 | Sony Corp | 記憶装置及び半導体装置 |
| US8174877B2 (en) * | 2007-06-28 | 2012-05-08 | Nxp B.V. | Electric device comprising phase change material and heating element |
| WO2010038581A1 (en) * | 2008-10-02 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2012203944A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 抵抗変化型メモリ |
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| WO2017043105A1 (en) * | 2015-09-11 | 2017-03-16 | Kabushiki Kaisha Toshiba | Resistance change type memory |
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| US10964372B2 (en) | 2019-06-14 | 2021-03-30 | Micron Technology, Inc. | Memory cell biasing techniques |
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| US11729995B1 (en) | 2021-11-01 | 2023-08-15 | Kepler Computing Inc. | Common mode compensation for non-linear polar material 1TnC memory bit-cell |
| US11482270B1 (en) * | 2021-11-17 | 2022-10-25 | Kepler Computing Inc. | Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH10242411A (ja) * | 1996-10-18 | 1998-09-11 | Sony Corp | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| KR100268444B1 (ko) * | 1997-08-30 | 2000-10-16 | 윤종용 | 강유전체 랜덤 액세스 메모리 장치 |
| JPH11186416A (ja) * | 1997-12-19 | 1999-07-09 | Rohm Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| US5898609A (en) * | 1998-05-29 | 1999-04-27 | Samsung Electronics Co., Ltd. | Ferroelectric memory having circuit for discharging pyroelectric charges |
| DE19851866C1 (de) * | 1998-11-10 | 2000-03-23 | Siemens Ag | Speicherzellenanordnung |
| DE19854418C2 (de) * | 1998-11-25 | 2002-04-25 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung |
-
2000
- 2000-09-11 JP JP2000275208A patent/JP2002093154A/ja active Pending
- 2000-12-21 US US09/741,029 patent/US6496407B2/en not_active Expired - Lifetime
-
2002
- 2002-09-16 US US10/243,656 patent/US6590245B2/en not_active Expired - Lifetime
Also Published As
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