KR200151177Y1 - 반도체 메모리 - Google Patents

Abstract

본 고안은, 메모리셀의 강유전체 캐패시터와 완전히 동일한 구조에서 거의 동일한 면적과 용량을 갖는 기준셀의 기준용 강유전체 캐패시티를 갖춘 셀을 사용해서 특정 회로방식으로 RAM을 구성함으로써 종래의 DRAM과 동일한 레벨의 집적도를 갖추면서 리프레쉬도 불필요하고, 전원이 오프상태일 때 불휘발적으로 데이터를 유지할 수 있으며 기록과 독출억세스시간도 종래 DRAM과 같은 정도의 반도체 메모리를 종래 DRAM의 회로설계 및 공정기술과 크게 다르지 않게 실현할 수 있게 된다.

본 고안에 따른 반도체 메모리는, 제1비트선과; 제1비트선과 쌍을 이루는 제2비트선; 제1비트선에 접속된 제3비트선; 제3비트선과 쌍을 이루면서 제2비트선에 접속된 제4비트선; 비트선에 접속됨과 더불어 강유전체 메모리셀을 포함하며, 트랜지스터와 강유전체 캐패시터를 포함하는 메모리셀 어레이; 제1비트선 및 제3비트선에 접속되고, 메모리셀 어레이의 강유전체 캐패시터와 실질적으로 동일 영역과 용량 및 구조로 형성된 강유전체 캐패시터를 포함하며, 메모리셀 어레이의 메모리셀로부터 데이터를 독출할 때 제1기준전위를 제공하고, 전원전위가 공급되는 플레이트를 갖춘 제1강유전체 캐패시터를 포함하는 제1기준셀 및; 제2비트선 및 제4비트선에 접속되고, 메모리셀 어레이의 강유전체 캐패시터와 실질적으로 동일 영역과 용량 및 구조로 형성된 강유전체 캐패시터를 포함하며, 메모리셀 어레이의 메모리셀로부터 데이터를 독출할 때 제2기준전위를 제공하고, 전원전위가 공급되는 플레이트를 갖춘 제2강유전체 캐패시터를 포함하는 제2기준셀을 구비하여 구성된다.

Description

반도체 메모리

본 고안은 강유전체 셀을 이용한 리프레쉬(reflesh)가 필요없는 불휘발성을 갖춘 반도체 메모리의 셀데이터 감지회로에 관한 것으로, 예컨대 자기디스크를 대체할 수 있는 반도체디스크나 화상처리용 화상데이터의 버퍼메모리로서 사용되는 반도체 메모리에 관한 것이다.

제16도에 나타낸 바와 같이, 종래 DRAM(다이나믹형 랜덤억세스메모리)은 1개의 정보유지용 캐패시터(C1)와 1개의 전하전송용 MOS트랜지스터(T1)가 접속된 메모리셀을 이용하고 있는바, 이 메모리셀은 캐패시터(C1)의 한쪽 전극에 일정한 셀플레이트전압(VP)을 인가하고 워드선(WL)을 하이레벨로 하여 MOS트랜지스터(T1)를 온상태로 함으로써, 비트선(BL)으로부터 MOS트랜지스터(T1)를 통해 캐패시터(C1)에 전하를 기록하고, 워드선(WL)을 로우레벨로 하여 MOS트랜지스터(T1)를 오프상태로 함으로써 캐패시터(C1)의 전하(데이터)를 유지하는 것이다.

상기한 바와 같이, DRAM은 셀구조가 단순하여 셀면적이 작다는 점에 특징이 있는 것으로, 고밀도의 기억소자로서 반도체 메모리중에서 가장 많이 사용되고 있다. 그러나, DRAM의 결점으로서, 셀캐패시터에 축적된 전하에 의해 데이터를 유지하기 때문에, 예컨대 전하운송용 트랜지스터의 서브드레숄드 리크(sub-threshold leak)등 여러 요인에 의한 리크로 인해 셀전하가 손실된다고 하는 점이 있다. 이 리크에 의해 손실된 전하를 보충하기 위해 리프레쉬(refresh)동작을 일정 기간마다 수행하여 셀데이터를 유지하지 않으면 안된다.

또한, DRAM은 독출과 기록을 고속으로 수행할 수 있지만, 전원을 오프상태로 하면 리프레쉬동작이 수행되지 않게 되어 기억내용이 손실되어 버리는 소위 휘발성 반도체 메모리이다.

여기서, DRAM의 고밀도성을 활용하면서 리프레쉬의 필요성과 전원이 오프상태일 때의 휘발성에 구애받지 않는 RAM과, 또 고속으로 독출과 기록을 할 수 있는 장치를 연구해 왔다. 특히, 최근 불휘발성이면서 데이터의 교환이 용이한 메모리기능을 갖춘 소자로써 강유전체 셀이 발표되었다(Electronics/Feb. 4, 1988 P.32:Electronics/Feb. 18, 1988 P.91∼P.95). 이 강유전체 셀은 강유전체LZT(Lead Zirconate Titanate)의 자발분극특성(自發分極特性)을 이용하여 데이터를 유지하는 것이다.

그러나, 이 강유전체 셀은 RAM으로 응용하는 방법은 SRAM의 셀에 여분인 부가 소자를 추가시킨 방식으로, 셀면적이 작아지지 않고 DRAM의 셀에 근접한 방식이면서도 1비트당 2개의 셀이 필요하면서 셀데이터의 독출동작이 복잡하다는 문제가 있다.

본 고안자는 상기한 강유전체 셀을 RAM으로 응용한 종래방법은 셀면적이 크고, 셀데이터의 독출동작이 복잡하다는 문제가 있는 점을 감안하여 종래 DRAM의 회로설계 및 프로세스기술과 많이 다르지 않는 강유전체 셀을 응용할 수 있어 리프레쉬동작이 불필요하게 되고 불휘발성을 갖는 반도체 메모리를 본원 고안과 동시 출원에 관계된 특허출원에 의해 제안하고 있다.

즉, 이 제안에 따른 반도체 메모리는 메모리셀에 의해 발생한 비트선쌍의 전위변화를 감지증폭하는 감지증폭기계를 갖춘 반도체 메모리에 있어서, 상기 메모리셀은 강유전체를 캐패시터의 전극간에 삽입한 구조를 갖춘 강유전체 캐패시터의 한쪽 전극의 전위가 상기 비트선의 논리적인 1과 0에 대응한 전위의 거의 중간 레벨에 고정되고, 이 강유전체 캐패시터의 다른쪽 전극과 비트선 사이에 전하운송용 트랜지스터가 접속되며, 상기 강유전체 캐패시터전극간의 최대간격을 d(cm), 상기 경유전체의 자발분극을 반전시켜 거의 변화되지 않게 하는데 필요한 전장의 세기를 Et(V/cm)로 표시하면, Et × d의 값이 상기 비트선의 논리적인 1과 0에 대응하는 전위차의 거의 반정도보다 작은 것을 특징으로 한다.

상기 비트선쌍은 셀데이터의 억세스가 시작될 때까지의 시간동안은 셀플레이트전위레벨과 거의 같은 레벨로 이퀄라이즈(equalize)되어 있고, 억세스가 개시되어 상기 메모리셀의 전하전송용 트랜지스터 및 기준셀의 전하전송용 트랜지스터가 온상태로 되기 직전에 Vcc전위와 Vss전위의 전원레벨의 한쪽 부근의 레벨로 설정된다. 그 후, 메모리셀의 전하전송용 트랜지스터 및 이 메모리셀과 쌍을 이루는 측의 비트선에 접속되어 있는 기준셀의 전하전송용 트랜지스터가 온상태로 되고, 한쪽의 비트선에는 기준셀에 의해 기준레벨이 발생하며, 이미 한쪽 비트선에는 상기 메모리셀의 데이터에 의해 데이터레벨이 발생하게 된다. 그 후에는 종래 DRAM과 동일하게 비트선쌍의 레벨이 감지증폭된다.

이하, 도면을 참조해서 상기 제안에 따른 반도체 메모리의 1실시예를 상세히 설명한다.

제5도는 메모리셀에 의해 발생된 비트선쌍의 전위변화를 감지증폭하는 감지증폭기를 갖춘 반도체 메모리를 나타낸 것으로, 예컨대 종래 DRAM의 셀데이터 감지계에 강유전체 캐패시터를 갖춘 메모리셀과, 기준셀을 채용한 메모리의 일부(셀이 행렬형태로 배열된 메모리셀 어레이의 하나의 열에 대응하는 부분을 대표적으로 취출하고 있다)를 나타내고 있다.

여기서, BL 및 /BL(표시 /는 신호의 반전을 나타냄)은 비트선쌍, MC1 및 MC3는 한쪽 비트선(BL)에 접속된 메모리셀, MC2 및 MC4는 다른쪽 비트선(/BL)에 접속된 메모리셀, WL1 및 WL2는 한쪽 비트선(BL)에 접속된 메모리셀(MC1, MC3)의 전하전송용 트랜지스터(T2, T3)의 게이트에 접속된 워드선, /WL1 및 /WL2는 다른쪽 비트선(/BL)에 접속된 메모리셀(MC2, MC4)의 전하전송용 트랜지스터(T2, T4)의 게이트에 접속된 워드선, REF는 메모리셀 데이터의 독출레벨에 대한 기준레벨을 발생시켜 비트선쌍에 공급하는 기준레벨 발생회로, PR은 비트선 선충전회로, SA는 비트선쌍의 전위변화를 감지증폭하는 감지증폭기, DQ 및 /DQ는 데이터선쌍, G1 및 G2는 비트선쌍과 데이터선 사이에 접속되어 열선택신호(CSL)에 의해 스위치제어되는 비트선 선택트랜지스터이다.

제6a도 및 제6b도에 도시된 바와 같이, 상기 메모리셀(MC1∼MC4)은 강유전체(20)를 금속 등의 도전체로 이루어진 캐패시터전극(21, 22) 사이에 삽입한 구조를 갖추고, 한쪽 전극(셀플레이트)의 전위(VPF)가 상기 비트선의 논리적인 1에 대응하는 전위 VH와 0에 대응하는 전위 VL의 거의 중간레벨의 전위(VH+VL)/2로 고정되어 있는 강유전체 캐패시터(CF)와, 이 강유전체 캐패시터(CF)의 다른쪽 전극과 한쪽의 비트선(BL) 또는 다른쪽 비트선(/BL)사이에 접속되면서 게이트가 워드선(WL)에 접속된 전하전송용 트랜지스터(TF)로 이루어지는데, 상기 강유전체 캐패시터(CF)의 전극간 최대간격 d(cm)은 후술하는 바와 같이 소정 값 이하로 규정된다.

상기 기준레벨 발생회로(REF)는 각각 메모리셀(MC1∼MC4)의 강유전체 캐패시터(CF)의 거의 1/2의 면적과 용량을 갖는 2개의 기준용 강유전체 캐패시터와, 이 2개의 기준용 강유전체 캐패시터와 1개의 비트선 사이에 각각 접속된 2개의 전하전송용 트랜지스터로 이루어진 기준셀이 사용되고 있는데, 그에 대한 상세한 설명은 후술하기로 한다.

제8도는 강유전체의 성질을 나타낸 것으로, 횡축은 강유전체에 인가되는 외부 전장, 즉 강유전체 캐패시터의 전극(21, 22)간에 V(v)의 전압이 인가되었을 때에 E(V/cm)=V(v)/d(cm)인 값을 나타내고, 종축은 자발분극(P)을 나타내며, 강유전체(P, E)의 관계는 소위 히스테리시스의 관계를 갖고 있다.

여기서, 강유전체분극의 도메인(分極 domain)이 각기 다른 모양으로 산산히 흩어져 있어서 전체적으로 분극을 나타내지 않은 상태에서 전장을 인가하는 경우를 생각한다. 먼저, E를 정방향으로 증대해 가면 분극이 0에서 A까지 증대해 가는데, 분극이 A상태일 때는 일정 방향의 분극을 갖춘 도메인만으로 되어 분극은 거의 증가되지 않게 된 이때의 전장을 Et로 표시한다. 그후 E를 작아지게 하여 0으로 해도 분극은 0이 되지 않고 Ps가 유지되며, 또 역방향으로 E를 증대해 가면, 분극은 도면중 참조부호 41의 곡선으로 됨에 따라 A에서 B까지 변화하게 된다. 분극이 B인 상태는 분극이 A인 상태와는 역방향의 분극을 갖춘 도메인만으로 되어 분극은 거의 증가되지 않게 된다. 이때 전장을 -Et로 표시한다. 다시 E를 증대해 가면 분극은 도면중 참조부호 42의 곡선에 따라 B에서 A까지 변화하게 된다. 이때 E를 0으로 해도 분극은 0으로 되지 않고 -Ps가 유지된다.

상기한 바와 같이 강유전체를 전극사이에 삽입한 강유전체 캐패시터에 전장(Et)을 발생시키도록 전압을 인가하면, 그후 상기 전압을 부유상태로 해도 분극의 방향은 자발분극으로서 유지되는데, 이 자발분극에 의한 강유전체의 표면전하는 리크 등에 의해 자연소거되지는 않고 역방향의 전장이 걸려 분극이 0으로 되지 않는 한은 전장(Et)에 의해 발생한 분극의 방향을 유지하여 그 값은 거의 ｜Ps｜인 상태를 유지하게 된다.

그런데 제6b도에 나타낸 강유전체 캐패시터의 전극간 최대간격은 d(cm)이지만, 비트선의 논리적인 1에 대응하는 전위(VH)와 0에 대응하는 전위(VL)에 의해 강유전체의 분극의 방향이 반전될 수 있도록 설정하지 않으면 안된다. 즉, 셀플레이트전위를 VPF로 표시하면,

를 만족하도록 결정하지 않으면 안된다. 여기서, Et는 사용되는 강유전체에 의해 결정되는 값으로, 분극의 방향을 반전시켜 값을 포화하기에 충분한 크기이다.

예컨대 Et=1000V/cm, VH=5V, VL=0V이고, VPF=2.5V이므로

로 하면 된다.

이와 같이 전극간 간격(d)을 설정해 두면 비트선에 VH를 인가했을 때와 VL을 인가했을 때에 분극이 반대방향을 향하도록 스위치제어될 수 있고, 또 강제적인 반전을 발생시킬 때까지는 일정한 데이터로서의 자발분극을 유지할 수 있게 된다.

다음에, 제6a도에 나타낸 바와 같은 강유전체 캐패시터를 갖춘 메모리셀의 구체적인 구조에 대해 기술한다. 상기 강유전체는 전장이 인가된 부분만 분극의 방향이 변화하게 되는 바, 즉 그 부분의 분극이 단일 도메인구조로 변화하므로 연속한 강유전체층에서도 부분 부분의 분극상태를 변화시킬 수 있게 된다. 여기서, 종래 DRAM의 메모리셀의 산화막과 동일하도록 이용하고, 또 분극상태로서 데이터를 불휘발적으로 유지할 수 있게 된다. 여기서, 불휘발성 메모리에서 주의하지 않으면 안되는 것은 메모리셀의 전극에 직접 연결되는 노드(node)의 확산층의 비율을 될 수 있는 한 작게 하여 기판전위레벨과의 커플링(coupling)을 감소시키는 것이 필요하기 때문이다. 이 커플링을 감소시키지 않으면 전원의 온오프시에 기판전위레벨을 통해 자발분극을 반전시키는 것과 같은 노이즈가 메모리셀에서 발생할 우려가 있다.

상기한 바를 감안한 메모리셀의 평면패턴 및 단면구조를 제9a도 및 제9b도에 나타내고 있다. 즉, 실리콘기판(1)의 표면에 소자분리용 필드산화막(2)을 형성한 후 소자영역의 기판표면상에 게이트절연막(3)을 매개로 전하전송용 트랜지스터의 게이트전극(4; 워드선)으로 되는 제1도전층인 폴리실리콘이 패터닝되어 형성된다. 이어서 이 게이트전극(4)을 마스크로 이용해서 상기 전하전송용 트랜지스터의 소오스 또는 드레인으로 되는 불순물확산층 영역(5, 5')이 형성되고, 또 기판상에 산화막 등의 절연층(6)이 형성된다.

그리고 절연층(6)에 상기 전하전송용 트랜지스터의 소오스(또는 드레인)로 되는 한쪽의 불순물확산층 영역(5)까지 도달하도록 접촉구멍(contact hole)이 형성된 후, 이 절연층(6)상에 제2도전층인 폴리실리콘(7)이 퇴적되어 불순물확산층 영역(5)으로 도전성 접촉이 얻어지고, 이 폴리실리콘(7)이 섬모양(島狀)으로 패터닝되어 개개의 메모리셀용으로 독립한 강유전체 캐패시터의 한쪽 전극(7)이 형성되어 있다.

다음에, 기판상의 전체면에 각 메모리셀에 공통의 강유전체층(8)이 형성되고, 그 위에 제3도전층인 폴리실리콘(9)이 퇴적되며, 이 폴리실리콘(9)과 강유전체층(8)이 패터닝되어 강유전체 캐패시터의 다른쪽 전극(9; 플레이트전극)이 각 메모리셀에 공통으로 형성된다. 그에 따라 제3도전층인 폴리실리콘(9)의 아랫부분 이외의 부분에 있는 강유전체층은 제거된다.

계속해서, 기판상에 산화막등의 충간절연층(10)이 형성되고, 이 층간절연층(10)에서 상기 전하전송용 트랜지스터의 드레인(또는 소오스)으로 되는 다른쪽 불순물확산층 영역(5')까지 도달하도록 접촉구멍이 형성된 후, 이 층간절연층(10)상에 제4도전층(11)인 알루미늄, 폴리실리콘 또는 폴리실리콘과 실리사이드의 복합막이 퇴적되어 불순물확산층영역(5')에서 도전성 접촉이 얻어지게 되고, 이 제4도전층(11)이 패터닝되어 비트선(11)이 형성된다.

이와 같이 하여 종래 DRAM의 적층구조의 메모리셀과 거의 동일한 구조로써 강유전체 캐패시터를 갖춘 메모리셀을 실현할 수 있으므로, 메모리셀의 점유면적이 작아지고 집적도도 종래의 DRAM과 거의 같게 된다.

이어서, 상기한 바와 같이 구성된 감지계를 갖춘 RAM에 대한 메모리셀 데이터의 감지동작을 설명한다.

먼저, 메모리셀과 비트선사이의 전하 이동량에 대해 설명한다.

제10a도 및 제10b도는 메모리셀이 비트선에 접속되기 전의 초기상태와, 접속된 후의 최종상태(선택상태)에 대한 각 부분의 전위 등을 모식적으로 나타낸 것으로, 상기 메모리셀의 강유전체 캐패시터(CF)의 셀플레이트의 전위는 VPF이고, 이 메모리셀에 기록되어 있는 데이터가 0인가 1인가에 따라 대향전극(전하전송용 트랜지스터에 접속된 전극)의 전위는 Vi는

로 된다.

이는 기록된 데이터가 0일 때는, 우선 Vi=VL로서 0에 대응하는 자발분극을 만든 다음에 독출기간 이외에는 이 메모리셀을 장시간 억세스하지 않으면 Vi=VPF가 되도록 전하전송용 트랜지스터를 약하게 온상태로 하기 위해 억세스간격에 의해 Vi가 VL과 VPF의 중간레벨로 되기 때문이다.

마찬가지로 기록되어 있는 데이터가 1일 때는 Vi=VH로서 1에 대응하는 자발분극을 만들기 때문에 Vi는 VH와 VPF의 중간레벨을 취할 수 있다.

또한 여기서 최종적으로 Vi=VPF로 설정되도록 하고 있는 것은 전극이 완전한 부유상태로 된 경우 전하의 리크처(lead 處; 예컨대 기판전위레벨로의 리크등)에 의해 전극의 전위가 기록된 자발분극을 반전시키는 것도 어느 정도 얻을 수 있기 때문이다.

여기서, 비트선의 용량(CB)의 초기레벨을 Vss, 자발분극의 크기를 Ps, 강유전체 캐패시터(CF)의 대향면적을 A, 그 용량을 C로 표시했을 때, 메모리셀이 비트선에 접속된 후의 최종상태(선택상태)에서의 비트선의 전위(Vf)를 상기 Vi와 대응시켜 제10b도에 나타내고 있다. 여기서, 기록된 데이터가 0일 때는

로 되고, 기록된 데이터가 1일 때는

로 된다.

즉, 기록되어 있는 데이터가 0의 메모리셀과 기록된 데이터가 1의 메모리셀에서는 상기 Vf에서 최소값일지라도

의 차가 존재한다. 따라서, 0과 1의 기준레벨로서, 제10b도중에 나타낸 레벨(VREF)을 설정할 수 있으면, 메모리셀의 데이터를 Vi에 무관하게 감지할 수 있게 된다.

그에 대해 독출전의 비트선 전위(VB)가 Vcc일 경우 최종상태(선택상태)에서의 Vf는 제10b도중에 나타낸 Vf에

를 부가한 것으로 된다.

다음으로, 상기 기준레벨을 만들기 시작하는 동작을 제11a도 및 제11b도를 참조하여 설명한다.

제11a도 및 제11b도는 제7도에 나타낸 기준레벨 발생회로(REF)의 기준셀이 비트선에 접속되기 전의 초기상태와 접속된 후의 최종상태(선택상태)에 대한 각 부분의 전위 등을 모식적으로 표시한 것으로, 기준셀의 2개의 기준용 강유전체 캐패시터(DCA, DCB)는 각각 메모리셀의 강유전체 캐패시터(CF)의 거의 반정도의 면적(A/2)과 용량(C/2)을 갖는다.

그리고, 한쪽의 기준용 강유전체 캐패시터(DCA)의 셀플레이트전위를 VPF(메모리셀의 강유전체 캐패시터(CF)의 셀플레이트전위와 같음)로 나타내고, 다른쪽 기준용 강유전체 캐패시터(DCV)의 셀플레이트전위를 VP(Vcc전위 또는 Vss전위)로 나타내며, 제10도의 Vi에 상당한 전위를 VPF로 나타낸다. 한편, 독출전의 비트선전위(VB)가 Vss인가 Vcc인가에 따라 한쪽의 기준용 강유전체 캐패시터(DCA)의 초기상태를 제11b도에 나타낸 바와 같이 설정한다.

즉, VB=Vss일 때는 한쪽의 기준용 강유전체 캐패시터(DCA)에 1을 기록하고, VB=Vcc일 때는 한쪽의 기준용 강유전체 캐패시터(DCA)에 0을 기록해 둔다. 또, 기준용 강유전체 캐패시터(DCB)의 초기상태는 대향전극의 전위가 VPF이므로 VP=Vcc에서는 0으로 되고, VP=Vss에서는 1로 되어 있다. 상기 기준셀이 비트선에 접속되면 다른쪽의 기준용 강유전체 캐패시터(DCB)는 독출전의 비트선 전위(VB)가 Vss나 Vcc의 어느 레벨에서도 그 강유전체의 0 또는 1의 상태는 변화되지 않는다. 그리고, 기준용 강유전체 캐패시터(DCA)에서는 비트선전위(VB, VPF)의 관계는 상기 기준셀이 비트선에 접속되면 그 내용이 반전되는 것과 같은 레벨로 설정되므로 상기 기준셀이 비트선에 접속된 후의 최종상태(선택상태)는 독출전의 비트선전위(VB)가 Vss일 경우

로 된다. 이것은 제10b도에 나타낸 기준레벨(VREF)에 대응한다.

그에 대해 독출전의 비트선전위(VB)가 Vcc일 경우에도, Vf는 제10b도에 나타낸 VREF에 CBVcc/(C+CB)를 부가한 독출전의 비트선 전위(VB)가 Vcc인 경우의 기준레벨로 된다.

상기한 기준레벨을 발생시키기 위한 기준레벨 발생회로(REF)로서 독출전의 비트선 전위(VB)가 Vss로 되는 경우에 대응하는 구성은 제7도에 도시하고 있다. 즉, 비트선(BL, /BL)에 각각 1개의 기준셀(RC, /RC)이 접속되고, 비트선쌍에 비트선레벨세트회로(LS)가 접속되어 있다.

상기 비트선(/BL)에 접속되어 있는 기준셀(/RC)은 메모리셀의 강유전체 캐패시터(CF)의 거의 1/2의 면적(A/2)과 용량(C/2)을 갖는 2개의 기준용 강유전체 캐패시터(DC1, DC2)와, 이 2개의 기준용 강유전체 캐패시터(DC1, DC2)의 각각 한쪽의 전극과 비트선(/BL) 사이에 대응하여 접속되어 있는 전하전송용 트랜지스터(DT1, DT2)로 이루어진다.

마찬가지로, 다른쪽 비트선(BL)에 접속되어 있는 기준셀(RC)은 메모리셀의 강유전체 캐패시터(CF)의 거의 1/2의 면적(A/2)과 용량(C/2)을 갖춘 2개의 기준용 강유전체 캐패시터(DC3, DC4)와, 이 2개의 기준용 강유전체 캐패시터(DC3, DC4)의 각각 한쪽의 전극과 다른쪽의 비트선(BL)사이에 각기 대응되어 접속되어 있는 전하전송용 트랜지스터(DT3, DT4)로 이루어진다.

그리고, 한쪽의 비트선(/BL)에 접속되어 있는 2개의 전하전송용 트랜지스터(DT1, DT2)의 각 게이트에는 더미워드선(DWL)으로부터 더미워드선 신호가 인가되도록 되어 있고, 이 2개의 전하전송용 트랜지스터(DT1, DT2)에 각각 접속되어 있는 기준용 강유전체 캐패시터(DC1, DC2)의 다른쪽 전극은 대응하여 Vss전극 및 상기 비트선의 논리적인 1에 대응하는 전위(VH)와 0에 대응한 전위(VL)의 거의 중간레벨의 전위(VH+VL)/2로 고정되어 있다. 중간전위가 인가되고 있는 기준용 강유전체 캐패시터(DC2)의 자발분극은 여기에 접속되어 있는 전하전송용 트랜지스터(DT2)가 데이터감지시에 온상태로 되었을 때에 반전하는 방향으로 설정되어 있다.

또한 중간전위가 인가되어 있는 기준용 강유전체 캐패시터(DC2)와 전하전송용 트랜지스터(DT2)의 접속노드(Nd)와 Vcc전위 사이에 1메모리 사이클마다 접속노드(Nd)의 전위를 리세트하기 위한 리세트용 트랜지스터(DS1)가 접속되어 있고, 이 트랜지스터(DS1)의 게이트에는 리세트선으로부터 리세트신호(DCST)가 인가되도록 되어 있다.

마찬가지로, 다른쪽 비트선(BL)에 접속되어 있는 2개의 전하전송용 트랜지스터(DT3, DT4)의 각 게이트에는, 반전측의 더미워드선(/DWL)으로부터 더미워드선 신호가 인가되도록 되어 있고, 이 2개의 전하전송용 트랜지스터(DT3, DT4)에 각각 접속되어 있는 기준용 강유전체 캐패시터(DC3, DC4)의 다른쪽 전극은 대응하여 중간레벨의 전위 및 Vss전위에 고정되어 있으며, 중간전위가 인가되고 있는 기준용 강유전체 캐패시터(DC3)의 자발분극은 이에 접속되어 있는 전하전송용 트랜지스터(DT3)가 데이터감지시에 온상태로 되었을 때에 반전하는 방향으로 설정되어 있다.

그리고, 중간전위가 인가되고 있는 기준용 강유전체 캐패시터(DC3)와 전하전송용 트랜지스터(DT3)의 접속노드(/Nd)와 Vcc전위 사이에 1메모리 사이클마다 접속노드(/Nd)의 전위를 리세트하기 위한 리세트용 트랜지스터(DS2)가 접속되어 있고, 이 트랜지스터(DS2)의 게이트에는 상기 리세트선으로부터 리세트신호(DCST)가 인가되도록 되어 있다.

다음에 제5도에 나타낸 셀데이터 감지계를 갖춘 메모리의 동작에 대해 제12도에 나타낸 동작파형 및 제7도에 나타낸 기준레벨 발생회로(REF)를 참조해서 설명한다.

먼저, 동작의 개요를 설명하면, 비트선쌍은 메모리셀 데이터의 억세스가 개시될 때까지의 동안에는 셀플레이트전위(VPF)의 레벨과 거의 같은 레벨로 이퀄라이즈되어 있고, 억세스가 개시되어 메모리셀의 전하전송용 트랜지스터 및 기준셀의 전하전송용 트랜지스터가 온상태로 되기 직전에 Vcc전위와 Vss전위의 2개중 어느 하나의 전원레벨의 한쪽 부근의 레벨(본 예에서는 Vss전위)로 설정된다.

그후 메모리셀의 전하전송용 트랜지스터 및 이 메모리셀과 쌍을 이루는 측의 비트선에 접속되어 있는 기준셀의 전하전송용 트랜지스터가 온상태로 되고, 이 기준셀중 1개의 기준용 강유전체 캐패시터의 자발분극이 반전되어 한쪽 비트선에 기준셀이 발생하게 되며, 또 한쪽의 비트선에는 상기 메모리셀의 데이터에 의한 데이터레벨이 발생한다. 이후는 종래 DRAM과 마찬가지로 상기 비트선쌍의 레벨이 감지증폭된다.

이어서 상기 동작을 상세히 설명한다. 상기 워드선(WL1)이 활성화(상승)되어 메모리셀(MC1)이 억세스되는 경우를 고려하면, 억세스가 개시되기 전에는 더미워드선(DWL, /DWL)이 각각 하이레벨이고 기준셀의 전하전송용 트랜지스터(DT1~DT4)는 충분하게 온상태로 되어 모든 워드선(WL1, /WL1, WL2,…)이 메모리셀의 전하전송용 트랜지스터(T2∼T4)는 온상태로 되는 정도의 레벨로 되어 있다. 또한, BLP신호는 하이레벨이고, 선충전회로(PR)의 트랜지스터(P1∼P3)는 온상태로 되어 있어 비트선(BL, /BL)은 각각 VPF의 레벨로 되어 있다.

따라서, 기준용 강유전체 캐패시터(DC2, DC3)의 비트선측 전극(접속노드(Nd, /Nd))의 전위는 각각 VPF로 되고, 메모리셀용 강유전체 캐패시터(C1~C4)의 비트선측 전극의 전위는 각각 거의 VPF에 가까운 레벨로 되어 있다. 따라서, 셀플레이트전위가 Vss인 기준용 강유전체 캐패시터(DC1, DC4)는 각각 1의 상태로 세트되어 있다. 또한, 셀플레이트전위가 VPF인 기준용 강유전체 캐패시터(DC2, DC3)는 전회(前回) 억세스의 마지막에 1에 세트되어 있다.

그리고, 어드레스가 결정되고 억세스가 개시되면, 먼저 더미워드선(DWL, /DWL) 및 모든 워드선(WL1, /WL1, WL2,…)이 Vss레벨로 되고, 기준셀의 전하전송용트랜지스터(DT1∼DT4) 및 메모리셀의 전하전송용 트랜지스터(T1∼T4)가 오프상태로 된다. 그후, BLP신호가 비활성화(하강)되어 선충전회로(PR)의 트랜지스터(P1∼P3)가 오프상태로 되어 비트선(BL, /BL)이 각각 VPF레벨로부터 분리된다. 이어서 BLST신호가 활성화되어 비트선레벨세트회로(LS)의 트랜지스터(S1~S3)가 온상태로 되어 비트선(BL, /BL)은 각각 셀데이터를 검출하기 위한 레벨로 설정된다. 이 예에서는 비트선(BL, /BL)은 Vss레벨로 세트된다.

그후, BLST신호가 비활성화되면, 데이터를 비트선(BL, /BL)에 전송하기 위해 워드선(WL1) 및 더미워드선(DWL)만이 활성화되어 메모리셀의 전하전송용 트랜지스터(T1) 및 기준셀의 전하전송용 트랜지스터(DT1, DT2)가 충분히 온상태로 된다. 이 비트선(BL, /BL)에 대한 데이터의 전송레벨은 제6도 및 제7도에 나타낸 바와 같이 비트선쌍에는 거의 APs/(C+CB)의 레벨차가 발생된다.

따라서, 강유전체 캐패시터로서는 면적(A)이 크고 강유전체의 자발분극(Ps)이 클수록 또한 비트선 용량(CB)이 작을수록 데이터전송량이 크게 되지만, 종래의 DRAM과 다른 점은 셀의 용량이 작은 쪽이 좋다는 점이다. 이 경우 면적(A)이 작아질 수 없기 때문에 자발분극(Ps)의 반전조건이 허락하는 한, 강유전체를 두껍게 하면 좋다.

또한, 비트선(BL, /BL)에 데이터가 전송된 후의 감지증폭은 종래의 일반적인 DRAM과 같지만, 비트선(BL, /BL)의 레벨이 모두 Vss측에 있는 것이 다르다. 여기서 본 실시예에 따른 감지증폭은 우선 SEP신호를 활성화시키고, 감지증폭기(SA)의 PMOS트랜지스터(SP1, SP2)에 의해 Vcc측을 향해 감지를 수행한 후, SEN신호를 비활성화하여 NMOS트랜지스터(SN1, SN2)에 의해 Vss측의 비트선의 레벨을 확보한다. 그리고, 비트선쌍의 레벨차가 충분히 증폭된 후, 선택된 CSL신호가 활성화되어 트랜지스터(CT1, CT2)가 온상태로 되고, 이 트랜지스터(CT1, CT2)를 매개로 데이터선(DQ, /DQ)으로 데이터가 전송되어 독출을 완료한다.

이어서, 다음 사이클을 위한 초기상태를 만드는 동작으로 들어간다. 우선, 지금까지 활성화된 워드선(WL1) 및 더미워드선(DWL)이 비활성화된 후, SEP신호가 비활성화되고 SEN신호가 활성화되어 감지증폭기(SA)가 리세트됨과 동시에 DCST신호가 활성화되고 트랜지스터(DS1, DS2)가 온상태로 되어 접속노드(Nd, /Nd)가 거의 Vcc레벨이 되고, 셀플레이트전위가 VPF인 기준용 강유전체 캐패시터(DC2, DC3)가 각각 1의 상태로 기록되어 세트된 후, DCST신호가 비활성화된다. 그 동안 BLP 신호가 활성화되어 트랜지스터(P1∼P3)가 온상태로 되고, 비트선(BL, /BL)은 각각 VPF로 선충전이퀄라이즈된다.

이 이퀄라이즈선충전이 완료될 때에, 더미워드선(DWL, /DWL) 및 모든 워드선(WL1, /WL1, WL2, …)의 레벨을 활성화시키고, 메모리셀의 전극을 VPF레벨로 만든다. 이 경우 더미워드선(DWL, /DWL)의 활성화는 충분하게 이루어지고, 다음 사이클에 대비해 기준용 강유전체 캐패시터(DC1∼DC4)의 전극을 VPF와 동일하게 할 필요가 있지만, 메모리셀에 대해서는 그 전하전송용 트랜지스터(T1∼T4)는 셀의 전극이 VPF 이외의 노드로 리크되는 것을 보충하여, 셀에 자발분극을 반전시키는 것과 같은 전장이 걸리지 않도록 약하게 온상태로 해 두면 충분하고, 상기 메모리셀의 전하전송용 트랜지스터(T1∼T4)의 임계치전압(VTH) 정도의 레벨로 워드선(WL1, /WL1, WL2, …)의 레벨을 천천히 상승시키면 된다.

이렇게 함으로써 모든 워드선(WL1, /WL1, WL2, …)의 레벨을 활성화한 경우의 전력과 전류의 피크를 상당히 작게 할 수 있게 된다. 이 때문에, 최소 사이클에서 억세스를 반복할 경우에는 메모리셀의 전하전송용 트랜지스터(T1∼T4)가 온상태로 되지 않는 것도 있다.

그래서, 사이클이 긴 경우에는 즉 메모리셀 데이터의 억세스가 개시될 때까지의 시간동안에 상기 비트선쌍이 상기 중간레벨의 전위로 이퀄라이즈되는 기간이 긴 경우에는, 메모리셀전극이 리크되는 것을 보충하여 VPF레벨 부근으로 유지하여 강유전체 자발 분극을 반전시키지 않도록 메모리셀의 전하전송용 트랜지스터를 온상태로 설정하도록 구성함으로써 셀데이터가 파괴되지 않도록 보호할 수 있게 된다.

이상은 독출전의 비트선전위(VB)가 Vcc인 Vss방식을 채용하고 있는 경우의 독출동작을 설명했지만, 독출전의 비트선전위(VB)가 Vcc로 되는 Vcc방식을 채용한 경우는, (1) BLST신호에 의해 제어되는 트랜지스터(S1∼S3)에 의해 비트선(BL, /BL)을 각각 Vcc에 가까운 레벨로 설정하기 위해 트랜지스터(S1, S3)의 각 한쪽 단자를 Vcc전위에 접속시키는 것과, (2) DCST신호에 의해 제어되는 트랜지스터(DS1, DS2)에 의해 기준용 강유전체 캐패시터(DC2, DC3)에 0을 기록하기 위해 트랜지스터(DS1, DS3)의 각 한쪽 단자를 Vss전위로 접속해 두는 것과, (3) 감지증폭기(SA)를 동작시키기 위한 PMOS트랜지스터(SP1, SP2)와 NMOS트랜지스터(SN1, SN2)의 동작 순서가 상기와는 반대로 되는 것이 상기 Vss방식을 채용하고 있는 경우와 다르다.

또, 메모리셀에 대한 데이터기록은 종래의 일반적인 DRAM과 동일하므로 그에 대한 설명을 생략한다.

이상은 데이터의 감지증폭동작에 대해 설명했지만, 불휘발성 DRAM으로서 기능시키기 위해서는 전원의 온오프시에 대한 내부신호의 세트, 리세트의 순서에 충분히 주의하지 않으면 과도적인 전압에 의해 강유전체 캐패시터의 내용이 바뀌어 기록되는 경우도 있다. 특히, 셀플레이트레벨 및 비트선쌍의 레벨인 VPF는 부하용량이 커서 전원의 온오프시에 천천히 변화하게 됨으로써 VPF의 레벨과 워드선을 활성화시켜야 할 타이밍에서는 일정한 순서를 설정할 필요가 있다.

즉, 셀플레이트레벨 및 비트선쌍의 레벨이 VPF로 되지 않는 가운데 워드선이 활성화로 되거나 하면, 셀의 내용이 파괴될 우려가 있다. 여기서, 전원 온상태로 될 때에 각 노드레벨의 상승순서를 개념적으로 제13도에 도시하고 있다.

여기서, 셀플레이트레벨 검출회로(91)는 셀플레이트레벨을 모니터하는 회로로서, 전원이 온상태일 때의 출력(ψP)은 로우레벨이지만, 셀플레이트래벨이 거의 VPF가 되면, 출력(ψP)이 하이레벨로 된다. 비트선 선충전레벨 검출회로(92)는 비트선의 전위레벨을 모니터하는 회로로서, 전원이 온상태일 때의 출력(ψB)은 로우레벨이지만, BLP신호가 전원이 온상태로 됨과 동시에 활성화되어 비트선이 선충전되기 시작하여 그 레벨이 거의 VPF에 도달하면, ψB는 하이레벨로 상승하게 된다. 2개의 신호(ψP, ψB)가 앤드게이트(93)에서 앤드처리된 출력에 의해 비로소 워드선레벨 발생회로(94)의 출력 및 더미워드선레벨 발생회로(95)의 출력이 각각 앤드게이트(96, 97)을 통과해 워드선 및 더미워드선에 보내져 메모리셀 및 기준셀의 비트선측 전극이 VPF로 변화한다. 이때까지는 전하전송용 트랜지스터가 오프 상태로 되어 있기 때문에 상기 비트선측 전극은 부유상태이고 강유전체 캐패시터의 강유전체에 그 자발분극을 반전시킬 정도의 전장이 걸리는 일도 없게 된다.

한편, 더미워드선레벨 발생회로(95)의 출력에 의해 더미워드선의 레벨이 정확히 상승함에 따라 기준셀의 비트선측 전극의 레벨이 정확하게 VPF로 된 다음 비로소 메모리제어용 외부신호를 앤드게이트(98)에 의해 받아들여 내부신호를 발생시킬 수 있도록 되어 잘못된 감지를 수행하지 않고 셀에 억세스할 수 있도록 된다.

즉, 상기한 전원이 온상태일 때에 대한 각 전극노드의 전위레벨의 상승의 시퀀스(sequence)에 의해 셀플레이트레벨 및 비트선쌍의 레벨이 충분히 출력되어, 비로소 셀과 비트선 사이의 전하전송용 트랜지스터가 온상태로 될 수 있기 때문에 그 후에 메모리제어용 외부신호를 받아들일 수 있도록 되어 내부신호가 발생해 셀데이터의 감지가 가능하게 된다.

전원이 오프상태일 때에는 메모리셀 및 기준셀이 비트선과 완전히 분리된 후 비트선레벨 및 셀플레이트레벨이 오프상태로 되지 않으면, 메모리셀의 강유전체 캐패시터의 자발분극을 반전시키는 것과 같은 과도전압이 발생할 수 있다. 즉, 셀플레이트레벨(VPF)과, 감지증폭기(SA)의 NMOS트랜지스터(SN1, SN2)의 구동신호(SEN)는 충분한 시정수로서 Vcc의 변화에 따라갈 필요가 있다. 이를 위한 회로구성은 모식적으로 제14도에 도시한다.

여기서 셀플레이트레벨 발생회로(101)의 출력인 VPF와 SEN레벨발생회로(102)의 출력인 SEN은 점선으로 도시한 바와 같이 충분히 큰 용량을 갖고 있으므로 Vcc가 Vss로 오프상태로 되더라도 직접 Vcc의 방향으로 전하를 흘리지 않으면, 충분하게 천천히 방전하여 레벨이 떨어지게 된다. 이 때문에 2개의 레벨발생회로(101, 102)와 Vcc노드 사이에 다이오드(103)를 삽입해 놓았다.

그에 따라 회로가 갖는 시정수에 의해 SEN출력, VPF출력은 오프상태로 되므로 제13도의 워드선레벨 발생회로(94)나 더미워드선레벨 발생회로(95)가 전원이 오프상태일 때에 곧바로 오프상태로 된 후 충분히 시간적 여유를 갖고 오프상태로 되기 때문에 셀을 파괴시키는 일은 없다. 즉, 상기한 전원이 오프상태일 때에 대한 각 전극노드의 전위레벨의 상승시퀀스에 의해 셀플레이트레벨 발생회로, 감지증폭기 구동레벨발생회로의 각 출력은 메모리제어용 외부신호를 받아 내부신호를 발생시키는 회로, 전하전송용 트랜지스터를 온상태로 만드는 신호의 발생회로가 오프상태로 된 후에 완전히 오프상태로 된다.

또, 상기 설명에서는 기준셀의 2개의 기준용 강유전체 캐패시터는 각각 별도의 전하전송용 트랜지스터를 통해 1개의 비트선에 접속되어 있는 예를 나타냈지만, 여기에 한정되지 않고 제15도에 나타낸 바와 같이 2개의 기준용 강유전체 캐패시터(DC1, DC2)를 1개의 전하전송용 트랜지스터(DT1)를 공통으로 매개하여 한쪽의 비트선(BL)에 접속하고, 마찬가지로 2개의 기준용 강유전체 캐패시터(DC3, DC4)를 1개의 전하전송용 트랜지스터(DC3)를 공통으로 매개하여 다른쪽의 비트선(BL)에 접속하도록 해도 상기 설명과 동일한 동작 및 효과가 얻어진다.

그러나, 상기한 바와 같이 제안된 반도체 메모리를 실현할 경우 실제로 곤란한 점은 상기 기준셀의 2개의 기준용 강유전체 캐패시터를 각각 메모리셀의 강유전체 캐패시터의 면적과 용량이 거의 1/2로 하는 것이다. 이것은 셀구조가 3차원적으로 되면 상기한 바와 같이 면적과 용량이 거의 1/2로 되도록 패턴화하는 것과 제조공정의 오차까지 고려하여 원하는 용량을 만드는 것은 더욱 곤란하게 된다. 이렇게 상기 제안에 관한 반도체 메모리의 셀데이터 감지계에서는 신뢰성이 양호하고, 또한 충분한 여유가 있는 동작을 보증해서 셀데이터를 독출하는데는 상기와 같이 2개의 기준용 강유전체 캐패시터를 각각 메모리셀의 강유전체 캐패시터의 면적과 용량의 거의 1/2로 만드는 일이 가장 중요하였다. 이 때문에 실제로 제조할 때의 제조마진과 회로동작상의 신뢰성을 저하시켜 수율을 낮출 우려가 있었다.

본 고안은 상기한 점을 감안하여, 기준셀의 2개의 기준용 강유전체 캐패시터를 각각 메모리셀의 강유전체 캐패시터의 면적과 용량의 거의 1/2이 되도록 패턴화하는 것과 제조공정의 오차까지를 감안해서 원하는 용량을 이루는 것이 곤란하여 실제 제조시의 제조마진과 회로동작상의 신뢰성을 저하시켜 수율을 떨어뜨릴 우려가 있다고 하는 문제를 해결하기 위해 이루어진 것으로, 메모리셀의 강유전체 캐패시터와 완전히 같은 구조에서 거의 동일한 면적과 용량을 갖는 기준셀의 기준용 강유전체 캐패시터를 이용하더라도 상기한 바와 같은 제안에 따른 반도체 메모리와 마찬가지로 데이터감지가 가능하게 되고, 또한 새로운 동작모드를 갖출 수 있게 되어 기준용의 특별한 패턴이나 구조를 만들 필요가 없게 되어 실제 제조시의 제조마진과 회로동작상의 신뢰성을 향상시켜 수율을 높일 수 있는 반도체 메모리를 제공하고자 함에 그 목적이 있다.

제1도는 본 고안의 1실시예에 따른 반도체 메모리의 셀데이터 감지계의 일례를 도시한 회로도.

제2a도 및 제2b도는 제1도 중 기준셀에 의한 기준레벨 발생방법을 설명하기 위해 도시한 도면.

제3도는 제1도에 도시된 셀데이터 감지계의 셀데이터 감지동작을 나타낸 파형도.

제4도는 제1도에 도시한 셀데이터 감지계의 프레쉬 라이트(flash light)동작을 나타낸 파형도.

제5도는 본 고안의 다른 실시예에 따른 반도체 메모리의 셀데이터 감지계의 일례를 나타낸 회로도.

제6a도는 제5도 중 강유전체 캐패시터를 갖춘 메모리셀의 등가회로도.

제6b도는 제6a도 중 강유전체 캐패시터의 구조를 나타낸 단면도.

제7도는 제5도 중 기준레벨 발생회로의 일례를 도시한 회로도.

제8도는 강유전체의 분극과 전장(電場)의 관계를 나타낸 특성도.

제9a도는 제6a도에 도시한 메모리셀의 평면패턴을 나타낸 도면.

제9b도는 제9a도의 B-B선에 따른 단면도.

제10a도 및 제10b도는 제5도 중 메모리셀의 데이터 판독방법을 설명하기 위해 도시한 도면.

제11a도 및 제11b도는 제7도 중 기준셀에 의한 기준레벨발생방법을 설명하기 위해 도시한 도면.

제12도는 제5도에 도시한 셀데이터계의 동작을 나타낸 파형도.

제13도는 전원이 on 상태일 경우 메모리회로의 상승 순서를 설명하기 위해 도시한 도면.

제14도는 전원이 off 상태일 경우 셀플레이트레벨(cell plate level) 발생회로 및 SEN 레벨발생회로의 출력리세트방법을 설명하기 위해 도시한 도면.

제15도는 제7도에 도시한 기준레벨 발생회로의 변형예를 나타낸 회로도.

제16도는 종래 DRAM의 메모리셀의 등가회로도이다.

* 도면의 주요부분에 대한 부호의 설명

MC1∼MC4, MC1'∼MC4' : 메모리셀

C1∼C4, C1'~C4' : 메모리셀의 강유전체 캐패시터

T1∼T4, T1'~T4' : 메모리셀의 전하전송트랜지스터

RC, /RC : 기준셀

DC1∼DC4 : 기준셀의 강유전체 캐패시터

DT1, DT2, DT1', DT2' : 기준셀의 전하전송트랜지스터

WL, WL1, /WL1, WL2 : 워드선

DWL, /DWL : 더미워드선

BL, /BL, BL', /BL' : 비트선

SA, SA' : 감지증폭기

SP1~SP3, SP1'∼SP3' : 감지증폭기의 PMOS트랜지스터

SN1∼SN3, SN1'∼SN3' : 감지증폭기의 NMOS트랜지스터

PR, PR' : 선충전회로

LS, LS' : 비트선레벨세트회로

20 : 강유전체

21, 22 : 강유전체 캐패시터의 전극

상기 목적을 달성하기 위한 본 고안은, 제1비트선과; 제1비트선과 쌍을 이루는 제2비트선; 제1비트선에 접속된 제3비트선; 제3비트선과 쌍을 이루면서 제2비트선에 접속된 제4비트선; 비트선에 접속됨과 더불어 강유전체 메모리셀을 포함하며, 트랜지스터와 강유전체 캐패시터를 포함하는 메로리셀 어레이; 제1비트선 및 제3비트선에 접속되고, 메모리셀 어레이의 강유전체 캐패시터와 실질적으로 동일 영역과 용량 및 구조로 형성된 강유전체 캐패시터를 포함하며, 메모리셀 어레이의 메모리셀로부터 데이터를 독출할 때 제1기준전위를 제공하고, 전원전위가 공급되는 플레이트를 갖춘 제1강유전체 캐패시터를 포함하는 제1기준셀 및; 제2비트선 및 제4비트선에 접속되고, 메모리셀 어레이의 강유전체 캐패시터와 실질적으로 동일 영역과 용량 및 구조로 형성된 강유전체 캐패시터를 포함하며, 메모리셀 어레이의 메모리셀로부터 데이터를 독출할 때 제2기준전위를 제공하고, 전원전위가 공급되는 플레이트를 갖춘 제2강유전체 캐패시터를 포함하는 제2기준셀을 구비하여 구성된 것을 특징으로 한다.

상기와 같이 구성된 본 고안은, 상기 기준셀의 2개의 기준용 강유전체 캐패시터 중 한쪽 캐패시터의 셀플레이트가 전원레벨인 Vcc 또는 Vss로 고정되고, 다른쪽 캐패시터의 셀플레이트가 2개의 소정 전원레벨의 거의 중간레벨의 전위에 고정되어 있으면, 상기 공통접속점의 전위를 상기 2개의 소정 전원레벨간에서 변화시킬 때에 상기 셀플레이트가 전원레벨인 한쪽의 기준용 강유전체 캐패시터는 그 강유전체의 자발분극의 방향이 변화되지 않지만, 상기 셀플레이트가 중간레벨의 전위에 고정되어 있는 다른쪽 기준용 강유전체 캐패시터는 그 강유전체의 자발분극의 방향이 반전되게 된다.

그에 따라 메모리셀의 1데이터에 의해 비트선에 발생된 전위변화와 0데이터에 의해 비트선에서 발생되는 전위변화의 차이의 거의 반정도 레벨의 전위변화가 메모리셀의 데이터에 의해 전위변화가 발생되는 한쪽의 비트선과 쌍을 이루는 다른쪽 비트선에서 발생하게 된다.

또한, 상기 기준셀의 2개의 기준용 강유전체 캐패시터의 공통접속점이 2조의 비트선쌍중 각 한쪽 비트선에 각각 1개의 트랜지스터를 통해 접속되어 있으면, 상기 2조의 비트선쌍 중 각 한쪽 비트선에는 동일한 기준셀로부터 동일 기준전위레벨을 발생시키고, 상기 2조의 비트선쌍중 각 다른쪽 비트선에는 각각의 비트선에 접속되어 있는 메모리셀의 데이터에 대응한 전위레벨이 발생하게 된다.

또, 상기 기준셀의 2개의 기준용 강유전체 캐패시터의 공통접속이 1개의 트랜지스터를 매개하여 전원레벨의 전위에 접속되어 있으면 기준셀의 초기설정을 수행하거나, 비트선에 강제적으로 전원레벨의 전위를 전이해서 메모리셀의 내용을 일제히 교환하는 프레쉬 라이트 동작모드를 갖출 수 있게 된다.

[실시예]

이하, 도면을 참조해서 본 고안의 1실시예를 상세히 설명한다.

제1도는 본 고안에 따른 반도체 메모리의 일부를 나타낸 것으로, 제5도 내지 제15도를 참조해서 상기한 제안에 따른 반도체 메모리와 비교하여, 기준레벨 발생회로(REF')의 일부가 다르고, 그 이외는 동일하므로 상기 제안에 따른 반도체 메모리와 동일 부호를 붙히고 그에 대한 상세한 설명은 생략한다.

즉, 본 고안에 따른 기준레벨 발생회로(FEF')에서는 기준셀(/RC)의 2개의 기준용 강유전체 캐패시터(DC1, DC2)가 메모리셀의 강유전체 캐패시터(CF)와 동일한 구조로서, 거의 같은 면적(A)과 용량(C)을 갖추고, 이 2개의 기준용 강유전체 캐패시터(DC1,DC2)의 각 한쪽 단자가 공통접속되며, 이 공통접속점(Nd)이 2조의 비트선쌍(BL, /BL ; BL', /BL')중 각 한쪽 비트선(/BL, /BL')에 각각 1개의 트랜지스터(DT1, DT1')를 통해 접속되는 바, 그 2개의 트랜지스터(DT1, DT1')의 각 게이트에는 더미워드선(DWL)으로부터 더미워드선 신호가 인가되도록 되어 있다. 따라서, 기준셀(/RC)은 각각 2배의 비트선용량과 접속되도록 된다.

그리고, 기준용 강유전체 캐패시터(DC1, DC2)의 다른쪽 전극은 대응되어 상기 비트선의 논리적인 1에 대응하는 전위(VH)와 0에 대응한 전위(VL)의 거의 중간레벨전위(VH+VL)/2 및 전원전위(VP)에 고정되어 있고, 상기 중간전위가 인가되고 있는 기준용 강유전체 캐패시터(DC2)의 자발분극은, 이것에 접속되어 있는 전하전송용 트랜지스터(DT1, DT1')가 데이터감지시에 온상태로 될 경우 반전하는 방향으로 설정되어 있다. 그리고 상기 공통접속점(Nd)과 Vcc전위 사이에 1메모리 사이클마다 상기 접속점(Nd)의 전위를 리세트하기 위한 리세트용 트랜지스터(DS1)가 접속되어 있다.

마찬가지로 기준셀(RC)의 2개의 기준용 강유전체 캐패시터(DC3, DC4)는 상기 메모리셀의 강유전체 캐패시터(CF)와 동일 구조이므로 거의 같은 면적과 용량을 갖고, 이 공통접속점(/Nd)이 상기 2조의 비트선쌍(BL, /BL ; BL', /BL')중 각 다른쪽 비트선(BL, BL')에 각각 1개의 트랜지스터(DT2, DT2')를 통해 접속되고, 2개의 트랜지스터(DT2, DT2')의 각 게이트에는 반전측의 더미워드선(/DWL)으로부터 더미워드선 신호가 인가되도록 되어 있다. 따라서, 기준셀(RC)은 각각 2배의 비트선용량과 접속되어 있는 것으로 된다.

그리고, 2개의 기준용 강유전체 캐패시터(DC3, DC4)의 다른쪽 전극은 대응되어 상기 중간레벨의 전위 및 전원전위(VP)에 고정되어 있다. 이 경우 상기 중간전위가 인가되어 있는 기준용 강유전체 캐패시터(DC3)의 자발분극은 이것에 접속되어 있는 전하전송용 트랜지스터(DT2, DT2')가 데이터감지시에 온상태로 될 때에 반전하는 방향으로 설정되어 있다. 그리고, 공통접속고드(/Nd)와 Vcc전위간에 1메모리 사이클마다 접속노드(/Nd)의 전위를 리세트하기 위한 리세트용 트랜지스터(DS2)가 접속되어 있다.

상기한 바와 같이 구성된 감지계를 갖춘 RAM에 대한 메모리셀 데이터의 감지계에 있어서, 비트선에 대한 메모리셀 데이터레벨의 발생방법은 제10a도 및 제10b도에 나타낸 바와 같다.

그에 대한 기준레벨(VREF)을 만들기 시작하는 동작은, 제11a도 및 제11b도에 나타낸 것과는 약간 차이가 있고, 이하 기준레벨(VREF)의 발생방법을 제2a도 및 제2b도를 참조하여 설명한다.

제2a도 및 제2b도는 예컨대 기준셀(/RC)이 비트선(/BL, /BL')에 접속되기 전의 초기상태와 접속된 후의 최종상태(선택상태)에 대한 각 부분의 전위 등을 모식적으로 나타낸 것이다.

기준셀의 2개의 기준용 강유전체 캐패시터(DC1, DC2)는 각각 메모리셀의 강유전체 캐패시터(CF)와 동일한 용량(C)을 갖고 있다. 그리고, 한쪽 기준용 강유전체 캐패시터(DC1)의 셀플레이트전위는 VPF이고, 다른쪽 기준용 강유전체 캐패시터(DC2)의 셀플레이트전위는 VP(Vcc전위, 또는 Vss전위)이며, 대향전극이 VPF로 설정되기 때문에 셀플레이트전위(VP2)가 Vss인가 Vcc인가에 따라 다른쪽 기준용 강유전체 캐패시터(DC2)에는 제2b도에 나타낸 바와 같이 설정된다.

즉, VP=Vss일 때는 기준용 강유전체 캐패시터(DC2)에 0이 기록되어 있다. 이 기준용 강유전체 캐패시터(DC2)는 독출전의 비트선전위 VB가 Vss나 Vcc의 어느 레벨이어도 그 강유전체의 0, 1의 상태는 변화하지 않게 된다. 또, 셀플레이트전위가 VPF인 기준용 강유전체 캐패시터(DC1)에는 Vss레벨로 비트선에 접속되었을 때 강유전체의 자발분극이 반전되도록 처음에 1을 기록해 둔다. 그리고 비트선전위(VB)는 기준셀(/RC)이 비트선(/BL, /BL')에 접속되면, 그 내용이 반전되는 레벨(Vss)로 설정되므로 기준셀(/RC)이 비트선(/BL, /BL')에 접속된 후의 최종(선택상태)는

로 된다 이것은, 제10b도중에 도시된 기준레벨(VREF)에 대응한다.

이 1개의 기준셀로부터 동일한 기준전위레벨이 상기 2조의 비트선쌍중 각 한쪽 비트선(/BL, /BL')에 발생되고, 동일한 상기 2조의 비트선쌍중 각 다른쪽 비트선(BL, BL')에는 각각의 비트선에 접속되어 있는 메모리셀의 데이터에 대응한 전위레벨이 발생하므로 감지증폭기(SA, SA')에 의해 셀데이터의 감지가 가능하게 되고, 열선택된 감지증폭기(SA, SA')의 출력이 데이터선쌍으로 취출되도록 된다.

또한, 비트선쌍(/BL', BL')에는 비스선쌍((/BL, BL)과 동일하게 비트선레벨세트회로(LS'), 선충전회로(PR'), 감지증폭기(SA'), 열선택트랜지스터(G1', G2')가 접속되어 있다. 그리고 비트선레벨세트회로(LS')는 비트선레벨세트회로(LS)와 마찬가지로 트랜지스터(S1'~S3')로 이루어지고, 선충전회로(PR')는 선충전회로(PR)와 마찬가지로 트랜지스터(P1'~P3')로 이루어지며, 감지증폭기(SA')는 감지증폭기(SA)와 마찬가지로 PMOS트랜지스터(SP1',SP2')와 NMOS트랜지스터(SN1', SN2')로 이루어진다.

제3도는 상기 메모리셀 데이터의 감지계에 대한 동작을 나타낸 것으로, 제5도 내지 제15도를 참조해서 상기한 메모리셀 데이터의 감지계에 대한 동작과 비교하여, 더미워드선(D지) 및 반전측의 더미워드선(/DWL)에 더미워드선 신호를 인가하는 것이 다르다.

즉, 비트선쌍은 메모리셀 데이터의 억세스가 개시될 때까지의 시간동안은 셀플레이트전위(VPF)의 레벨과 거의 같은 레벨로 이퀄라이즈되어 있고 억세스가 개시되어 메모리셀의 전하전송용 트랜지스터 및 기준셀의 전하전송용 트랜지스터가 온상태로 되기 직전에 Vss전위 부근의 레벨로 설정된다. 그후, 메모리셀의 전하전송용트랜지스터 및 이 메모리셀과 쌍을 이루는 측의 비트선에 접속되어 있는 기준셀의 전하전송용 트랜지스터가 온상태로 되고, 이 기준셀중 1개의 기준용 강유전체 캐패시터의 자발분극이 반전되어 한쪽의 비트선에 기준레벨이 발생되며, 또 한쪽의 비트선에는 상기 메모리셀의 데이터에 의한 데이터레벨이 발생된다. 지금까지의 동작은 상기한 메모리셀 데이터의 감지계에 대한 동작과 같다.

이후에는 이 비트선쌍의 레벨이 감지증폭되는 바, 본 고안에서는 감지증폭기(SA, SA')의 PMOS트랜지스터(SP1, SP2), (SP1', SP2')를 온상태로 하기 위한 SEP신호가 하이레벨로 되어 감지를 개시하기 전에 그때까지 하이레벨로 되어 있던 더미워드선(DWL) 또는 반전측 더미워드선(/DWL)을 로우레벨로 해서 기준셀(RC, /RC)을 비트선으로부터 분리시켜 둔다. 이와 같이 함으로써 비트선(/BL, /BL') 또는 비트선(BL, BL')이 단락상태에서 감지가 이루어지는 일이 없도록 한다.

또한 더미워드선(DWL) 및 반전측 더미워드선(/DWL)의 펄스상태의 상승때문에 SEP신호를 하이레벨로 하는 타이밍은 상기한 제안에 따른 메모리셀 데이터의 감지계의 경우와 비교하여 상기한 더미워드선(DWL) 또는 반전측의 더미워드선(/DWL)이 로우레벨로 떨어지는 시간분만큼 지연시킬 필요가 있고, 그에 따라 억세스시간이 약간 지연은 되지만, 상기한 바와 같이 기준용 강유전체 캐패시터(DC1∼DC4)로서 각각 메모리셀의 강유전체 캐패시터(CF)와 같은 크기 및 구조로 된다고 하는 본 고안의 잇점을 중시할 경우에는 부득이하다.

또 독출전의 비트선전위(VB)가 Vss인 Vss방식, 또는 상기 비트선전위(VB)가 Vcc인 Vcc방식 중 어느 방식일지라도, (1) BLST신호에 의해 제어되는 트랜지스터(S1∼S3 ; S1'∼S3')에 의해 비트선쌍(BL, /BL ; BL', /BL')을 각각 전원 근처의 레벨로 설정하기 위해 트랜지스터(S1 및 S3 ; S1' 및 S3')의 각 일단을 Vss전위 혹은 Vcc전위에 접속하는 것과, (2) DCST신호에 의해 제어되는 트랜지스터(DS1, DS2)에 의해 기준용 강유전체 캐패시터(DC1 및 DC3)에 1 또는 0 을 기록해 두기 위해 트랜지스터(DS1, DS2)의 각 한쪽 단자를 Vcc전위 혹은 Vss전위에 접속하는 것, (3) 감지증폭기(SA, SA')를 동작시키기 위한 PMOS트랜지스터(SP1, SP2 ; SP1', SP2')의 NMOS트랜지스터(SN1, SN2 ; SN1', SN2')의 동작순서를 Vss방식과 Vcc방식과는 역으로 함으로써 상기 동작이 가능한 것은 상기한 제안에 따른 메모리셀 데이터의 감지계와 동일하다.

또한, 메모리셀에 대한 데이터기록은 종래의 일반적인 DRAM과 거의 동일하므로 그에 대한 설명은 생략한다.

또 본 고안에서는 상기 기준셀의 초기설정을 수행하거나 비트선에 강제적으로 전원레벨의 전위를 전이하여 메모리셀의 내용을 일제히 바꿔쓰는 프레쉬 라이트 동작모드를 갖출 수 있게 된다. 이 프레쉬 라이트동작모드는 1개의 워드선이 활성화됨에 따라 비트선에 셀데이터를 전송한 일련의 메모리셀, 예컨대 제1도에 나타낸 MC1, MC1'의 내용을 한번에 바꿔쓰는 것이다. 이것은 화상처리용 화상데이터의 버퍼메모리에 본 고안에 따른 메모리를 응용한 경우에는 화면의 고속크리어 등을 수행하기 위해 사용되는 것이고, 이 프레쉬 라이트동작모드로 제1도에 나타낸 감지계를 동작시킬 경우의 동작파형을 제4도에 나타낸다.

이 동작모드에서는 상기한 바와 같이 억세스 사이클중에서 기준셀에 의한 기준레벨(VREF)을 비트선에 만드는 일은 없고, 더미워드선(DWL) 또는 반전측 더미워드선(/DWL)을 상승시킬 경우, DCST신호를 하이레벨로 하여 트랜지스터(DS1, DS2)를 온상태로 해서 전원레벨을 직접 비트선에 인도하고, 메모리셀의 내용에 의하지 않고서 감지계를 동작시켜 비트선쌍의 하이레벨, 로우레벨을 결정한다. 예컨대, 워드선(WL1)을 활성화시켜 메모리셀(MC1, MC1')에 프레쉬 라이트를 수행할 경우, 0을 기록할 때는 더미워드선(DWL)을 하이레벨로 하면, 메모리셀(MC1, MC1')의 데이터의 0, 1에 관계없이 한쪽 비트선(/BL, /BL')은 하이레벨로 되기 때문에, 다른쪽 비트선(BL, BL')은 로우레벨로 되고, 메모리셀(MC1, MC1')의 데이터는 0으로 된다. 이에 대해, 0을 기록할 경우에는 반전측 더미워드선(/DWL)을 하이레벨로 하면 메모리셀(MC1, MC1')의 내용을 소거하여 비트선(BL, BL')은 하이레벨로 되므로, 메모리셀(MC1, MC1')의 데이터는 1로 된다. 그에 따라 워드선(WL1)에 속한 메모리셀을 일제히 0 또는 1로 기록할 수 있게 된다.

상기한 바와 같이 본 고안에 의하면, 메모리셀의 강유전체 캐패시터와 완전히 동일한 구조에서 거의 동일한 면적과 용량을 갖는 기준셀의 기준용 강유전체 캐패시터를 갖춘 셀을 사용해서 상술한 바와 같은 회로방식으로 RAM을 구성함으로써 종래의 DRAM과 동일한 레벨의 집적도를 갖추면서 리프레쉬도 불필요하고, 전원이 오프상태일 때에 불휘발적으로 데이터를 유지할 수 있으며 기록과 독출억세스시간도 종래 DRAM과 같은 정도의 반도체 메모리를 종래 DRAM의 회로설계 및 공정기술과 크게 다르지 않게 실현할 수 있다.

또한, 새로운 동작모드를 갖출 수 있고, 메모리셀용 패턴이나 구조를 만들 필요가 없게 되어 실제 제조할 때에 제조마진과 회로동작상의 신뢰성을 향상시켜 수율을 높일 수 있게 된다.

따라서, 본 고안에 따른 반도체 메모리는 자기디스크 대치품으로서 또는 화상처리용 화상데이터의 버퍼메모리분야에 대단히 유효하게 된다.

Claims (8)

1. 제1비트선과; 제1비트선과 쌍을 이루는 제2비트선; 제1비트선에 접속된 제3비트선; 제3비트선과 쌍을 이루면서 제2비트선에 접속된 제4비트선; 비트선에 접속됨과 더불어 강유전체 메모리셀을 포함하며, 트랜지스터와 강유전체 캐패시터를 포함하는 메모리셀 어레이; 제1비트선 및 제3비트선에 접속되고, 메모리셀 어레이의 강유전체 캐패시터와 실질적으로 동일 영역과 용량 및 구조로 형성된 강유전체 캐패시터를 포함하며, 메모리셀 어레이의 메모리셀로부터 데이터를 독출할 때 제1기준전위를 제공하고, 전원전위가 공급되는 플레이트를 갖춘 제1강유전체 캐패시터를 포함하는 제1기준셀 및; 제2비트선 및 제4비트선에 접속되고, 메모리셀 어레이의 강유전체 캐패시터와 실질적으로 동일 영역과 용량 및 구조로 형성된 강유전체 캐패시터를 포함하며, 메모리셀 어레이의 메모리셀로부터 데이터를 독출할 때 제2기준전위를 제공하고, 전원전위가 공급되는 플레이트를 갖춘 제2강유전체 캐패시터를 포함하는 제2기준셀을 구비하여 구성된 것을 특징으로 하는 반도체 메모리.
2. 제1항에 있어서, 전계가 히스테리시스관계에 따라 상기 강유전체 캐패시터에 인가되는 것을 특징으로 하는 반도체 메모리.
3. 제1항에 있어서, 상기 제1 및 제2기준셀이 스위칭 트랜지스터 구성요소를 포함하는 것을 특징으로 하는 반도체 메모리.
4. 제3항에 있어서, 상기 스위칭 트랜지스터의 게이트에 더미워드선 구동신호를 공급하기 위한 더미워드선레벨 발생회로를 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리.
5. 제4항에 있어서, 상기 더미워드선 구동신호는 상기 메모리셀 어레이로부터 데이터가 독출되기 전에 비트선에 기준전위를 인가하도록 상기 기준셀을 야기시키는 것을 특징으로 하는 반도체 메모리.
6. 제1항에 있어서, 비트선에 접속되고, 메모리셀 어레이의 데이터를 동시에 크리어하기 위한 리세트 스위칭 트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리.
7. 제6항에 있어서, 리세트 스위칭 트랜지스터가 소정 전위단에 접속된 것을 특징으로 하는 반도체 메모리.
8. 제1항에 있어서, 상기 메모리셀 어레이에 연결되고, 상기 메모리셀 어레이의 데이터를 검출하기 위한 감지증폭기를 더 구비하여 구성된 것을 특징으로 하는 반도체 메모리.