JP3092287B2 - 半導体メモリおよびその動作方法 - Google Patents
半導体メモリおよびその動作方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、強誘電体を用いた不揮
発性の半導体メモリに関する。
発性の半導体メモリに関する。
【０００２】
【従来の技術】従来、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）は、図８及び図９に示すように、１つ
のキャパシタと１つの電荷転送用ＭＯＳトランジスタと
からなるメモリセルを複数個有するビット線と、それに
接続されるデータ読出し用のセンスアンプとを、基本的
な構成要素としている。記憶は、ビット線に接続される
側のキャパシタのノードＭＣＶ１１の電位がＶｃｃ（た
とえば５Ｖ）かＶｓｓ（たとえば０Ｖ）かによる２値で
行われるのが普通である。セル構造が簡単でセル面積を
小さくできるので、高密度の記憶素子として広く用いら
れている。
モリ（ＤＲＡＭ）は、図８及び図９に示すように、１つ
のキャパシタと１つの電荷転送用ＭＯＳトランジスタと
からなるメモリセルを複数個有するビット線と、それに
接続されるデータ読出し用のセンスアンプとを、基本的
な構成要素としている。記憶は、ビット線に接続される
側のキャパシタのノードＭＣＶ１１の電位がＶｃｃ（た
とえば５Ｖ）かＶｓｓ（たとえば０Ｖ）かによる２値で
行われるのが普通である。セル構造が簡単でセル面積を
小さくできるので、高密度の記憶素子として広く用いら
れている。
【０００３】
【発明が解決しようとする課題】しかし、図８及び図９
に示すような従来のＤＲＡＭには次のような問題のある
ことが知られている。
に示すような従来のＤＲＡＭには次のような問題のある
ことが知られている。
【０００４】（１）図８のノードＭＣＶ１１における基
板との間の寄生ダイオードのリーク電流などのために、
放置すると記憶情報が失われる。したがって、一定期間
ごとにリフレッシュと呼ばれる再書込み動作が必要であ
る。
板との間の寄生ダイオードのリーク電流などのために、
放置すると記憶情報が失われる。したがって、一定期間
ごとにリフレッシュと呼ばれる再書込み動作が必要であ
る。
【０００５】（２）電源を切ると記憶情報が失われる。
【０００６】（３）図９に示すＤＲＡＭの一般的なセル
アレー構成おいて、たとえば、メモリセルＭＣ１１の情
報を読出すためにワード線ＷＬ１をオンすると、これに
伴ってＭＣ１ｉなどの不要の記憶情報もＢＬｉなどの各
ビット線に流出する。従って、これらの記憶情報を保持
するために、各ビット線ごとにセンスアンプＳＡｉ等が
必要になり、かつ読出しを行わないＭＣ１ｉなどにつな
がるセンスアンプも動作させる必要がある。この結果、
センスアンプ面積増大に伴う高密度化の阻害や、必要外
のセンスアンプ動作に伴う消費電力の増大がおきる。
アレー構成おいて、たとえば、メモリセルＭＣ１１の情
報を読出すためにワード線ＷＬ１をオンすると、これに
伴ってＭＣ１ｉなどの不要の記憶情報もＢＬｉなどの各
ビット線に流出する。従って、これらの記憶情報を保持
するために、各ビット線ごとにセンスアンプＳＡｉ等が
必要になり、かつ読出しを行わないＭＣ１ｉなどにつな
がるセンスアンプも動作させる必要がある。この結果、
センスアンプ面積増大に伴う高密度化の阻害や、必要外
のセンスアンプ動作に伴う消費電力の増大がおきる。
【０００７】これらの問題のうち、特に（１）及び
（２）を解決する半導体メモリとして、たとえば、ＵＳ
Ｐ．Ｎｏ．４８７３６６４で述べられている強誘電体メ
モリがある。図１０はＵＳＰ．Ｎｏ．４８７３６６４で
述べられている強誘電体メモリの構成を示したものであ
る。このメモリでは、キャパシタ絶縁膜として強誘電体
を用い、強誘電体の分極の向きが記憶情報をあらわす。
したがって、基本的にリフレッシュ動作は不要であり、
また電源を切っても記憶情報は失われない。書込み動作
では、再書込み回路を通して、たとえばＭＣ１１と／Ｍ
Ｃ１１（以下、記号の前に”／”を附して、その記号の
反転記号又は相補記号を表す。）の強誘電体を反対方向
に分極する。すなわち、ＷＬ１をオンした状態で、ＢＬ
１および／ＢＬ１をＰＬ１を中心として反対電位にす
る。読出し動作は、たとえば、まずＢＬＰをオンしＢＬ
１、／ＢＬ１を０Ｖにプリチャージした後、ＢＬＰをオ
フしＢＬ１、／ＢＬ１をフローティングにする。次に、
ＷＬ１をオンして、ＰＬ１の電位を上げる。すると、Ｂ
Ｌ１と／ＢＬ１はともに昇圧されるが、ＭＣ１１、／Ｍ
Ｃ１１の強誘電体の分極方向の違いに起因して、ＢＬ１
と／ＢＬ１との電位に差が生じる。これは、分極方向の
違いが実効的なキャパシタ容量の差を生むからである。
この電位差をセンス回路で増幅して、読出し動作前の分
極方向を判別する。しかし、図１０の強誘電体メモリに
おいても上記（３）の問題は解決されていない。なぜな
ら、ＰＬ１を昇圧したとき、これにつながるキャパシタ
の強誘電体の分極方向は一方向に揃ってしまい記憶情報
は破壊されるので、読出し動作と再書込み動作がＰＬ１
につながるすべてのメモリセルについて必要となるから
である。
（２）を解決する半導体メモリとして、たとえば、ＵＳ
Ｐ．Ｎｏ．４８７３６６４で述べられている強誘電体メ
モリがある。図１０はＵＳＰ．Ｎｏ．４８７３６６４で
述べられている強誘電体メモリの構成を示したものであ
る。このメモリでは、キャパシタ絶縁膜として強誘電体
を用い、強誘電体の分極の向きが記憶情報をあらわす。
したがって、基本的にリフレッシュ動作は不要であり、
また電源を切っても記憶情報は失われない。書込み動作
では、再書込み回路を通して、たとえばＭＣ１１と／Ｍ
Ｃ１１（以下、記号の前に”／”を附して、その記号の
反転記号又は相補記号を表す。）の強誘電体を反対方向
に分極する。すなわち、ＷＬ１をオンした状態で、ＢＬ
１および／ＢＬ１をＰＬ１を中心として反対電位にす
る。読出し動作は、たとえば、まずＢＬＰをオンしＢＬ
１、／ＢＬ１を０Ｖにプリチャージした後、ＢＬＰをオ
フしＢＬ１、／ＢＬ１をフローティングにする。次に、
ＷＬ１をオンして、ＰＬ１の電位を上げる。すると、Ｂ
Ｌ１と／ＢＬ１はともに昇圧されるが、ＭＣ１１、／Ｍ
Ｃ１１の強誘電体の分極方向の違いに起因して、ＢＬ１
と／ＢＬ１との電位に差が生じる。これは、分極方向の
違いが実効的なキャパシタ容量の差を生むからである。
この電位差をセンス回路で増幅して、読出し動作前の分
極方向を判別する。しかし、図１０の強誘電体メモリに
おいても上記（３）の問題は解決されていない。なぜな
ら、ＰＬ１を昇圧したとき、これにつながるキャパシタ
の強誘電体の分極方向は一方向に揃ってしまい記憶情報
は破壊されるので、読出し動作と再書込み動作がＰＬ１
につながるすべてのメモリセルについて必要となるから
である。
【０００８】本発明は、上記（１）〜（３）の問題を解
決し、かつ動作が複雑でない強誘電体メモリを提供する
ものである。
決し、かつ動作が複雑でない強誘電体メモリを提供する
ものである。
【０００９】
【課題を解決するための手段】例えば、図１に示すよう
に、通常のＤＲＡＭの構成において、キャパシタの絶縁
膜として強誘電体を用いる。読出し動作時に、読出しを
行うメモリセル（ＭＣ１１，／ＭＣ１１）につながるビ
ット線対（ＢＬ１，／ＢＬ１）にのみセンスアンプ（Ｓ
Ａ）を接続する。
に、通常のＤＲＡＭの構成において、キャパシタの絶縁
膜として強誘電体を用いる。読出し動作時に、読出しを
行うメモリセル（ＭＣ１１，／ＭＣ１１）につながるビ
ット線対（ＢＬ１，／ＢＬ１）にのみセンスアンプ（Ｓ
Ａ）を接続する。
【００１０】
【作用】まず、ビット線対（ＢＬ１，／ＢＬ１）を例え
ばＶｃｃ／２にプリチャージしておく。そして、このセ
ンスアンプ（ＳＡ）のたとえばＮチャンネルＭＯＳトラ
ンジスタをＰチャンネルＭＯＳトランジスタより先にオ
ンすると、メモリセルの強誘電体の分極の向きに応じて
実効的なメモリセル容量が異なるので、ビット線対の電
位がＶｃｃ／２からＶｓｓに落ちるまでの時間はＢＬ
１，／ＢＬ１で互いに異なる。言い替えれば、過渡状態
における電位に差が生じることになり、この差を検知す
ることにより、分極状態すなわち記憶情報を読出すこと
ができる。この時、読出しメモリセル（ＭＣ１１，／Ｍ
Ｃ１１）とワード線（ＷＬ１）を共有する他のメモリセ
ルにつながるビット線の電位は、たとえばＶｃｃ／２に
固定しておくが、これにより他のメモリセルの情報が破
壊されることは無い。そのためリフレッシュ動作が不要
で、電源を切っても記憶情報が失われず、かつ従来のＤ
ＲＡＭにくらべセンスアンプ数を削減でき、消費電力も
動作時、待機時ともに極めて小さな半導体メモリが提供
される。
ばＶｃｃ／２にプリチャージしておく。そして、このセ
ンスアンプ（ＳＡ）のたとえばＮチャンネルＭＯＳトラ
ンジスタをＰチャンネルＭＯＳトランジスタより先にオ
ンすると、メモリセルの強誘電体の分極の向きに応じて
実効的なメモリセル容量が異なるので、ビット線対の電
位がＶｃｃ／２からＶｓｓに落ちるまでの時間はＢＬ
１，／ＢＬ１で互いに異なる。言い替えれば、過渡状態
における電位に差が生じることになり、この差を検知す
ることにより、分極状態すなわち記憶情報を読出すこと
ができる。この時、読出しメモリセル（ＭＣ１１，／Ｍ
Ｃ１１）とワード線（ＷＬ１）を共有する他のメモリセ
ルにつながるビット線の電位は、たとえばＶｃｃ／２に
固定しておくが、これにより他のメモリセルの情報が破
壊されることは無い。そのためリフレッシュ動作が不要
で、電源を切っても記憶情報が失われず、かつ従来のＤ
ＲＡＭにくらべセンスアンプ数を削減でき、消費電力も
動作時、待機時ともに極めて小さな半導体メモリが提供
される。
【００１１】
【実施例】図１に本発明の第一の実施例を示す。たとえ
ばメモリセル対ＭＣ１１、／ＭＣ１１のキャパシタの強
誘電体には、反対方向の分極が保持されている。待機時
にはたとえばＹＳ１はＬＯＷ状態になっていて、ＢＬ１
はＶｃｃ／２に保持される。一方動作時にはＹＳ１はＨ
ＩＧＨ状態となって、ＢＬ１はセンスアンプＳＡまたは
書込み回路に接続される。
ばメモリセル対ＭＣ１１、／ＭＣ１１のキャパシタの強
誘電体には、反対方向の分極が保持されている。待機時
にはたとえばＹＳ１はＬＯＷ状態になっていて、ＢＬ１
はＶｃｃ／２に保持される。一方動作時にはＹＳ１はＨ
ＩＧＨ状態となって、ＢＬ１はセンスアンプＳＡまたは
書込み回路に接続される。
【００１２】この実施例における読出し動作を、図２を
用いて説明する。たとえば、メモリセル対ＭＣ１１、／
ＭＣ１１の記憶情報を読みだすときには、まず、ＹＳ１
をＬＯＷからＨＩＧＨにして、ビット線対ＢＬ１、／Ｂ
Ｌ１をＶｃｃ／２の電源から切り離すと共にセンスアン
プＳＡに接続する。次に、ＷＬ１をＨＩＧＨにするが、
メモリセルの電位ＭＣＶ１１、／ＭＣＶ１１は当初から
Ｖｃｃ／２である。次にＳＡのＮチャンネルＭＯＳトラ
ンジスタ側のノードＳＥＮをＬＯＷにすると、ＢＬ１お
よび／ＢＬ１の電位がＶｓｓに向かって下がり始める。
しかし、下がる速度はＭＣ１１、／ＭＣ１１のキャパシ
タの強誘電体の分極方向に依存してＢＬ１と／ＢＬ１と
で異なる。なぜなら、実効的なメモリセル容量が両者で
異なるからである。これによりビット線ＢＬ１と／ＢＬ
１との電位差ΔＶが生じる。次にＳＡのＰチャンネルＭ
ＯＳトランジスタ側のノードＳＥＰをＨＩＧＨにする
と、ΔＶが増幅され、ＭＣ１１、／ＭＣ１１の分極状態
を検知することができる。また、データの再書込みがこ
の時点で行われる。ＷＬ１をＬＯＷに戻した直後にはＭ
ＣＶ１１、／ＭＣＶ１１はＶｃｃまたはＶｓｓになって
いる。しかし、次回ＭＣ１１のデータを読出すときに
は、ＭＣＶ１１、／ＭＣＶ１１はＶｃｃ／２になってい
ることが期待される。なぜなら、ＷＬ１につながる他の
メモリセルに対して読出し動作を行った時点で、ＹＳ１
はＬＯＷの状態に保持されビット線対ＢＬ１、／ＢＬ１
はＶｃｃ／２に固定されているからである。これによ
り、ＭＣＶ１１、／ＭＣＶ１１はＶｃｃ／２になる。プ
レート電位はＶｃｃ／２なので、ＭＣＶ１１、／ＭＣＶ
１１がＶｃｃ／２になっても分極が反転し情報が破壊さ
れることはない。なお、ＭＣＶ１１、／ＭＣＶ１１がま
だＶｃｃまたはＶｓｓになっている状態で再び読出し動
作を行ってもなんら問題のないことは言うまでもない。
信号量ΔＶは次のように与えられる。強誘電体において
分極が完全に反転することにより掃き出される電荷量を
Ｑｔとする。ビット線をＶｓｓ側に引き落とすとＭＣ１
１と／ＭＣ１１のうち、どちらか一方の誘電体の分極が
反転し始め、実効的なキャパシタ容量の差をもたらす。
１／１０程度の分極反転が起きた時点で信号を読出すと
すれば、Ｑｔ／１０の電荷が反転に起因して放電され
る。ＳＡのＮチャンネルＭＯＳトランジスタを通じてＢ
Ｌ１と／ＢＬ１とをほぼ同じ速度で放電するとき、分極
反転の起きない強誘電体側のビット線ではＱｔ／１０を
補うだけの余分のビット線容量の放電が行われる。すな
わち、ビット線につながる容量をＣｄとすれば、 Ｑｔ／１０＝Ｃｄ・ΔＶ の関係がある。ＰＺＴ膜での典型的な値Ｑｔ＝１５μＣ
／ｃｍ2を用いれば、キャパシタ面積が１μｍ2、Ｃｄが
１５０ｆＦの場合、ΔＶは１００ｍＶとなり、充分な信
号量が得られる。また、この時の分極反転は１／１０程
度なので、読出すごとに完全な分極反転を起こす場合に
比べ、誘電体膜の劣化に伴う読出し回数の限界を大幅に
伸ばすことができる。
用いて説明する。たとえば、メモリセル対ＭＣ１１、／
ＭＣ１１の記憶情報を読みだすときには、まず、ＹＳ１
をＬＯＷからＨＩＧＨにして、ビット線対ＢＬ１、／Ｂ
Ｌ１をＶｃｃ／２の電源から切り離すと共にセンスアン
プＳＡに接続する。次に、ＷＬ１をＨＩＧＨにするが、
メモリセルの電位ＭＣＶ１１、／ＭＣＶ１１は当初から
Ｖｃｃ／２である。次にＳＡのＮチャンネルＭＯＳトラ
ンジスタ側のノードＳＥＮをＬＯＷにすると、ＢＬ１お
よび／ＢＬ１の電位がＶｓｓに向かって下がり始める。
しかし、下がる速度はＭＣ１１、／ＭＣ１１のキャパシ
タの強誘電体の分極方向に依存してＢＬ１と／ＢＬ１と
で異なる。なぜなら、実効的なメモリセル容量が両者で
異なるからである。これによりビット線ＢＬ１と／ＢＬ
１との電位差ΔＶが生じる。次にＳＡのＰチャンネルＭ
ＯＳトランジスタ側のノードＳＥＰをＨＩＧＨにする
と、ΔＶが増幅され、ＭＣ１１、／ＭＣ１１の分極状態
を検知することができる。また、データの再書込みがこ
の時点で行われる。ＷＬ１をＬＯＷに戻した直後にはＭ
ＣＶ１１、／ＭＣＶ１１はＶｃｃまたはＶｓｓになって
いる。しかし、次回ＭＣ１１のデータを読出すときに
は、ＭＣＶ１１、／ＭＣＶ１１はＶｃｃ／２になってい
ることが期待される。なぜなら、ＷＬ１につながる他の
メモリセルに対して読出し動作を行った時点で、ＹＳ１
はＬＯＷの状態に保持されビット線対ＢＬ１、／ＢＬ１
はＶｃｃ／２に固定されているからである。これによ
り、ＭＣＶ１１、／ＭＣＶ１１はＶｃｃ／２になる。プ
レート電位はＶｃｃ／２なので、ＭＣＶ１１、／ＭＣＶ
１１がＶｃｃ／２になっても分極が反転し情報が破壊さ
れることはない。なお、ＭＣＶ１１、／ＭＣＶ１１がま
だＶｃｃまたはＶｓｓになっている状態で再び読出し動
作を行ってもなんら問題のないことは言うまでもない。
信号量ΔＶは次のように与えられる。強誘電体において
分極が完全に反転することにより掃き出される電荷量を
Ｑｔとする。ビット線をＶｓｓ側に引き落とすとＭＣ１
１と／ＭＣ１１のうち、どちらか一方の誘電体の分極が
反転し始め、実効的なキャパシタ容量の差をもたらす。
１／１０程度の分極反転が起きた時点で信号を読出すと
すれば、Ｑｔ／１０の電荷が反転に起因して放電され
る。ＳＡのＮチャンネルＭＯＳトランジスタを通じてＢ
Ｌ１と／ＢＬ１とをほぼ同じ速度で放電するとき、分極
反転の起きない強誘電体側のビット線ではＱｔ／１０を
補うだけの余分のビット線容量の放電が行われる。すな
わち、ビット線につながる容量をＣｄとすれば、 Ｑｔ／１０＝Ｃｄ・ΔＶ の関係がある。ＰＺＴ膜での典型的な値Ｑｔ＝１５μＣ
／ｃｍ2を用いれば、キャパシタ面積が１μｍ2、Ｃｄが
１５０ｆＦの場合、ΔＶは１００ｍＶとなり、充分な信
号量が得られる。また、この時の分極反転は１／１０程
度なので、読出すごとに完全な分極反転を起こす場合に
比べ、誘電体膜の劣化に伴う読出し回数の限界を大幅に
伸ばすことができる。
【００１３】図３に、図２の読出し動作を行った際の、
ＭＣ１１および／ＭＣ１１の強誘電体における電界Ｅと
分極Ｐの状態変化を示す。ＭＣＶ１１の電位がプレート
電位Ｖｃｃ／２より高いとき、Ｅを正にとる。１、２、
３はＭＣ１１の強誘電体の状態の推移、１’、２’、
３’は／ＭＣ１１の強誘電体の状態の推移を表す。読出
し動作前には１及び１’の状態にある。ＳＥＮをＬＯＷ
にすると２及び２’に移行し、電位差ΔＶがあらわれ
る。ＳＥＰをＨＩＧＨにすると、センスアンプＳＡが働
き、３及び３’の状態となる。以上、図１〜図３で説明
した本実施例では、強誘電体の分極方向により記憶情報
を表すので、電源をオフしても記憶情報が失われない効
果がある。
ＭＣ１１および／ＭＣ１１の強誘電体における電界Ｅと
分極Ｐの状態変化を示す。ＭＣＶ１１の電位がプレート
電位Ｖｃｃ／２より高いとき、Ｅを正にとる。１、２、
３はＭＣ１１の強誘電体の状態の推移、１’、２’、
３’は／ＭＣ１１の強誘電体の状態の推移を表す。読出
し動作前には１及び１’の状態にある。ＳＥＮをＬＯＷ
にすると２及び２’に移行し、電位差ΔＶがあらわれ
る。ＳＥＰをＨＩＧＨにすると、センスアンプＳＡが働
き、３及び３’の状態となる。以上、図１〜図３で説明
した本実施例では、強誘電体の分極方向により記憶情報
を表すので、電源をオフしても記憶情報が失われない効
果がある。
【００１４】図４に別の実施例を示す。図１の実施例で
は１ビットの記憶が２ＭＯＳトランジスタ２キャパシタ
で行われていたのに対し、図４の実施例では１ＭＯＳト
ランジスタ１キャパシタで行われる。すなわち、たとえ
ばＭＣ１１のキャパシタの強誘電体の分極方向に依存す
る実効的なメモリセル容量は、ダミーセルＤＣ１のそれ
と比較され読出される。この実施例における読出し動作
について説明する。ＤＣ１のキャパシタのプレート電位
Ｖｐｄは、たとえばＶｃｃに固定され、ダミーワード線
ＤＷＬがオン状態でＢＬ１の電位がＶｓｓからＶｃｃま
での間で変化しても誘電体の分極は常に決まった方向を
向いている。もしＭＣ１１の分極方向がＤＣ１のそれと
一致していれば、ＢＬ１と／ＢＬ１とをＶｃｃ／２から
Ｖｓｓに向かって引き落したときの実効的なキャパシタ
容量は、ＭＣ１１とＤＣ１とでキャパシタの構造、大き
さが同じであれば差は無い。しかし、図４の実施例では
ＤＣ１のキャパシタ面積はＭＣ１１のそれより大きく設
計してあるので、Ｖｓｓに向かって下がる速度はＢＬ１
の方が速い。逆に、ＭＣ１１の分極方向がＤＣ１のそれ
と反対であれば、ＢＬ１と／ＢＬ１とをＶｃｃ／２から
Ｖｓｓに向かって引き落したときの実効的なキャパシタ
容量は、ＭＣ１１とＤＣ１とでキャパシタの構造、大き
さが同じであればＭＣ１１の方が大きい。図４の実施例
では、この効果がＤＣ１のキャパシタ面積が大きいこと
による効果を上回るように設計してあるので、Ｖｓｓに
向かって下がる速度は／ＢＬ１の方が速い。したがっ
て、図１の実施例のようにＭＣ１１と／ＭＣ１１との実
効的なキャパシタ容量を比較するかわりに、ＭＣ１１と
ＤＣ１との実効的なキャパシタ容量を比較することによ
り、図１の実施例と同様な読出し動作でＭＣ１１の分極
状態を検知することができる。この図４の実施例では、
頻繁に読出し動作に関与するダミーセルのキャパシタに
使われている誘電体の分極方向は変わることが無いの
で、分極反転に伴う誘電体の疲労の問題が無く、高信頼
性の半導体メモリが得られる。
は１ビットの記憶が２ＭＯＳトランジスタ２キャパシタ
で行われていたのに対し、図４の実施例では１ＭＯＳト
ランジスタ１キャパシタで行われる。すなわち、たとえ
ばＭＣ１１のキャパシタの強誘電体の分極方向に依存す
る実効的なメモリセル容量は、ダミーセルＤＣ１のそれ
と比較され読出される。この実施例における読出し動作
について説明する。ＤＣ１のキャパシタのプレート電位
Ｖｐｄは、たとえばＶｃｃに固定され、ダミーワード線
ＤＷＬがオン状態でＢＬ１の電位がＶｓｓからＶｃｃま
での間で変化しても誘電体の分極は常に決まった方向を
向いている。もしＭＣ１１の分極方向がＤＣ１のそれと
一致していれば、ＢＬ１と／ＢＬ１とをＶｃｃ／２から
Ｖｓｓに向かって引き落したときの実効的なキャパシタ
容量は、ＭＣ１１とＤＣ１とでキャパシタの構造、大き
さが同じであれば差は無い。しかし、図４の実施例では
ＤＣ１のキャパシタ面積はＭＣ１１のそれより大きく設
計してあるので、Ｖｓｓに向かって下がる速度はＢＬ１
の方が速い。逆に、ＭＣ１１の分極方向がＤＣ１のそれ
と反対であれば、ＢＬ１と／ＢＬ１とをＶｃｃ／２から
Ｖｓｓに向かって引き落したときの実効的なキャパシタ
容量は、ＭＣ１１とＤＣ１とでキャパシタの構造、大き
さが同じであればＭＣ１１の方が大きい。図４の実施例
では、この効果がＤＣ１のキャパシタ面積が大きいこと
による効果を上回るように設計してあるので、Ｖｓｓに
向かって下がる速度は／ＢＬ１の方が速い。したがっ
て、図１の実施例のようにＭＣ１１と／ＭＣ１１との実
効的なキャパシタ容量を比較するかわりに、ＭＣ１１と
ＤＣ１との実効的なキャパシタ容量を比較することによ
り、図１の実施例と同様な読出し動作でＭＣ１１の分極
状態を検知することができる。この図４の実施例では、
頻繁に読出し動作に関与するダミーセルのキャパシタに
使われている誘電体の分極方向は変わることが無いの
で、分極反転に伴う誘電体の疲労の問題が無く、高信頼
性の半導体メモリが得られる。
【００１５】図５はセルアレイの配置を示す一実施例で
ある。図５（ａ）では、一つのビット線対ＢＬｉ、／Ｂ
Ｌｉは例えば図１と同様な構成を持つ。図５（ｂ）で
は、一つのビット線対ＢＬｉ、／ＢＬｉは例えば図４と
同様な構成を持つ。たとえばメモリセルＭＣ１ｉの記憶
情報を読出す場合にはＳＷｉ及びＳＷｉ’がオンされ、
ビット線対ＢＬｉ、／ＢＬｉがセンスアンプＳＡに接続
される。この時、他のビット線、例えばＢＬ１、ＢＬ１
などはＳＡと切り離され、Ｖｃｃ／２の電位に固定され
る。この様な操作は、図１や図４におけるＹＳ１などの
電位を制御することで行うことができる。メモリセルＭ
Ｃ１ｉの記憶情報を読出すためにＷＬ１をオンした時、
読出しを行わないメモリセル例えばＭＣ１１の電位はビ
ット線ＢＬ１と同じＶｃｃ／２となるが、キャパシタの
両端にかかる電圧は０Ｖであり、分極は反転しない。す
なわち、記憶情報は破壊されない。前述したように、従
来のＤＲＡＭでは記憶情報の破壊を防ぐために、同じワ
ード線とメモリセルを介して交差するビット線それぞれ
にセンスアンプが必要であったから（図９）、本実施例
によりセンスアンプ数を大幅に削減することができる。
また、同時に動作するセンスアンプ数も大幅に削減さ
れ、動作時の消費電力を減らす効果がある。
ある。図５（ａ）では、一つのビット線対ＢＬｉ、／Ｂ
Ｌｉは例えば図１と同様な構成を持つ。図５（ｂ）で
は、一つのビット線対ＢＬｉ、／ＢＬｉは例えば図４と
同様な構成を持つ。たとえばメモリセルＭＣ１ｉの記憶
情報を読出す場合にはＳＷｉ及びＳＷｉ’がオンされ、
ビット線対ＢＬｉ、／ＢＬｉがセンスアンプＳＡに接続
される。この時、他のビット線、例えばＢＬ１、ＢＬ１
などはＳＡと切り離され、Ｖｃｃ／２の電位に固定され
る。この様な操作は、図１や図４におけるＹＳ１などの
電位を制御することで行うことができる。メモリセルＭ
Ｃ１ｉの記憶情報を読出すためにＷＬ１をオンした時、
読出しを行わないメモリセル例えばＭＣ１１の電位はビ
ット線ＢＬ１と同じＶｃｃ／２となるが、キャパシタの
両端にかかる電圧は０Ｖであり、分極は反転しない。す
なわち、記憶情報は破壊されない。前述したように、従
来のＤＲＡＭでは記憶情報の破壊を防ぐために、同じワ
ード線とメモリセルを介して交差するビット線それぞれ
にセンスアンプが必要であったから（図９）、本実施例
によりセンスアンプ数を大幅に削減することができる。
また、同時に動作するセンスアンプ数も大幅に削減さ
れ、動作時の消費電力を減らす効果がある。
【００１６】図６は強誘電体を用いたメモリセルの本発
明の一実施例である。強誘電体キャパシタと並列に高抵
抗Ｒｃが設けられている。通常キャパシタと電荷転送用
ＭＯＳトランジスタとの間のノードＭＣＶには、Ｖｃｃ
／２からＶｓｓへ電位を下げる方向に１ｐＡ程度のリー
ク電流が存在する。これは、例えば電荷転送用ＭＯＳト
ランジスタの拡散層部における寄生ダイオードのリーク
電流によるものである。Ｒｃをたとえば１ＭΩに設計し
ておけば、ＭＣＶはＶｃｃ／２の電位からわずか１μＶ
下がった電位に固定されるので、ＭＣＶがＶｓｓ程度ま
で下がって強誘電体の望ましくない分極反転、すなわち
記憶情報の破壊が起きることは無い。また、１ＭΩ程度
の抵抗はこのメモリセルを用いた半導体メモリの正常動
作を妨げるものではない。高抵抗Ｒｃとしては、多結晶
Ｓｉを用いてもよいし、強誘電体膜そのものを利用して
もよい。本実施例により、リフレッシュ動作は不要とな
り、さらには待機時の消費電力を削減できる効果が得ら
れる。
明の一実施例である。強誘電体キャパシタと並列に高抵
抗Ｒｃが設けられている。通常キャパシタと電荷転送用
ＭＯＳトランジスタとの間のノードＭＣＶには、Ｖｃｃ
／２からＶｓｓへ電位を下げる方向に１ｐＡ程度のリー
ク電流が存在する。これは、例えば電荷転送用ＭＯＳト
ランジスタの拡散層部における寄生ダイオードのリーク
電流によるものである。Ｒｃをたとえば１ＭΩに設計し
ておけば、ＭＣＶはＶｃｃ／２の電位からわずか１μＶ
下がった電位に固定されるので、ＭＣＶがＶｓｓ程度ま
で下がって強誘電体の望ましくない分極反転、すなわち
記憶情報の破壊が起きることは無い。また、１ＭΩ程度
の抵抗はこのメモリセルを用いた半導体メモリの正常動
作を妨げるものではない。高抵抗Ｒｃとしては、多結晶
Ｓｉを用いてもよいし、強誘電体膜そのものを利用して
もよい。本実施例により、リフレッシュ動作は不要とな
り、さらには待機時の消費電力を削減できる効果が得ら
れる。
【００１７】図７は本発明の別の実施例である。図２に
おいてＳＥＮからビット線の電位を引き下げるかわり
に、別のＮチャンネルＭＯＳトランジスタＮＭを設けて
これによりビット線の電位を引き下げる。センスアンプ
ＳＡのＮチャンネルＭＯＳトランジスタおよびＮＭのし
きい電圧や駆動能力をそれぞれの目的に応じて個別に設
定できるので、設計が楽になる。
おいてＳＥＮからビット線の電位を引き下げるかわり
に、別のＮチャンネルＭＯＳトランジスタＮＭを設けて
これによりビット線の電位を引き下げる。センスアンプ
ＳＡのＮチャンネルＭＯＳトランジスタおよびＮＭのし
きい電圧や駆動能力をそれぞれの目的に応じて個別に設
定できるので、設計が楽になる。
【００１８】
【発明の効果】本発明によれば、リフレッシュ動作が不
要で、電源を切っても記憶情報が失われず、かつ従来の
ＤＲＡＭにくらべセンスアンプ数を削減でき、消費電力
も動作時、待機時ともに極めて小さな半導体メモリが提
供される。
要で、電源を切っても記憶情報が失われず、かつ従来の
ＤＲＡＭにくらべセンスアンプ数を削減でき、消費電力
も動作時、待機時ともに極めて小さな半導体メモリが提
供される。
【図１】本発明の強誘電体メモリの回路構成の一例であ
る。
る。
【図２】本発明の強誘電体メモリの読出し動作である。
【図３】本発明の強誘電体メモリの読出し動作時の強誘
電体状態図である。
電体状態図である。
【図４】本発明の強誘電体メモリの回路構成の一例であ
る。
る。
【図５】本発明の強誘電体メモリのセルアレー構成の一
例である。
例である。
【図６】本発明の強誘電体メモリの一例である。
【図７】本発明の強誘電体メモリにおける読出し回路の
一例である。
一例である。
【図８】従来のＤＲＡＭの回路構成の一例である。
【図９】従来のＤＲＡＭのセルアレー構成の一例であ
る。
る。
【図１０】従来の強誘電体メモリの回路構成の一例であ
る。
る。
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬｉ，／ＢＬ
ｉ，ＢＬ，／ＢＬ…ビット線、ＷＬ１，ＷＬ２，ＷＬ…
ワード線、ＭＣ１１，／ＭＣ１１，ＭＣ１ｉ，／ＭＣ１
ｉ…メモリセル、ＭＣＶ１１，／ＭＣＶ１１…キャパシ
タと電荷転送用ＭＯＳトランジスタとの間のノード、Ｙ
Ｓ１…読出しビット線ＢＬ１，／ＢＬ１の選択線、ＳＡ
…センスアンプ、ＳＥＮ…センスアンプのＮチャンネル
ＭＯＳトランジスタの駆動線、ＳＥＰ…センスアンプの
ＰチャンネルＭＯＳトランジスタの駆動線、ＤＣ１…ダ
ミーセル、ＤＷＬ，／ＤＷＬ…ダミーセル用ワード線、
ＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’，ＳＷｉ，ＳＷ
ｉ’…読出しビット線選択用スイッチ、Ｒｃ…抵抗、Ｎ
Ｍ，ＮＭ’…ビット線放電用ＮチャンネルＭＯＳトラン
ジスタ、ＮＷＬ…ＮＷ１，ＮＷ１’の選択線、ＢＬＰ…
ビット線プリチャージの選択線。
ｉ，ＢＬ，／ＢＬ…ビット線、ＷＬ１，ＷＬ２，ＷＬ…
ワード線、ＭＣ１１，／ＭＣ１１，ＭＣ１ｉ，／ＭＣ１
ｉ…メモリセル、ＭＣＶ１１，／ＭＣＶ１１…キャパシ
タと電荷転送用ＭＯＳトランジスタとの間のノード、Ｙ
Ｓ１…読出しビット線ＢＬ１，／ＢＬ１の選択線、ＳＡ
…センスアンプ、ＳＥＮ…センスアンプのＮチャンネル
ＭＯＳトランジスタの駆動線、ＳＥＰ…センスアンプの
ＰチャンネルＭＯＳトランジスタの駆動線、ＤＣ１…ダ
ミーセル、ＤＷＬ，／ＤＷＬ…ダミーセル用ワード線、
ＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’，ＳＷｉ，ＳＷ
ｉ’…読出しビット線選択用スイッチ、Ｒｃ…抵抗、Ｎ
Ｍ，ＮＭ’…ビット線放電用ＮチャンネルＭＯＳトラン
ジスタ、ＮＷＬ…ＮＷ１，ＮＷ１’の選択線、ＢＬＰ…
ビット線プリチャージの選択線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大路 譲 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平２−94473（ＪＰ，Ａ) 特開 昭63−249998（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/22 G11C 11/40 - 11/409
Claims (6)
- 【請求項１】複数のワード線と、 上記複数のワード線と交差する複数のビット線対と、 上記複数のワード線と上記複数のビット線対の交点に配
置され、それぞれが強誘電体を第１電極と第２電極の間
に挟んだ強誘電体キャパシタと、上記複数のビット線対
のうち対応する一つと上記第１電極の間に結合されたソ
ース・ドレイン経路を持つＭＯＳトランジスタとを有す
る複数の強誘電体メモリセルと、上記複数の強誘電体メモリセルの一つから読み出された
情報を増幅するためのセンスアンプと、 上記複数のビット線対を第１電位にプリチャージするた
めに夫々に対応して設けられる複数のプリチャージ回路
と、 上記複数のビット線対に共通に設けられ、上記複数のビ
ット線対を上記センスアンプに接続するための共通ビッ
ト線対と、 上記複数のビット線対のうち読み出し対象となる上記強
誘電体メモリセルに接続されたビット線対を選択的に上
記共通ビット線対に接続する選択手段とを具備し、上記第２電極は、上記第１電位が供給され、 読み出し動作において、上記読み出し対象となる強誘電
体メモリセルに接続されるビット線対が上記選択手段に
より上記共通ビット線対に接続された後、上記共通ビッ
ト線対の一方と他方に上記第１電位と異なる第２電位が
供給される第１期間を有する ことを特徴とする半導体メ
モリ。 - 【請求項２】請求項１において、 上記センスアンプは、ゲートとドレインが交差結合され
るＮチャンネル型ＭＯＳトランジスタ対とゲートとドレ
インが交差結合されるＰチャンネル型ＭＯＳトランジス
タ対とを有し、上記強誘電体メモリセルから読み出され
た情報を上記第２電位及び該第２電位より高い第３電位
に増幅し、 上記第１期間において、上記共通ビット線対の一方と他
方に上記Ｎチャンネル トランジスタ対を介して上記第２
電位が供給され、 上記第１期間終了後、上記共通ビット線対の一方に上記
Ｎチャンネルトランジスタの一方を介して上記第２電位
が供給され、上記共通ビット線対の他方に上記Ｐチャン
ネルトランジスタ対の一方を介して上記第３電位が供給
されることを特徴とする半導体メモリ。 - 【請求項３】請求項２において、 上記第１電位は、上記第２電位と上記第３電位の中間の
電位であることを特徴とする半導体メモリ。 - 【請求項４】請求項１において、 上記共通ビット線対に接続される電位供給手段を更に有
し、 上記第１期間において、上記共通ビット線対の一方と他
方は、上記電位供給手段により上記第２電位が供給さ
れ、 上記第１期間終了後、上記センスアンプが動作を開始す
ることを特徴とする半導体メモリ。 - 【請求項５】請求項４において、 上記センスアンプは、上記強誘電体メモリセルから読み
出された情報を上記第２電位及び該第２電位より高い第
３電位に増幅し、 上記第１電位は、上記第２電位と上記第３電位の中間の
電位であることを特徴とする半導体メモリ。 - 【請求項６】請求項１から５のいずれかにおいて、 上記強誘電体キャパシタの電極と並列に抵抗が設けられ
ていることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04008212A JP3092287B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体メモリおよびその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04008212A JP3092287B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体メモリおよびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198161A JPH05198161A (ja) | 1993-08-06 |
| JP3092287B2 true JP3092287B2 (ja) | 2000-09-25 |
Family
ID=11686932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04008212A Expired - Fee Related JP3092287B2 (ja) | 1992-01-21 | 1992-01-21 | 半導体メモリおよびその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092287B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023876A1 (fr) * | 1995-12-25 | 1997-07-03 | Hitachi, Ltd. | Dispositif a memoire remanente |
| KR100715979B1 (ko) * | 2006-05-25 | 2007-05-08 | 경북대학교 산학협력단 | 피형 금속 산화막 반도체 게이팅 셀을 이용한 강유전체메모리 |
| JP4493666B2 (ja) * | 2007-01-30 | 2010-06-30 | 株式会社ルネサステクノロジ | 強誘電体メモリ |
-
1992
- 1992-01-21 JP JP04008212A patent/JP3092287B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198161A (ja) | 1993-08-06 |
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