JP3110032B2 - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JP3110032B2 JP3110032B2 JP02084680A JP8468090A JP3110032B2 JP 3110032 B2 JP3110032 B2 JP 3110032B2 JP 02084680 A JP02084680 A JP 02084680A JP 8468090 A JP8468090 A JP 8468090A JP 3110032 B2 JP3110032 B2 JP 3110032B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、強誘電体メモリに関する。
（従来の技術） 強誘電体メモリは、近年その高集積性、高速性、不揮
発性から注目を集めている。これは、強誘電体の持つ自
発分極を外部から加える電界によって反転させ、その方
向によって１ビットの情報を記憶させようとするもので
ある。
発性から注目を集めている。これは、強誘電体の持つ自
発分極を外部から加える電界によって反転させ、その方
向によって１ビットの情報を記憶させようとするもので
ある。
強誘電体は、その印加電圧と内部に生じる自発分極と
の間に第26図に示すようなヒステリシス特性を有する。
強誘電体に電圧VMを印加するとＡ点で示される分極を生
じる。強誘電体に印加する電圧を次第に下げていき、つ
いに0VになってもＢ点で示される分極が残る。更に、逆
の電圧を印加していくと電圧−VMでＣ点で示される分極
が生じ、この電圧を上げていき、0Vになった時には強誘
電体にはＤ点で示される分極が残る。このように強誘電
体においては、外部から印加する電圧が0Vの状態で強誘
電体に残る分極、つまり残留分極がＢ点とＣ点の２つの
状態を有することになる。これを読み出すには、例えば
電圧VMを外部から印加すると、Ｂ点にあったものは（Ａ
−Ｂ）に相当する電流が流れるだけであるが、Ｄ点にあ
ったものは（Ａ−Ｄ）に相当する大きな電流が流れるこ
とになり、Ｂ点にあったか、Ｄ点にあったかを区別でき
ることになる。この２つの状態を１ビットの情報に対応
させるのが強誘電体メモリの原理である。
の間に第26図に示すようなヒステリシス特性を有する。
強誘電体に電圧VMを印加するとＡ点で示される分極を生
じる。強誘電体に印加する電圧を次第に下げていき、つ
いに0VになってもＢ点で示される分極が残る。更に、逆
の電圧を印加していくと電圧−VMでＣ点で示される分極
が生じ、この電圧を上げていき、0Vになった時には強誘
電体にはＤ点で示される分極が残る。このように強誘電
体においては、外部から印加する電圧が0Vの状態で強誘
電体に残る分極、つまり残留分極がＢ点とＣ点の２つの
状態を有することになる。これを読み出すには、例えば
電圧VMを外部から印加すると、Ｂ点にあったものは（Ａ
−Ｂ）に相当する電流が流れるだけであるが、Ｄ点にあ
ったものは（Ａ−Ｄ）に相当する大きな電流が流れるこ
とになり、Ｂ点にあったか、Ｄ点にあったかを区別でき
ることになる。この２つの状態を１ビットの情報に対応
させるのが強誘電体メモリの原理である。
上述したように強誘電体メモリとして使用するには、
書き込み、読み出しの際に強誘電体の分極を任意に反転
させる必要がある。しかしながら、強誘電体の分極を反
転させるためには強誘電体を挟む一対の電極の電位の上
下関係を反対にしなければならない。即ち、第27図に示
すように強誘電体11を挟む一対の電極12、13のうち第１
電極12がＬレベル、第２電極13がＨレベル、或いはその
逆の状態を実現するためには、両電極12、13にＬ、Ｈレ
ベルの電位がかかるようにしなければならない。例え
ば、J.T.EVANSらがIEEE JOURNAL OF SOLID−STATE CIRC
UITS VOL.23,No5 1988の中の“An Experimental 512bit
Nonvolatli Memory with Ferroelectric Storage Cell"
で示されているように強誘電体の一方の電極をFETを介
してビットラインに繋げ、他方の電極をドライブライン
として各々のセンスアンプ、ドライブラインドライバに
接続した強誘電体メモリが知られている。この強誘電体
メモリは、ビットラインとドライブラインの電位の上下
関係に従い、強誘電体の分極方向を変えるようにしてい
る。しかしながら、かかる構成ではワードラインと同じ
本数だけドライブラインが必要となるばかりか、それに
応じて周辺回路も複雑化するという問題がある。
書き込み、読み出しの際に強誘電体の分極を任意に反転
させる必要がある。しかしながら、強誘電体の分極を反
転させるためには強誘電体を挟む一対の電極の電位の上
下関係を反対にしなければならない。即ち、第27図に示
すように強誘電体11を挟む一対の電極12、13のうち第１
電極12がＬレベル、第２電極13がＨレベル、或いはその
逆の状態を実現するためには、両電極12、13にＬ、Ｈレ
ベルの電位がかかるようにしなければならない。例え
ば、J.T.EVANSらがIEEE JOURNAL OF SOLID−STATE CIRC
UITS VOL.23,No5 1988の中の“An Experimental 512bit
Nonvolatli Memory with Ferroelectric Storage Cell"
で示されているように強誘電体の一方の電極をFETを介
してビットラインに繋げ、他方の電極をドライブライン
として各々のセンスアンプ、ドライブラインドライバに
接続した強誘電体メモリが知られている。この強誘電体
メモリは、ビットラインとドライブラインの電位の上下
関係に従い、強誘電体の分極方向を変えるようにしてい
る。しかしながら、かかる構成ではワードラインと同じ
本数だけドライブラインが必要となるばかりか、それに
応じて周辺回路も複雑化するという問題がある。
一方、従来のキャパシタによるダイナミックランダム
アクセスメモリ（DRAM）では、キャパシタに電荷が蓄え
られているか否かで１ビットの情報を記録するため、キ
ャパシタの一方の電極のみをＬ又はＨレベルの電位にす
れば、他方の電極はそのいずれかの電位に固定しておく
ことによって、電位差を生じた時に電荷が蓄えられ、等
電位の時には蓄えられない状態にすることができる。即
ち、従来のキャパシタによるDRAMでは全てのメモリセル
のキャパシタの電極の一方を共通にすることができ、配
線が簡単である。
アクセスメモリ（DRAM）では、キャパシタに電荷が蓄え
られているか否かで１ビットの情報を記録するため、キ
ャパシタの一方の電極のみをＬ又はＨレベルの電位にす
れば、他方の電極はそのいずれかの電位に固定しておく
ことによって、電位差を生じた時に電荷が蓄えられ、等
電位の時には蓄えられない状態にすることができる。即
ち、従来のキャパシタによるDRAMでは全てのメモリセル
のキャパシタの電極の一方を共通にすることができ、配
線が簡単である。
このように強誘電体メモリでは、分極方向を反転させ
るためにはメモリセルの強誘電体の電極の両方を各々独
立してその電位関係が反対にできるように例えばドライ
バに接続する必要がある。このため、配線が従来のDRAM
に比べて複雑になるという問題を生じる。これを回避す
るため、前述した文献には、同じワードラインに接続さ
れているメモリセルについては強誘電体を挟み、かつFE
Tの接続されていない電極を共通にする強誘電体メモリ
が記載されている。しかしながら、ある方向に分極する
メモリセルを一旦分極した後、反対方向に分極するメモ
リセルを分極する方式を採用しているため、従来のDRAM
に比べて書き込み時間が２倍になるという問題がある。
その上、ワードラインの数だけその共通のラインを用意
しなければならない。また、強誘電体の分極反転にはあ
る一定の時間がかかることが知られており、前記強誘電
体メモリではメモリセルが選択されてからデータが確定
するまでの時間、つまりアクセスタイムが長くなるとい
う問題がある。更に、強誘電体においては分極反転を繰
り返すうちに自発分極量が減少してしまう疲労現象（ウ
ェア・アウト）が観測され、書き替え回数が制限される
という問題があった。
るためにはメモリセルの強誘電体の電極の両方を各々独
立してその電位関係が反対にできるように例えばドライ
バに接続する必要がある。このため、配線が従来のDRAM
に比べて複雑になるという問題を生じる。これを回避す
るため、前述した文献には、同じワードラインに接続さ
れているメモリセルについては強誘電体を挟み、かつFE
Tの接続されていない電極を共通にする強誘電体メモリ
が記載されている。しかしながら、ある方向に分極する
メモリセルを一旦分極した後、反対方向に分極するメモ
リセルを分極する方式を採用しているため、従来のDRAM
に比べて書き込み時間が２倍になるという問題がある。
その上、ワードラインの数だけその共通のラインを用意
しなければならない。また、強誘電体の分極反転にはあ
る一定の時間がかかることが知られており、前記強誘電
体メモリではメモリセルが選択されてからデータが確定
するまでの時間、つまりアクセスタイムが長くなるとい
う問題がある。更に、強誘電体においては分極反転を繰
り返すうちに自発分極量が減少してしまう疲労現象（ウ
ェア・アウト）が観測され、書き替え回数が制限される
という問題があった。
（発明が解決しようとする課題） 本発明は、上記従来の問題点を解決するためになされ
たもので、従来のDRAMと同様な構造で強誘電体の分極反
転を行うことが可能で、更にアクセスタイムが短く、長
寿命の強誘電体メモリを提供しようとするものである。
たもので、従来のDRAMと同様な構造で強誘電体の分極反
転を行うことが可能で、更にアクセスタイムが短く、長
寿命の強誘電体メモリを提供しようとするものである。
［発明の構成］ （課題を解決するための手段） 本発明に係る強誘電体メモリは、ビット線対のうちの
一方のビット線に接続される第１電極およびプレート線
に接続される第２電極の間に強誘電体を配置した強誘電
体キャパシタと、このキャパシタの第１電極と前記ビッ
ト線の間に設けられたトランジスタとからなるメモリセ
ル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に配置したキャパシタと、このキャパシタの第１電極
と前記他方のビット線の間に設けられたトランジスタと
からなるダミーセル； 前記メモリセルおよびダミーセルのキャパシタの第１
電極に前記ビット線対を通して１ビットの情報の二値に
対応する２つの電位（VCCおよびVSS）のいずれかを与え
る電位印加手段； 前記メモリセルおよびダミーセルのキャパシタの第２電
極を前記プレート線を通して前記２つの電位の中間もし
くは略中間の電位に保持させるための電位保持手段； を具備し、 前記電位保持手段により前記メモリセルおよびダミー
セルのキャパシタの第２電極を前記２つの電位の中間も
しくは略中間の電位に保持した状態で、前記電位印加手
段により前記ビット線対を前記２つの電位のいずれかに
プリチャージした後、前記メモリセルおよびダミーセル
のキャパシタのトランジスタをオンし、前記メモリセル
の強誘電体キャパシタの分極方向に応じたビット線対の
電位状態を検出して記憶された情報を読み出すことを特
徴とするものである。
一方のビット線に接続される第１電極およびプレート線
に接続される第２電極の間に強誘電体を配置した強誘電
体キャパシタと、このキャパシタの第１電極と前記ビッ
ト線の間に設けられたトランジスタとからなるメモリセ
ル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に配置したキャパシタと、このキャパシタの第１電極
と前記他方のビット線の間に設けられたトランジスタと
からなるダミーセル； 前記メモリセルおよびダミーセルのキャパシタの第１
電極に前記ビット線対を通して１ビットの情報の二値に
対応する２つの電位（VCCおよびVSS）のいずれかを与え
る電位印加手段； 前記メモリセルおよびダミーセルのキャパシタの第２電
極を前記プレート線を通して前記２つの電位の中間もし
くは略中間の電位に保持させるための電位保持手段； を具備し、 前記電位保持手段により前記メモリセルおよびダミー
セルのキャパシタの第２電極を前記２つの電位の中間も
しくは略中間の電位に保持した状態で、前記電位印加手
段により前記ビット線対を前記２つの電位のいずれかに
プリチャージした後、前記メモリセルおよびダミーセル
のキャパシタのトランジスタをオンし、前記メモリセル
の強誘電体キャパシタの分極方向に応じたビット線対の
電位状態を検出して記憶された情報を読み出すことを特
徴とするものである。
本発明に係る別の強誘電体メモリは、ビット線対のう
ちの一方のビット線に接続される第１電極およびプレー
ト線に接続される第２電極の間に強誘電体を配置した強
誘電体キャパシタと、このキャパシタの第１電極と前記
ビット線の間に設けられたトランジスタとからなるメモ
リセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に常誘電体を配置した常誘電体キャパシタと、このキ
ャパシタの第１電極および前記他方のビット線の間に設
けられたトランジスタとからなるダミーセル； 前記強誘電体キャパシタの第１電極および前記常誘電
体キャパシタの第１電極に前記ビット線対を通して１ビ
ットの情報の二値に対応する２つの電位（VCCおよび
VSS）のいずれかをそれぞれ与える電位印加手段； 前記強誘電体キャパシタの第２電極および前記常誘電
体キャパシタの第２電極を前記プレート線を通してそれ
ぞれ前記２つの電位の中間もしくは略中間の電位に保持
させるための電位保持手段； を具備し、 前記電位保持手段により前記強誘電体キャパシタの第
２電極および前記常誘電体キャパシタの第２電極をそれ
ぞれ前記２つの電位の中間もしくは略中間の電位に保持
した状態で、前記電位印加手段により前記ビット線対を
前記２つの電位のいずれかにそれぞれプリチャージした
後、前記メモリセルのトランジスタをオンすると共に、
前記ダミーセルのトランジスタをオンし、前記強誘電体
キャパシタの強誘電体の分極方向に応じた前記一方のビ
ット線の電位と前記常誘電体キャパシタの電荷に応じた
前記他方のビット線の電位との差を検出して記憶された
情報を読み出すことを特徴とするものである。
ちの一方のビット線に接続される第１電極およびプレー
ト線に接続される第２電極の間に強誘電体を配置した強
誘電体キャパシタと、このキャパシタの第１電極と前記
ビット線の間に設けられたトランジスタとからなるメモ
リセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に常誘電体を配置した常誘電体キャパシタと、このキ
ャパシタの第１電極および前記他方のビット線の間に設
けられたトランジスタとからなるダミーセル； 前記強誘電体キャパシタの第１電極および前記常誘電
体キャパシタの第１電極に前記ビット線対を通して１ビ
ットの情報の二値に対応する２つの電位（VCCおよび
VSS）のいずれかをそれぞれ与える電位印加手段； 前記強誘電体キャパシタの第２電極および前記常誘電
体キャパシタの第２電極を前記プレート線を通してそれ
ぞれ前記２つの電位の中間もしくは略中間の電位に保持
させるための電位保持手段； を具備し、 前記電位保持手段により前記強誘電体キャパシタの第
２電極および前記常誘電体キャパシタの第２電極をそれ
ぞれ前記２つの電位の中間もしくは略中間の電位に保持
した状態で、前記電位印加手段により前記ビット線対を
前記２つの電位のいずれかにそれぞれプリチャージした
後、前記メモリセルのトランジスタをオンすると共に、
前記ダミーセルのトランジスタをオンし、前記強誘電体
キャパシタの強誘電体の分極方向に応じた前記一方のビ
ット線の電位と前記常誘電体キャパシタの電荷に応じた
前記他方のビット線の電位との差を検出して記憶された
情報を読み出すことを特徴とするものである。
本発明に係るさらに別の強誘電体メモリは、ビット線
対のうちの一方のビット線に接続される第１電極および
プレート線に接続される第２電極の間に強誘電体を配置
した強誘電体キャパシタと、このキャパシタの第１電極
と前記ビット線の間に設けられたトランジスタとからな
るメモリセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に前記メモリセルの強誘電体と分極方向が逆の強誘電
体を配置した強誘電体キャパシタと、このキャパシタの
第１電極および前記他方のビット線の間に設けられたト
ランジスタとからなる前記メモリセルに対して相補的な
情報を記憶するメモリセル； 前記各強誘電体キャパシタの第１電極に前記ビット線
対を通して１ビットの情報の二値に対応する２つの電位
（VCCおよびVSS）のいずれかをそれぞれ与える電位印加
手段； 前記各強誘電体キャパシタの第２電極を前記プレート
線を通して前記２つの電位の中間もしくは略中間の電位
に保持させるための電位保持手段； を具備し、 前記電位保持手段により前記各強誘電体キャパシタの
第２電極を前記２つの電位の中間もしくは略中間の電位
に保持した状態で、前記電位印加手段により前記ビット
線対を前記２つの電位のいずれかにプリチャージした
後、前記各メモリセルのトランジスタをそれぞれオン
し、前記メモリセルの強誘電体キャパシタの分極方向に
応じたビット線対の電位状態を検出して記憶された情報
を読み出すことを特徴とするものである。
対のうちの一方のビット線に接続される第１電極および
プレート線に接続される第２電極の間に強誘電体を配置
した強誘電体キャパシタと、このキャパシタの第１電極
と前記ビット線の間に設けられたトランジスタとからな
るメモリセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に前記メモリセルの強誘電体と分極方向が逆の強誘電
体を配置した強誘電体キャパシタと、このキャパシタの
第１電極および前記他方のビット線の間に設けられたト
ランジスタとからなる前記メモリセルに対して相補的な
情報を記憶するメモリセル； 前記各強誘電体キャパシタの第１電極に前記ビット線
対を通して１ビットの情報の二値に対応する２つの電位
（VCCおよびVSS）のいずれかをそれぞれ与える電位印加
手段； 前記各強誘電体キャパシタの第２電極を前記プレート
線を通して前記２つの電位の中間もしくは略中間の電位
に保持させるための電位保持手段； を具備し、 前記電位保持手段により前記各強誘電体キャパシタの
第２電極を前記２つの電位の中間もしくは略中間の電位
に保持した状態で、前記電位印加手段により前記ビット
線対を前記２つの電位のいずれかにプリチャージした
後、前記各メモリセルのトランジスタをそれぞれオン
し、前記メモリセルの強誘電体キャパシタの分極方向に
応じたビット線対の電位状態を検出して記憶された情報
を読み出すことを特徴とするものである。
本発明に係るさらに別の強誘電体メモリは、ビット線
対のうちの一方のビット線に接続される第１電極および
プレート線に接続される第２電極の間に強誘電体を配置
した強誘電体キャパシタと、このキャパシタの第１電極
と前記ビット線の間に設けられたトランジスタとからな
るメモリセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に配置したキャパシタと、このキャパシタの第１電極
と前記他方のビット線の間に設けられたトランジスタと
からなるダミーセル； 前記メモリセルおよびダミーセルのキャパシタの第１
電極に前記ビット線対を通して１ビットの情報の二値に
対応する２つの電位（VCCおよびVSS）のいずれか、或い
は前記２つの電位の中間もしくは略中間の電位をそれぞ
れ与える電位印加手段； 前記メモリセルおよびダミーセルのキャパシタの第２
電極を前記プレート線を通して前記２つの電位のいずれ
かに保持させるモードと前記２つの電位の中間もしくは
略中間の電位に保持させるモードとに切り替えるための
モード切り替え手段； を具備し、 前記モード切り替え手段により前記メモリセルおよび
ダミーセルのキャパシタの第２電極を前記２つの電位の
中間もしくは略中間の電位に保持するモードとし、前記
電位印加手段により前記ビット線対を前記２つの電位の
いずれかにプリチャージした後、前記トランジスタをオ
ンすることにより前記強誘電体キャパシタの分極方向に
応じた前記ビット線対の電位状態を検出して記憶された
情報を読み出す不揮発性記憶モードとして動作させ、 前記モード切り替え手段により前記メモリセルおよび
ダミーセルのキャパシタの第２電極を前記２つの電位の
いずれかの電位に保持するモードとし、前記電位印加手
段により前記ビット線対を前記２つの電位のいずれか、
或いは前記２つの電位の中間もしくは略中間の電位にプ
リチャージした後、前記メモリセルおよびダミーセルの
キャパシタのトランジスタをオンすることにより前記強
誘電体キャパシタに蓄積された電荷に応じた前記ビット
線対の電位状態を検出して記憶された情報を読み出す揮
発性記憶モードとして動作させることを特徴とするもの
である。
対のうちの一方のビット線に接続される第１電極および
プレート線に接続される第２電極の間に強誘電体を配置
した強誘電体キャパシタと、このキャパシタの第１電極
と前記ビット線の間に設けられたトランジスタとからな
るメモリセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に配置したキャパシタと、このキャパシタの第１電極
と前記他方のビット線の間に設けられたトランジスタと
からなるダミーセル； 前記メモリセルおよびダミーセルのキャパシタの第１
電極に前記ビット線対を通して１ビットの情報の二値に
対応する２つの電位（VCCおよびVSS）のいずれか、或い
は前記２つの電位の中間もしくは略中間の電位をそれぞ
れ与える電位印加手段； 前記メモリセルおよびダミーセルのキャパシタの第２
電極を前記プレート線を通して前記２つの電位のいずれ
かに保持させるモードと前記２つの電位の中間もしくは
略中間の電位に保持させるモードとに切り替えるための
モード切り替え手段； を具備し、 前記モード切り替え手段により前記メモリセルおよび
ダミーセルのキャパシタの第２電極を前記２つの電位の
中間もしくは略中間の電位に保持するモードとし、前記
電位印加手段により前記ビット線対を前記２つの電位の
いずれかにプリチャージした後、前記トランジスタをオ
ンすることにより前記強誘電体キャパシタの分極方向に
応じた前記ビット線対の電位状態を検出して記憶された
情報を読み出す不揮発性記憶モードとして動作させ、 前記モード切り替え手段により前記メモリセルおよび
ダミーセルのキャパシタの第２電極を前記２つの電位の
いずれかの電位に保持するモードとし、前記電位印加手
段により前記ビット線対を前記２つの電位のいずれか、
或いは前記２つの電位の中間もしくは略中間の電位にプ
リチャージした後、前記メモリセルおよびダミーセルの
キャパシタのトランジスタをオンすることにより前記強
誘電体キャパシタに蓄積された電荷に応じた前記ビット
線対の電位状態を検出して記憶された情報を読み出す揮
発性記憶モードとして動作させることを特徴とするもの
である。
本発明に係るさらに別の強誘電体メモリにおいて、不
揮発性記憶モード用ダミーセルおよび揮発性記憶モード
用ダミーセルは１つの前記ビット線対に対してそれぞれ
設けられていることを許容する。
揮発性記憶モード用ダミーセルおよび揮発性記憶モード
用ダミーセルは１つの前記ビット線対に対してそれぞれ
設けられていることを許容する。
本発明に係るさらに別の強誘電体メモリは、ビット線
対のうちの一方のビット線に接続される第１電極および
プレート線に接続される第２電極の間に強誘電体を配置
した強誘電体キャパシタと、このキャパシタの第１電極
と前記ビット線の間に設けられたトランジスタとからな
るメモリセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に常誘電体を配置した常誘電体キャパシタと、このキ
ャパシタの第１電極および前記他方のビット線の間に設
けられたトランジスタとからなるダミーセル； 前記強誘電体キャパシタの第１電極および前記常誘電
体キャパシタの第１電極に前記ビット線対を通して１ビ
ットの情報の二値に対応する２つの電位（VCCおよび
VSS）のいずれか、或いは前記２つの電位の中間もしく
は略中間の電位をそれぞれ与える電位印加手段； 前記強誘電体キャパシタの第２電極および前記常誘電体
キャパシタの第２電極を前記プレート線を通してそれぞ
れ前記２つの電位のいずれかに保持させるモードと前記
２つの電位の中間もしくは略中間の電位に保持させるモ
ードとに切り替えるためのモード切り替え手段； を具備し、 前記モード切り替え手段により前記強誘電体キャパシ
タの第２電極および前記常誘電体キャパシタの第２電極
をそれぞれ前記２つの電位の中間もしくは略中間の電位
に保持するモードとし、前記電位印加手段により前記ビ
ット線対を前記２つの電位のいずれかにそれぞれプリチ
ャージした後、前記メモリセルのトランジスタをオンす
ると共に、前記ダミーセルのトランジスタをオンするこ
とにより前記強誘電体キャパシタの強誘電体の分極方向
に応じた前記一方のビット線の電位と前記常誘電体キャ
パシタの電荷に応じた前記他方のビット線の電位との差
を検出して不揮発性記憶モードで記憶された情報を読み
出し、 前記モード切り替え手段により前記強誘電体キャパシ
タの第２電極および前記常誘電体キャパシタの第２電極
をそれぞれ前記２つの電位のいずれかの電位に保持する
モードとし、前記電位印加手段により前記ビット線対を
前記２つの電位のいずれか、或いは前記２つの電位の中
間もしくは略中間の電位にそれぞれプリチャージした
後、前記メモリセルのトランジスタをオンすると共に、
前記ダミーセルのトランジスタをオンすることにより前
記強誘電体キャパシタの強誘電体の電荷に応じた前記一
方のビット線の電位と前記常誘電体キャパシタの電荷に
応じた前記他方のビット線の電位との差を検出して揮発
性記憶モードで記憶された情報を読み出すことを特徴と
するものである。
対のうちの一方のビット線に接続される第１電極および
プレート線に接続される第２電極の間に強誘電体を配置
した強誘電体キャパシタと、このキャパシタの第１電極
と前記ビット線の間に設けられたトランジスタとからな
るメモリセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に常誘電体を配置した常誘電体キャパシタと、このキ
ャパシタの第１電極および前記他方のビット線の間に設
けられたトランジスタとからなるダミーセル； 前記強誘電体キャパシタの第１電極および前記常誘電
体キャパシタの第１電極に前記ビット線対を通して１ビ
ットの情報の二値に対応する２つの電位（VCCおよび
VSS）のいずれか、或いは前記２つの電位の中間もしく
は略中間の電位をそれぞれ与える電位印加手段； 前記強誘電体キャパシタの第２電極および前記常誘電体
キャパシタの第２電極を前記プレート線を通してそれぞ
れ前記２つの電位のいずれかに保持させるモードと前記
２つの電位の中間もしくは略中間の電位に保持させるモ
ードとに切り替えるためのモード切り替え手段； を具備し、 前記モード切り替え手段により前記強誘電体キャパシ
タの第２電極および前記常誘電体キャパシタの第２電極
をそれぞれ前記２つの電位の中間もしくは略中間の電位
に保持するモードとし、前記電位印加手段により前記ビ
ット線対を前記２つの電位のいずれかにそれぞれプリチ
ャージした後、前記メモリセルのトランジスタをオンす
ると共に、前記ダミーセルのトランジスタをオンするこ
とにより前記強誘電体キャパシタの強誘電体の分極方向
に応じた前記一方のビット線の電位と前記常誘電体キャ
パシタの電荷に応じた前記他方のビット線の電位との差
を検出して不揮発性記憶モードで記憶された情報を読み
出し、 前記モード切り替え手段により前記強誘電体キャパシ
タの第２電極および前記常誘電体キャパシタの第２電極
をそれぞれ前記２つの電位のいずれかの電位に保持する
モードとし、前記電位印加手段により前記ビット線対を
前記２つの電位のいずれか、或いは前記２つの電位の中
間もしくは略中間の電位にそれぞれプリチャージした
後、前記メモリセルのトランジスタをオンすると共に、
前記ダミーセルのトランジスタをオンすることにより前
記強誘電体キャパシタの強誘電体の電荷に応じた前記一
方のビット線の電位と前記常誘電体キャパシタの電荷に
応じた前記他方のビット線の電位との差を検出して揮発
性記憶モードで記憶された情報を読み出すことを特徴と
するものである。
本発明に係るさらに別の強誘電体メモリは、ビット線
対のうちの一方のビット線に接続される第１電極および
プレート線に接続される第２電極の間に強誘電体を配置
した強誘電体キャパシタと、このキャパシタの第１電極
と前記ビット線の間に設けられたトランジスタとからな
るメモリセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に強誘電体を配置した強誘電体キャパシタと、このキ
ャパシタの第１電極および前記他方のビット線の間に設
けられたトランジスタとからなる前記メモリセルに対し
て相補的な情報を記憶するメモリセル； 前記各強誘電体キャパシタの第１電極に前記ビット線
対を通して１ビットの情報に対応する２つの電位（VCC
およびVSS）のいずれか、或いは前記２つの電位の中間
もしくは略中間の電位をそれぞれ与える電位印加手段； 前記各強誘電体キャパシタの第２電極を前記プレート
線を通してそれぞれ前記２つの電位のいずれかに保持さ
せるモードと前記２つの電位の中間もしくは略中間の電
位に保持させるモードとに切り替えるためのモード切り
替え手段； を具備し、 前記モード切り替え手段により前記各強誘電体キャパ
シタの第２電極をそれぞれ前記２つの電位の中間もしく
は略中間の電位に保持するモードとし、前記電位印加手
段により前記ビット線対を前記２つの電位のいずれかに
それぞれプリチャージした後、前記各メモリセルのトラ
ンジスタをそれぞれオンすることにより前記各強誘電体
キャパシタの強誘電体の分極方向に応じて前記ビット線
対に発生した電位状態を検出して不揮発性記憶モードで
記憶された情報を読み出し、 前記モード切り替え手段により前記各強誘電体キャパ
シタの第２電極をそれぞれ前記２つの電位のいずれかの
電位に保持するモードとし、前記電位印加手段により前
記ビット線対を前記２つの電位のいずれか、或いは前記
２つの電位の中間もしくは略中間の電位にそれぞれプリ
チャージした後、前記各メモリセルのトランジスタをそ
れぞれオンすることにより前記各強誘電体キャパシタの
強誘電体の電荷の有無に応じて前記ビット線対に発生し
た電位状態を検出して揮発性記憶モードで記憶された情
報を読み出すことを特徴とするものである。
対のうちの一方のビット線に接続される第１電極および
プレート線に接続される第２電極の間に強誘電体を配置
した強誘電体キャパシタと、このキャパシタの第１電極
と前記ビット線の間に設けられたトランジスタとからな
るメモリセル； 前記ビット線対のうちの他方のビット線に接続される
第１電極および前記プレート線に接続される第２電極の
間に強誘電体を配置した強誘電体キャパシタと、このキ
ャパシタの第１電極および前記他方のビット線の間に設
けられたトランジスタとからなる前記メモリセルに対し
て相補的な情報を記憶するメモリセル； 前記各強誘電体キャパシタの第１電極に前記ビット線
対を通して１ビットの情報に対応する２つの電位（VCC
およびVSS）のいずれか、或いは前記２つの電位の中間
もしくは略中間の電位をそれぞれ与える電位印加手段； 前記各強誘電体キャパシタの第２電極を前記プレート
線を通してそれぞれ前記２つの電位のいずれかに保持さ
せるモードと前記２つの電位の中間もしくは略中間の電
位に保持させるモードとに切り替えるためのモード切り
替え手段； を具備し、 前記モード切り替え手段により前記各強誘電体キャパ
シタの第２電極をそれぞれ前記２つの電位の中間もしく
は略中間の電位に保持するモードとし、前記電位印加手
段により前記ビット線対を前記２つの電位のいずれかに
それぞれプリチャージした後、前記各メモリセルのトラ
ンジスタをそれぞれオンすることにより前記各強誘電体
キャパシタの強誘電体の分極方向に応じて前記ビット線
対に発生した電位状態を検出して不揮発性記憶モードで
記憶された情報を読み出し、 前記モード切り替え手段により前記各強誘電体キャパ
シタの第２電極をそれぞれ前記２つの電位のいずれかの
電位に保持するモードとし、前記電位印加手段により前
記ビット線対を前記２つの電位のいずれか、或いは前記
２つの電位の中間もしくは略中間の電位にそれぞれプリ
チャージした後、前記各メモリセルのトランジスタをそ
れぞれオンすることにより前記各強誘電体キャパシタの
強誘電体の電荷の有無に応じて前記ビット線対に発生し
た電位状態を検出して揮発性記憶モードで記憶された情
報を読み出すことを特徴とするものである。
本発明に係る各強誘電体メモリにおいて、前記メモリ
セルは、複数有し、これらメモリセルの各第２電極は前
記プレート線によって共通接続されることを許容する。
セルは、複数有し、これらメモリセルの各第２電極は前
記プレート線によって共通接続されることを許容する。
前記強誘電体としては、例えばジルコン酸チタン酸鉛
（PZT）等が挙げられる。
（PZT）等が挙げられる。
前記電極としては、例えばアルミニウム、多結晶シリ
コン、金属シリサイド、タングステン、白金、金等を挙
げることができる。
コン、金属シリサイド、タングステン、白金、金等を挙
げることができる。
前記第１、第２の電極に印加される電位は正電位のみ
ならず負電位でもよい。
ならず負電位でもよい。
（作用） 本発明によれば、従来のDRAMと同様な構造、つまり強
誘電体を挟む電極のうち、第２電極を全てのメモリセル
について共通にすることができるため、配線及び制御回
路を簡略化できる。これは、メモリセルの集積度を向上
でき、メモリセルの数が増加するほど有利である。
誘電体を挟む電極のうち、第２電極を全てのメモリセル
について共通にすることができるため、配線及び制御回
路を簡略化できる。これは、メモリセルの集積度を向上
でき、メモリセルの数が増加するほど有利である。
更に、本発明に係わる別の強誘電体メモリによれば電
源の印加中に第２電極の電位を二値の書き込みに対応す
るいずれかと等しくする手段を付加することによって、
第１、第２の電極間の上下関係が変わらないため、分極
方向は変化しないが、両電極が等しい時には電荷が蓄え
られず、異なる時には電荷が蓄えられるという、強誘電
体の大きな誘電率を利用した小さなキャパシタ面積で十
分なS/Nが得られるDRAMとして動作させることができ
る。この場合、強誘電体の分極方向が反転しないため、
分極反転に伴うアクセスタイムの遅れや強誘電体の疲労
による寿命の制限を回避できる。この際にも、従来のDR
AMと同構造であるため、リフレッシュ動作、読み出し、
書き込み等、全てDRAMと同一回路で実現できる。電源を
落す前には、リフレッシュ動作を行った後、第２電極の
電位を二値の書き込みに対応する２つの電位の中間にす
れば、保持データに応じて強誘電体の分極が変化して不
揮発状態で情報を記憶できる。
源の印加中に第２電極の電位を二値の書き込みに対応す
るいずれかと等しくする手段を付加することによって、
第１、第２の電極間の上下関係が変わらないため、分極
方向は変化しないが、両電極が等しい時には電荷が蓄え
られず、異なる時には電荷が蓄えられるという、強誘電
体の大きな誘電率を利用した小さなキャパシタ面積で十
分なS/Nが得られるDRAMとして動作させることができ
る。この場合、強誘電体の分極方向が反転しないため、
分極反転に伴うアクセスタイムの遅れや強誘電体の疲労
による寿命の制限を回避できる。この際にも、従来のDR
AMと同構造であるため、リフレッシュ動作、読み出し、
書き込み等、全てDRAMと同一回路で実現できる。電源を
落す前には、リフレッシュ動作を行った後、第２電極の
電位を二値の書き込みに対応する２つの電位の中間にす
れば、保持データに応じて強誘電体の分極が変化して不
揮発状態で情報を記憶できる。
（実施例） 以下、本発明の実施例を図面を参照して詳細に説明す
る。
る。
実施例１ 第１図は、本実施例１の強誘電体メモリの回路図であ
る。このメモリは、列方向に延びる複数のビット線対BL
1、▲▼…BLn、▲▼と行方向に延びるワー
ド線WL1…WLm及び一対のダミーワード線DWL、DWL′を有
する。前記ビット線BL1、▲▼…BLn、▲▼
と前記ワード線WL1…WLmの交差部には、１つの強誘電体
キャパシタ及び１つのトランジスタからなる強誘電体メ
モリセルがそれぞれ接続され、前記ビット線BL1、▲
▼…BLn、▲▼と前記ダミーワード線DWL、DW
L′の交差部には、１つの参照用常誘電体キャパシタと
１つのトランジスタからなるダミーセルがそれぞれ接続
されている。前記ワード線WL1及び一方のダミーワード
線DWLを選択することにより、前記一方のビット線（例
えばBL1）に接続されるメモリセルに対して他方のビッ
ト線（例えば▲▼）に接続されるダミーセルが選
択される。単純化するために以下、ビット線BL1、▲
▼と前記ワード線WL1、WL2の交差部に接続される２
つのメモリセル、ビット線BL1、▲▼と前記ダミ
ーワード線DWL、DWL′の交差部に接続される一対のダミ
ーセルを中心にして説明する。
る。このメモリは、列方向に延びる複数のビット線対BL
1、▲▼…BLn、▲▼と行方向に延びるワー
ド線WL1…WLm及び一対のダミーワード線DWL、DWL′を有
する。前記ビット線BL1、▲▼…BLn、▲▼
と前記ワード線WL1…WLmの交差部には、１つの強誘電体
キャパシタ及び１つのトランジスタからなる強誘電体メ
モリセルがそれぞれ接続され、前記ビット線BL1、▲
▼…BLn、▲▼と前記ダミーワード線DWL、DW
L′の交差部には、１つの参照用常誘電体キャパシタと
１つのトランジスタからなるダミーセルがそれぞれ接続
されている。前記ワード線WL1及び一方のダミーワード
線DWLを選択することにより、前記一方のビット線（例
えばBL1）に接続されるメモリセルに対して他方のビッ
ト線（例えば▲▼）に接続されるダミーセルが選
択される。単純化するために以下、ビット線BL1、▲
▼と前記ワード線WL1、WL2の交差部に接続される２
つのメモリセル、ビット線BL1、▲▼と前記ダミ
ーワード線DWL、DWL′の交差部に接続される一対のダミ
ーセルを中心にして説明する。
一方のビット線BL1とワード線WL1の交差部に接続され
るメモリセルは、強誘電体キャパシタMC及びスイッチン
グトランジスタMFとから構成されている。この強誘電体
キャパシタMCは、例えばスパッタ法等により成膜された
ジルコン酸チタン酸鉛からなる強誘電体層を例えば白金
からなる第１、第２の電極で挟んだ構造を有する。前記
キャパシタMCの第１電極は、前記スイッチングトランジ
スタMFを介して一方のビット線BL1に接続されている。
前記キャパシタMCの第２電極は、プレート線PLに接続さ
れている。ここで、ＬレベルとしてVSS、Ｈレベルとし
てVCCを選び、前記プレート線PLを1/2VCC電位とした。
また、前記電位を与える方式は外部から供給する、内部
で作成するなど各種考えられるが、本実施例１（以下の
実施例でも同様）では抵抗による分圧によって得た。前
記スイッチングトランジスタMFのゲートは、前記ワード
線WL1に接続されている。また、他方のビット線▲
▼とワード線WL2の交差部に接続されるメモリセル
は、前述したのと同様な構造の強誘電体キャパシタMC′
及びスイッチングトランジスタMF′とから構成されてい
る。前記キャパシタMC′の第１電極は、前記スイッチン
グトランジスタMF′を介して他方のビット線▲▼
に接続されている。前記キャパシタMC′の第２電極は、
前記プレート線PLに接続されている。前記スイッチング
トランジスタMF′のゲートは、前記ワード線WL2に接続
されている。
るメモリセルは、強誘電体キャパシタMC及びスイッチン
グトランジスタMFとから構成されている。この強誘電体
キャパシタMCは、例えばスパッタ法等により成膜された
ジルコン酸チタン酸鉛からなる強誘電体層を例えば白金
からなる第１、第２の電極で挟んだ構造を有する。前記
キャパシタMCの第１電極は、前記スイッチングトランジ
スタMFを介して一方のビット線BL1に接続されている。
前記キャパシタMCの第２電極は、プレート線PLに接続さ
れている。ここで、ＬレベルとしてVSS、Ｈレベルとし
てVCCを選び、前記プレート線PLを1/2VCC電位とした。
また、前記電位を与える方式は外部から供給する、内部
で作成するなど各種考えられるが、本実施例１（以下の
実施例でも同様）では抵抗による分圧によって得た。前
記スイッチングトランジスタMFのゲートは、前記ワード
線WL1に接続されている。また、他方のビット線▲
▼とワード線WL2の交差部に接続されるメモリセル
は、前述したのと同様な構造の強誘電体キャパシタMC′
及びスイッチングトランジスタMF′とから構成されてい
る。前記キャパシタMC′の第１電極は、前記スイッチン
グトランジスタMF′を介して他方のビット線▲▼
に接続されている。前記キャパシタMC′の第２電極は、
前記プレート線PLに接続されている。前記スイッチング
トランジスタMF′のゲートは、前記ワード線WL2に接続
されている。
前記一方のビット線BL1と他方のダミーワード線DWL′
の交差部に接続されるダミーセルは、参照用常誘電体キ
ャパシタDC及びスイッチングトランジスタDFとから構成
されている。この常誘電体キャパシタDCは、前記強誘電
体キャパシタMCが分極反転しない場合とする場合の間の
電流が流れ込む容量を持つ常誘電体層を例えば白金から
なる第１、第２の電極で挟んだ構造を有する。前記キャ
パシタDCの第１電極は、前記スイッチングトランジスタ
DFを介して一方のビット線BL1に接続されている。前記
キャパシタDCの第２電極は、前記プレート線PLに接続さ
れている。前記スイッチングトランジスタDFのゲート
は、前記他方のダミーワード線DWL′に接続されてい
る。また、他方のビット線▲▼と一方のダミーワ
ード線DWLの交差部に接続されるダミーセルは、前述し
たのと同様な構造の常誘電体キャパシタDC′及びスイッ
チングトランジスタDF′とから構成されている。前記キ
ャパシタDC′の第１電極は、前記スイッチングトランジ
スタDF′を介して他方のビット線▲▼に接続され
ている。前記キャパシタMC′の第２電極は、前記プレー
ト線PLに接続されている。前記スイッチングトランジス
タDF′のゲートは、前記一方のダミーワード線DWLに接
続されている。このようなメモリセル及びダミーセルを
有する強誘電体メモリにおいて、書き込み動作、保持動
作、及び読み出し動作に必要な周辺回路も従来のダイナ
ミックランダムアクセスメモリ（DRAM）とほぼ同じであ
る。
の交差部に接続されるダミーセルは、参照用常誘電体キ
ャパシタDC及びスイッチングトランジスタDFとから構成
されている。この常誘電体キャパシタDCは、前記強誘電
体キャパシタMCが分極反転しない場合とする場合の間の
電流が流れ込む容量を持つ常誘電体層を例えば白金から
なる第１、第２の電極で挟んだ構造を有する。前記キャ
パシタDCの第１電極は、前記スイッチングトランジスタ
DFを介して一方のビット線BL1に接続されている。前記
キャパシタDCの第２電極は、前記プレート線PLに接続さ
れている。前記スイッチングトランジスタDFのゲート
は、前記他方のダミーワード線DWL′に接続されてい
る。また、他方のビット線▲▼と一方のダミーワ
ード線DWLの交差部に接続されるダミーセルは、前述し
たのと同様な構造の常誘電体キャパシタDC′及びスイッ
チングトランジスタDF′とから構成されている。前記キ
ャパシタDC′の第１電極は、前記スイッチングトランジ
スタDF′を介して他方のビット線▲▼に接続され
ている。前記キャパシタMC′の第２電極は、前記プレー
ト線PLに接続されている。前記スイッチングトランジス
タDF′のゲートは、前記一方のダミーワード線DWLに接
続されている。このようなメモリセル及びダミーセルを
有する強誘電体メモリにおいて、書き込み動作、保持動
作、及び読み出し動作に必要な周辺回路も従来のダイナ
ミックランダムアクセスメモリ（DRAM）とほぼ同じであ
る。
即ち、前記ワード線WL1、WL2はローデコーダ／ワード
線ドライバ１に接続され、前記各ダミーワード線DWL、D
WL′はダミーワード線デコーダ／ドライバ２に接続され
ている。
線ドライバ１に接続され、前記各ダミーワード線DWL、D
WL′はダミーワード線デコーダ／ドライバ２に接続され
ている。
前記ビット線対BL1、▲▼は、読み出し時に該
ビット線対BL1、▲▼をプリチャージ電位VPCにす
る第１イコライズ回路３、書き込み後に該ビット線対BL
1、▲▼をキャパシタMC、MC′の第２電極と同じ1
/2VCCにしてメモリセルの電荷をキャンセルする第２イ
コライズ回路４に接続されている。前記第１イコライズ
回路３は、第１クロック信号φ１により動作される。な
お、前記第１イコライズ回路３からのプリチャージ電位
VPCはVCCとVSSの電位が選択できるようになっている。
前記第２イコライズ回路４は、第２クロック信号φ２に
より動作される。また、前記ビット線対BL1、▲
▼はセンスアンプ信号φACT、▲▼により動作
されるセンスアンプ５に接続されている。更に、前記ビ
ット線対BL1、▲▼は、カラム選択用スイッチン
グトランジスタCF1a、CF1b及びデータ入出力線I/O、▲
▼を介して図示しないテーダ入出力部に接続され
ている。前記カラム選択用スイッチングトランジスタCF
1a、CF1bのゲートは、カラム選択線CSL1を介してカラム
デコーダ／カラムセレクト線ドライバ６に接続されてい
る。
ビット線対BL1、▲▼をプリチャージ電位VPCにす
る第１イコライズ回路３、書き込み後に該ビット線対BL
1、▲▼をキャパシタMC、MC′の第２電極と同じ1
/2VCCにしてメモリセルの電荷をキャンセルする第２イ
コライズ回路４に接続されている。前記第１イコライズ
回路３は、第１クロック信号φ１により動作される。な
お、前記第１イコライズ回路３からのプリチャージ電位
VPCはVCCとVSSの電位が選択できるようになっている。
前記第２イコライズ回路４は、第２クロック信号φ２に
より動作される。また、前記ビット線対BL1、▲
▼はセンスアンプ信号φACT、▲▼により動作
されるセンスアンプ５に接続されている。更に、前記ビ
ット線対BL1、▲▼は、カラム選択用スイッチン
グトランジスタCF1a、CF1b及びデータ入出力線I/O、▲
▼を介して図示しないテーダ入出力部に接続され
ている。前記カラム選択用スイッチングトランジスタCF
1a、CF1bのゲートは、カラム選択線CSL1を介してカラム
デコーダ／カラムセレクト線ドライバ６に接続されてい
る。
［書き込みモード］ 上述した本実施例１の強誘電体メモリでの書き込み動
作およびタイミングを第５図を用いて説明する。
作およびタイミングを第５図を用いて説明する。
従来のダイナミックランダムアクセスメモリ（DRAM）
と同様に、チップイネーブル▲▼をＬレベルに下げ
る前に書き込み信号▲▼をＬレベルにしておくこと
により、書き込みサイクルが開始される。チップイネー
ブル▲▼をＬレベルに下げる以前に、メモリアドレ
ス及び図示しないデータ入出力部からの書き込みデータ
DINは確定しているものとする。チップが選択されてい
ない時には、第２クロック信号φ２をVCCとして第２イ
コライズ回路４を動作し、ビット線対BL1、▲▼
は1/2VCCにプリチャージ、イコライズされている。
と同様に、チップイネーブル▲▼をＬレベルに下げ
る前に書き込み信号▲▼をＬレベルにしておくこと
により、書き込みサイクルが開始される。チップイネー
ブル▲▼をＬレベルに下げる以前に、メモリアドレ
ス及び図示しないデータ入出力部からの書き込みデータ
DINは確定しているものとする。チップが選択されてい
ない時には、第２クロック信号φ２をVCCとして第２イ
コライズ回路４を動作し、ビット線対BL1、▲▼
は1/2VCCにプリチャージ、イコライズされている。
第２クロック信号φ２をVSSにすると、ビット線対B
L1、▲▼のプリチャージ、イコライズが解除され
る。この時、データ入出力線I/O、▲▼はデータ
入出力部からの書き込みデータDINに従い信号がVSSまた
はVCCに確定している。その後、アドレス信号の指定に
よってローデコーダ／ワード線ドライバ１を動作し、選
択されたワード線WL1をVSSからVCCに引き上げる。この
時、ワード線WL1に繋がるメモリセルのスイッチングト
ランジスタMFがオンして一方のビット線BL1とプレート
ラインPL間の強誘電体キャパシタMCに電圧が印加される
が、一方のビット線BL1は該プレートラインPLと同電位
である1/2VCCのフローティング状態に保たれているた
め、該強誘電体キャパシタMCの分極は変化しない。
L1、▲▼のプリチャージ、イコライズが解除され
る。この時、データ入出力線I/O、▲▼はデータ
入出力部からの書き込みデータDINに従い信号がVSSまた
はVCCに確定している。その後、アドレス信号の指定に
よってローデコーダ／ワード線ドライバ１を動作し、選
択されたワード線WL1をVSSからVCCに引き上げる。この
時、ワード線WL1に繋がるメモリセルのスイッチングト
ランジスタMFがオンして一方のビット線BL1とプレート
ラインPL間の強誘電体キャパシタMCに電圧が印加される
が、一方のビット線BL1は該プレートラインPLと同電位
である1/2VCCのフローティング状態に保たれているた
め、該強誘電体キャパシタMCの分極は変化しない。
一方、アドレス信号の指定によりカラムデコーダ／カ
ラムセレクト線ドライバ６を動作し、選択されたカラム
セレクト線CSL1をVSSからVCCに引き上げると、カラム選
択用スイッチングトランジスタCF1a、CF1bがオンしてデ
ータ入出力線I/O、▲▼とビット線対BL1、▲
▼がそれぞれ接続され、データ入出力線I/O、▲
▼の電位（VSS又はVCC）とビット線対BL1、▲
▼の電位が等しくなる。このような動作により、ビット
線対BL1、▲▼と1/2VCCの電位を持つプレートラ
ンプPLの間に電位差が生じるため、前記ワード線WL1に
繋がり、前記電位差が与えられるメモリセルの強誘電体
キャパシタMCは書き込むデータに応じて分極される。書
き込みがなされた後、カラムセレクト線CSL1をVCCからV
SSにすると、カラム選択用スイッチングトランジスタCF
1a、CF1bがオフしてビット線対BL1、▲▼はデー
タ入出力線I/O、▲▼から切り離される。同時
に、第２クロック信号φ２をVSSからVCCにして、ビット
線対BL1、▲▼を1/2VCCにイコライズする。これ
によりメモリセルの両電極の電位がどちらも1/2VCCにな
るため、書き込み時に蓄えられた電荷がキャンセルされ
る。しかし、電位差は０であるから、書き込まれた分極
は変化しない。その後、ワード線対WL1をVCCからVSSに
することにより前記メモリセルは一方のビット線BL1か
ら切り離される。チップイネーブル▲▼をＨレベル
に引き上げ、書き込み信号▲▼をＨレベルにするこ
とにより書き込みサイクルを終了する。この一連の動作
で、アドレス信号で指定された強誘電体メモリセルにデ
ータが書き込まれ、保持される。
ラムセレクト線ドライバ６を動作し、選択されたカラム
セレクト線CSL1をVSSからVCCに引き上げると、カラム選
択用スイッチングトランジスタCF1a、CF1bがオンしてデ
ータ入出力線I/O、▲▼とビット線対BL1、▲
▼がそれぞれ接続され、データ入出力線I/O、▲
▼の電位（VSS又はVCC）とビット線対BL1、▲
▼の電位が等しくなる。このような動作により、ビット
線対BL1、▲▼と1/2VCCの電位を持つプレートラ
ンプPLの間に電位差が生じるため、前記ワード線WL1に
繋がり、前記電位差が与えられるメモリセルの強誘電体
キャパシタMCは書き込むデータに応じて分極される。書
き込みがなされた後、カラムセレクト線CSL1をVCCからV
SSにすると、カラム選択用スイッチングトランジスタCF
1a、CF1bがオフしてビット線対BL1、▲▼はデー
タ入出力線I/O、▲▼から切り離される。同時
に、第２クロック信号φ２をVSSからVCCにして、ビット
線対BL1、▲▼を1/2VCCにイコライズする。これ
によりメモリセルの両電極の電位がどちらも1/2VCCにな
るため、書き込み時に蓄えられた電荷がキャンセルされ
る。しかし、電位差は０であるから、書き込まれた分極
は変化しない。その後、ワード線対WL1をVCCからVSSに
することにより前記メモリセルは一方のビット線BL1か
ら切り離される。チップイネーブル▲▼をＨレベル
に引き上げ、書き込み信号▲▼をＨレベルにするこ
とにより書き込みサイクルを終了する。この一連の動作
で、アドレス信号で指定された強誘電体メモリセルにデ
ータが書き込まれ、保持される。
［読み出しモード］ 前記書き込みモードにより書き込まれているデータの
読み出し動作及びタイミングを第６図を用いて説明す
る。なお、この読みだし動作では第１図において書き込
まれているデータを読み出す前のビット線プリチャージ
電位は第１クロック信号φ１により動作される第１イコ
ライズ回路３の電位であるVPCであるが、ここではVCCと
する。
読み出し動作及びタイミングを第６図を用いて説明す
る。なお、この読みだし動作では第１図において書き込
まれているデータを読み出す前のビット線プリチャージ
電位は第１クロック信号φ１により動作される第１イコ
ライズ回路３の電位であるVPCであるが、ここではVCCと
する。
チップイネーブル▲▼をＬレベルに下げる時に書
き込み信号▲▼をＨレベルにすることにより読みだ
しサイクルが開始される。チップイネーブル▲▼を
Ｌレベルに下げる以前に、メモリアドレスは確定してい
るものとする。チップを選択していない時にはビット線
対BL1、▲▼は第２イコライズ回路４によって1/2
VCCにプリチャージ、イコライズされている。
き込み信号▲▼をＨレベルにすることにより読みだ
しサイクルが開始される。チップイネーブル▲▼を
Ｌレベルに下げる以前に、メモリアドレスは確定してい
るものとする。チップを選択していない時にはビット線
対BL1、▲▼は第２イコライズ回路４によって1/2
VCCにプリチャージ、イコライズされている。
第２クロック信号φ２をVSSにし、ビット線対BL1、▲
▼のプリチャージ、イコライズを解除すると同時
に第１クロック信号φ１をVSSからVCCに引き上げる。こ
れによりビット線対BL1、▲▼は、VCCにプリチャ
ージ、イコライズされる。ここで第１クロック信号φ１
をVCCからVSSに引き下げると、ビット線対BL1、▲
▼はVCCレベルに保たれたままフローティング状態に
なる。この状態でアドレス信号の指定によってローデコ
ーダ／ワード線ドライバ１を動作し、選択されたワード
線WL1をVSSからVCCに引き上げる。これと同時に強誘電
体メモリセルが繋がる一方のビット線BL1の相補（他
方）のビット線▲▼に常誘電体キャパシタDC′及
びスイッチングトランジスタDF′からなるダミーセルが
繋がるようにダミーワード線デコーダ／ドライバ２が働
く。つまり、一方のダミーワード線DWLが選択され、VSS
からVCCに引き上げられることにより、前記ダミーセル
が前記他方のビット線▲▼に繋がる。かかる動作
により、選択された強誘電体キャパシタMC及びトランジ
スタMFからなる強誘電体メモリセルに接続される一方の
ビット線BL1にVCC、プレートラインPLに1/2VCCが加わ
る。この時、前記メモリセルの強誘電体キャパシタMCが
前記電界方向と同じ分極方向を持っていた場合には電流
の流れ込みが小さく、分極方向が逆でこの電界によって
分極が反転する場合にはより大きな電流が流れ込むこと
になる。これに伴い、前者では一方のビット線BL1の電
位低下が小さく、後者では一方のビット線BL1の電位低
下が大きくなる。前記ダミーセルとしては、両者の中間
の電流が流れ込み、電位低下も中間となるような容量を
持つ常誘電体キャパシタを用いることにより、従来のダ
イナミックランダムアクセスメモリ（DRAM）と同様にデ
ータの差がビット線対BL1、▲▼の電位差となっ
て現われる。この電位差を従来のダイナミックランダム
アクセスメモリ（DRAM）と同じセンスアンプ５によって
増幅してやれば、書き込まれていたデータを読み出した
ことになる。
▼のプリチャージ、イコライズを解除すると同時
に第１クロック信号φ１をVSSからVCCに引き上げる。こ
れによりビット線対BL1、▲▼は、VCCにプリチャ
ージ、イコライズされる。ここで第１クロック信号φ１
をVCCからVSSに引き下げると、ビット線対BL1、▲
▼はVCCレベルに保たれたままフローティング状態に
なる。この状態でアドレス信号の指定によってローデコ
ーダ／ワード線ドライバ１を動作し、選択されたワード
線WL1をVSSからVCCに引き上げる。これと同時に強誘電
体メモリセルが繋がる一方のビット線BL1の相補（他
方）のビット線▲▼に常誘電体キャパシタDC′及
びスイッチングトランジスタDF′からなるダミーセルが
繋がるようにダミーワード線デコーダ／ドライバ２が働
く。つまり、一方のダミーワード線DWLが選択され、VSS
からVCCに引き上げられることにより、前記ダミーセル
が前記他方のビット線▲▼に繋がる。かかる動作
により、選択された強誘電体キャパシタMC及びトランジ
スタMFからなる強誘電体メモリセルに接続される一方の
ビット線BL1にVCC、プレートラインPLに1/2VCCが加わ
る。この時、前記メモリセルの強誘電体キャパシタMCが
前記電界方向と同じ分極方向を持っていた場合には電流
の流れ込みが小さく、分極方向が逆でこの電界によって
分極が反転する場合にはより大きな電流が流れ込むこと
になる。これに伴い、前者では一方のビット線BL1の電
位低下が小さく、後者では一方のビット線BL1の電位低
下が大きくなる。前記ダミーセルとしては、両者の中間
の電流が流れ込み、電位低下も中間となるような容量を
持つ常誘電体キャパシタを用いることにより、従来のダ
イナミックランダムアクセスメモリ（DRAM）と同様にデ
ータの差がビット線対BL1、▲▼の電位差となっ
て現われる。この電位差を従来のダイナミックランダム
アクセスメモリ（DRAM）と同じセンスアンプ５によって
増幅してやれば、書き込まれていたデータを読み出した
ことになる。
具体的には、ビット線対BL1、▲▼に電位差が
生じた状態でセンスアンプ信号φACT、▲▼を
それぞれ操作してセンスアンプ５を動作させることによ
り、電位低下の小さいビット線の電位はVCCに引き上げ
られ、電位低下の大きいビット線の電位はVSSに引き下
げられる。このような破壊読み出しのため、読み出しの
際には分極方向は元のデータにかかわらず一定の方向に
なってしまうが、センスアンプ５による電位決定により
再書き込みが行われる。ビット線の電位を確定した後、
アドレス信号の指定によってカラムデコーダ／カラムセ
レクト線ドライバ６を動作し、選択されたカラムセレク
ト線CSL1をVSSからVCCに引き上げると、前述したのと同
様にビット線対BL1、▲▼とデータ入出力線I/O、
▲▼がそれぞれ接続され、I/Oバッファを通して
出力データDOUTに出力される。前記カラムセレクト線CS
L1をVCCからVSSにすることにより、データ入出力線I/
O、▲▼はビット線対BL1、▲▼から切り離
される。センスアンプ信号φACT、▲▼を操作
してセンスアンプ５の動作を停止した後、第２クロック
信号φ２をVSSからVCCにして、ビット線対BL1、▲
▼を1/2VCCにイコライズする。これにより強誘電体メ
モリセルの両電極の電位がどちらも1/2VCCになるため、
再書き込み時に蓄えられた電荷がキャンセルされる。し
かし、電位差は０であるから、書き込まれた分極は変化
しない。その後、ワード線WL1をVCCからVSSにして該ワ
ード線WL1に繋がった強誘電体メモリセルをビット線BL1
から切り離す。チップイネーブル▲▼をＨレベルに
引き上げることにより読み出しサイクルを終了する。
生じた状態でセンスアンプ信号φACT、▲▼を
それぞれ操作してセンスアンプ５を動作させることによ
り、電位低下の小さいビット線の電位はVCCに引き上げ
られ、電位低下の大きいビット線の電位はVSSに引き下
げられる。このような破壊読み出しのため、読み出しの
際には分極方向は元のデータにかかわらず一定の方向に
なってしまうが、センスアンプ５による電位決定により
再書き込みが行われる。ビット線の電位を確定した後、
アドレス信号の指定によってカラムデコーダ／カラムセ
レクト線ドライバ６を動作し、選択されたカラムセレク
ト線CSL1をVSSからVCCに引き上げると、前述したのと同
様にビット線対BL1、▲▼とデータ入出力線I/O、
▲▼がそれぞれ接続され、I/Oバッファを通して
出力データDOUTに出力される。前記カラムセレクト線CS
L1をVCCからVSSにすることにより、データ入出力線I/
O、▲▼はビット線対BL1、▲▼から切り離
される。センスアンプ信号φACT、▲▼を操作
してセンスアンプ５の動作を停止した後、第２クロック
信号φ２をVSSからVCCにして、ビット線対BL1、▲
▼を1/2VCCにイコライズする。これにより強誘電体メ
モリセルの両電極の電位がどちらも1/2VCCになるため、
再書き込み時に蓄えられた電荷がキャンセルされる。し
かし、電位差は０であるから、書き込まれた分極は変化
しない。その後、ワード線WL1をVCCからVSSにして該ワ
ード線WL1に繋がった強誘電体メモリセルをビット線BL1
から切り離す。チップイネーブル▲▼をＨレベルに
引き上げることにより読み出しサイクルを終了する。
なお、前述した第６図では第１図において書き込まれ
ているデータを読み出す前のビット線プリチャージを行
う第１イコライズ回路３の電位VPCをVCCとしたが、VSS
としてもよい。この場合の読み出し動作を第７図のタイ
ミングチャートを参照して以下に説明する。
ているデータを読み出す前のビット線プリチャージを行
う第１イコライズ回路３の電位VPCをVCCとしたが、VSS
としてもよい。この場合の読み出し動作を第７図のタイ
ミングチャートを参照して以下に説明する。
第２クロック信号φ２をVSSにして、ビット線対BL1、
▲▼のプリチャージ、イコライズを解除すると同
時に第１クロック信号φ１をVSSからVCCに引き上げる。
これによりビット線対BL1、▲▼は、VSSにプリチ
ャージ、イコライズされる。ここで、第１クロック信号
φ１をVCCからVSSに引き下げると、ビット線対BL1、▲
▼はVSSレベルに保たれたままフローティング状
態になる。この状態でアドレス信号の指定によりローデ
コーダ／ワード線ドライバ１を動作し、選択されたワー
ド線WL1をVSSからVCCに引き上げる。これと同時に前述
したように強誘電体メモリセルが繋がる一方のビット線
BL1の相補（他方）のビット線、▲▼に常誘電体
キャパシタDC′及びスイッチングトランジスタDF′から
なるダミーセルが繋がるようにダミーワード線デコーダ
／ドライバ２が働く。かかる動作により、選択された強
誘電体キャパシタMC及びトランジスタMFからなる強誘電
体メモリセルに接続される一方のビット線BL1にVSS、プ
レートラインPLに1/2VCCが加わる。この時、前記メモリ
セルの強誘電体キャパシタMCが前記電界方向と同じ分極
方向を持っていた場合には電流の流れ込みが小さく、分
極方向が逆でこの電界によって分極が反転する場合には
より大きな電流が流れ込むことになる。これに伴い、前
者では一方のビット線BL1の電位上昇が小さく、後者で
は一方のビット線BL1の電位上昇が大きくなる。前記ダ
ミーセルとしては、両者の中間の電流が流れ込み、電位
上昇も中間となるような容量を持つ常誘電体キャパシタ
を用いることにより、従来のダイナミックランダムアク
セスメモリ（DRAM）と同様にデータの差がビット線対BL
1、▲▼の電位差となって現われる。この状態で
センスアンプ動作信号φACT、▲▼をそれぞれ
操作してセンスアンプ５を動作させることにより、電位
上昇の大きいビット線の電位はVCCに引き上げられ、電
位上昇の小さいビット線の電位はVSSに引き下げられ
る。その他の動作は、前述したのと同様である。
▲▼のプリチャージ、イコライズを解除すると同
時に第１クロック信号φ１をVSSからVCCに引き上げる。
これによりビット線対BL1、▲▼は、VSSにプリチ
ャージ、イコライズされる。ここで、第１クロック信号
φ１をVCCからVSSに引き下げると、ビット線対BL1、▲
▼はVSSレベルに保たれたままフローティング状
態になる。この状態でアドレス信号の指定によりローデ
コーダ／ワード線ドライバ１を動作し、選択されたワー
ド線WL1をVSSからVCCに引き上げる。これと同時に前述
したように強誘電体メモリセルが繋がる一方のビット線
BL1の相補（他方）のビット線、▲▼に常誘電体
キャパシタDC′及びスイッチングトランジスタDF′から
なるダミーセルが繋がるようにダミーワード線デコーダ
／ドライバ２が働く。かかる動作により、選択された強
誘電体キャパシタMC及びトランジスタMFからなる強誘電
体メモリセルに接続される一方のビット線BL1にVSS、プ
レートラインPLに1/2VCCが加わる。この時、前記メモリ
セルの強誘電体キャパシタMCが前記電界方向と同じ分極
方向を持っていた場合には電流の流れ込みが小さく、分
極方向が逆でこの電界によって分極が反転する場合には
より大きな電流が流れ込むことになる。これに伴い、前
者では一方のビット線BL1の電位上昇が小さく、後者で
は一方のビット線BL1の電位上昇が大きくなる。前記ダ
ミーセルとしては、両者の中間の電流が流れ込み、電位
上昇も中間となるような容量を持つ常誘電体キャパシタ
を用いることにより、従来のダイナミックランダムアク
セスメモリ（DRAM）と同様にデータの差がビット線対BL
1、▲▼の電位差となって現われる。この状態で
センスアンプ動作信号φACT、▲▼をそれぞれ
操作してセンスアンプ５を動作させることにより、電位
上昇の大きいビット線の電位はVCCに引き上げられ、電
位上昇の小さいビット線の電位はVSSに引き下げられ
る。その他の動作は、前述したのと同様である。
以上のように、本実施例１の強誘電体メモリでは強誘
電体メモリセルを構成する強誘電体キャパシタMCの第１
電極を１ビットの情報の二値の書き込みに対応する２つ
の電位（VSS又はVCC）のいずれかを与えるビット線（例
えば一方のビット線BL1）にスイッチングトランジスタM
Fを介して接続し、同キャパシタMCの第２電極を前記二
値の書き込みに対応する２つの電位間の中間（例えば1/
2VCC）電位を保持させるプレート線PLを接続することに
よって、既述した書き込み動作で説明したようにキャパ
シタMCの第１電極に接続されるビット線BL1をVCC又はV
SSにすることでキャパシタMCの第１電極、第２電極をそ
れぞれＨレベル、Ｌレベル又は反転したＬレベル、Ｈレ
ベルにすることができる。したがって、本実施例１によ
れば従来のように前記強誘電体キャパシタ間にＨ、Ｌレ
ベルの状態と逆の状態を実現するためにワード線と同じ
本数だけドライブ線を必要とする周辺回路の煩雑化を解
消できるため、設計の自由度を向上できると共に、高密
度の強誘電体メモリを得ることができる。
電体メモリセルを構成する強誘電体キャパシタMCの第１
電極を１ビットの情報の二値の書き込みに対応する２つ
の電位（VSS又はVCC）のいずれかを与えるビット線（例
えば一方のビット線BL1）にスイッチングトランジスタM
Fを介して接続し、同キャパシタMCの第２電極を前記二
値の書き込みに対応する２つの電位間の中間（例えば1/
2VCC）電位を保持させるプレート線PLを接続することに
よって、既述した書き込み動作で説明したようにキャパ
シタMCの第１電極に接続されるビット線BL1をVCC又はV
SSにすることでキャパシタMCの第１電極、第２電極をそ
れぞれＨレベル、Ｌレベル又は反転したＬレベル、Ｈレ
ベルにすることができる。したがって、本実施例１によ
れば従来のように前記強誘電体キャパシタ間にＨ、Ｌレ
ベルの状態と逆の状態を実現するためにワード線と同じ
本数だけドライブ線を必要とする周辺回路の煩雑化を解
消できるため、設計の自由度を向上できると共に、高密
度の強誘電体メモリを得ることができる。
また、本実施例１によれば電源を切ってもデータを保
持する不揮発性を有し、リフレッシュ動作も必要ない
上、従来のダイナミックランダムアクセスメモリ（DRA
M）と同じ構造を有するため高集積化に適する強誘電体
メモリを得ることができる。
持する不揮発性を有し、リフレッシュ動作も必要ない
上、従来のダイナミックランダムアクセスメモリ（DRA
M）と同じ構造を有するため高集積化に適する強誘電体
メモリを得ることができる。
実施例２ 第２図は、１つのワード線（例えばWL1）に繋がる強
誘電体キャパシタMC及びスイッチングトランジスタMFか
らなるメモリセルと強誘電体キャパシタMC′及びスイッ
チングトランジスタMF′からなるメモリセルとを１ビッ
トとし、いずれか一方のセルをダミーセルとした強誘電
体メモリである。この強誘電体メモリにおいては、一方
のメモリセルの強誘電体キャパシタの強誘電体と他方の
メモリセルの強誘電体キャパシタの強誘電体の分極を逆
にし、その分極の組み合わせにより１ビットの情報を記
憶する。かかる構成によれば、センスアンプ５はプリチ
ャージ後、ワードラインWL1をVSSからVCCにした時にど
ちらの強誘電体コンデンサに繋がるビット線対（例えば
BL1、▲▼）の電位が高いかを判定することによ
りデータが得られるため、前述した実施例１のようにメ
モリセルとは別個にダミーセルを設けることが不要にな
ると共にノイズに強くなり、信頼性を向上できる。ビッ
ト線プリチャージとしてVSS、VCCのいずれをも取り得る
のは、実施例１と同様である。タイミングチャートも前
述した第５図〜第７図に示した通りである。
誘電体キャパシタMC及びスイッチングトランジスタMFか
らなるメモリセルと強誘電体キャパシタMC′及びスイッ
チングトランジスタMF′からなるメモリセルとを１ビッ
トとし、いずれか一方のセルをダミーセルとした強誘電
体メモリである。この強誘電体メモリにおいては、一方
のメモリセルの強誘電体キャパシタの強誘電体と他方の
メモリセルの強誘電体キャパシタの強誘電体の分極を逆
にし、その分極の組み合わせにより１ビットの情報を記
憶する。かかる構成によれば、センスアンプ５はプリチ
ャージ後、ワードラインWL1をVSSからVCCにした時にど
ちらの強誘電体コンデンサに繋がるビット線対（例えば
BL1、▲▼）の電位が高いかを判定することによ
りデータが得られるため、前述した実施例１のようにメ
モリセルとは別個にダミーセルを設けることが不要にな
ると共にノイズに強くなり、信頼性を向上できる。ビッ
ト線プリチャージとしてVSS、VCCのいずれをも取り得る
のは、実施例１と同様である。タイミングチャートも前
述した第５図〜第７図に示した通りである。
実施例３ 第３図は、本実施例３の強誘電体メモリの回路図であ
り、前述した実施例１の回路に強誘電体メモリセルにお
ける強誘電体キャパシタの第２電極の電位を切り替える
手段７を付加した構造になっている。前記電位切り替え
手段７は、プレート線PLの他端に分岐して設けられた第
１電源1/2VCC、第２電源VPLと、前記第１、第２の電源1
/2VCC、VPLのいずれかを選択するための第１、第２のス
イッチングトランジスタFR1、FR2とから構成されてい
る。前記第１、第２のスイッチングトランジスタFR1、F
R2をそれぞれオン、オフすることによりプレートライン
PLの電位は第１電源1/2VCCとなり、前述した実施例１よ
うに強誘電体不揮発メモリとして動作させることが可能
となる。前記第１、第２のスイッチングトランジスタFR
1、FR2をそれぞれオフ、オンすることによりプレートラ
インPLの電位はVPLとなる。このVPL電位は、VCCでもVSS
でも構わない。こうすることにより電源印加中は、従来
のキャパシタによるダイナミックランダムアクセスメモ
リ（DRAM）と同様に電荷の有無による１ビットの記憶を
行うことができる。この場合、強誘電体メモリのダミー
セルとは別に一方のビット線BL1と他方のDRAMモード用
ダミーワード線dDWL′の交差部にDRAMモード用ダミーセ
ル、他方のビット線▲▼と一方のDRAMモード用ダ
ミーワード線dDWLの交差部にDRAMモード用ダミーセルを
それぞれ接続した。前記一方のDRAMモード用ダミーセル
は強誘電体キャパシタの半分の容量を持つ常誘電体キャ
パシタdDC及びスイッチングトランジスタdDFとから構成
されている。前記キャパシタdDCの第１電極は、前記ス
イッチングトランジスタdDFを介して一方のビット線BL1
に接続されている。前記キャパシタdDCの第２電極は、
前記プレート線PLに接続されている。前記スイッチング
トランジスタdDFのゲートは、他方のDRAMモード用ダミ
ーワード線dDWL′に接続されている。また、他方のDRAM
モード用ダミーセルは常誘電体キャパシタdDC′及びス
イッチングトランジスタdDF′とから構成されている。
前記キャパシタdDC′の第１電極は、前記スイッチング
トランジスタdDF′を介して他方のビット線▲▼
に接続されている。前記キャパシタdDC′の第２電極は
前記プレート線PLに接続されている。前記スイッチング
トランジスタdDF′のゲートは、一方のDRAMモード用ダ
ミーワード線dDWLに接続されている。なお、前記DRAMモ
ード用ダミーワード線dDWL、dDWL′はダミーワード線デ
コーダ／ドライバ２に接続されている。
り、前述した実施例１の回路に強誘電体メモリセルにお
ける強誘電体キャパシタの第２電極の電位を切り替える
手段７を付加した構造になっている。前記電位切り替え
手段７は、プレート線PLの他端に分岐して設けられた第
１電源1/2VCC、第２電源VPLと、前記第１、第２の電源1
/2VCC、VPLのいずれかを選択するための第１、第２のス
イッチングトランジスタFR1、FR2とから構成されてい
る。前記第１、第２のスイッチングトランジスタFR1、F
R2をそれぞれオン、オフすることによりプレートライン
PLの電位は第１電源1/2VCCとなり、前述した実施例１よ
うに強誘電体不揮発メモリとして動作させることが可能
となる。前記第１、第２のスイッチングトランジスタFR
1、FR2をそれぞれオフ、オンすることによりプレートラ
インPLの電位はVPLとなる。このVPL電位は、VCCでもVSS
でも構わない。こうすることにより電源印加中は、従来
のキャパシタによるダイナミックランダムアクセスメモ
リ（DRAM）と同様に電荷の有無による１ビットの記憶を
行うことができる。この場合、強誘電体メモリのダミー
セルとは別に一方のビット線BL1と他方のDRAMモード用
ダミーワード線dDWL′の交差部にDRAMモード用ダミーセ
ル、他方のビット線▲▼と一方のDRAMモード用ダ
ミーワード線dDWLの交差部にDRAMモード用ダミーセルを
それぞれ接続した。前記一方のDRAMモード用ダミーセル
は強誘電体キャパシタの半分の容量を持つ常誘電体キャ
パシタdDC及びスイッチングトランジスタdDFとから構成
されている。前記キャパシタdDCの第１電極は、前記ス
イッチングトランジスタdDFを介して一方のビット線BL1
に接続されている。前記キャパシタdDCの第２電極は、
前記プレート線PLに接続されている。前記スイッチング
トランジスタdDFのゲートは、他方のDRAMモード用ダミ
ーワード線dDWL′に接続されている。また、他方のDRAM
モード用ダミーセルは常誘電体キャパシタdDC′及びス
イッチングトランジスタdDF′とから構成されている。
前記キャパシタdDC′の第１電極は、前記スイッチング
トランジスタdDF′を介して他方のビット線▲▼
に接続されている。前記キャパシタdDC′の第２電極は
前記プレート線PLに接続されている。前記スイッチング
トランジスタdDF′のゲートは、一方のDRAMモード用ダ
ミーワード線dDWLに接続されている。なお、前記DRAMモ
ード用ダミーワード線dDWL、dDWL′はダミーワード線デ
コーダ／ドライバ２に接続されている。
次に、強誘電体不揮発メモリとして動作させる状態を
不揮発記憶モード、従来のキャパシタによるダイナミッ
クランダムアクセスメモリ（DRAM）と同様に電荷の有無
による１ビットの記憶を行う状態をDRAMモードと呼び、
前記不揮発記憶モードからDRAMモードへの切り替え、DR
AMモードでの動作、DRAMモードから不揮発記憶モードへ
の切り替え、にそれぞれ分けて説明する。外部出力信号
としてDRAMモード動作信号▲▼、外部入力信号とし
て切り替え信号▲▼を与えるものとする。
不揮発記憶モード、従来のキャパシタによるダイナミッ
クランダムアクセスメモリ（DRAM）と同様に電荷の有無
による１ビットの記憶を行う状態をDRAMモードと呼び、
前記不揮発記憶モードからDRAMモードへの切り替え、DR
AMモードでの動作、DRAMモードから不揮発記憶モードへ
の切り替え、にそれぞれ分けて説明する。外部出力信号
としてDRAMモード動作信号▲▼、外部入力信号とし
て切り替え信号▲▼を与えるものとする。
［不揮発記憶モードからDRAMモードへの切り替え］ 強誘電体メモリを不揮発記憶モードで使用する時に第
１クロック信号φ１で動作される第１イコライズ回路３
のプリチャージ電位VPCがVCC又はVSSのどちらも取り得
ることは前記実施例１に述べた通りである。更に、DRAM
モードで使用する時にプレートラインPLの電位VPLとし
てVCC、VSSのどちらも取り得ることから以下に説明する
４通りの組み合わせが可能である。
１クロック信号φ１で動作される第１イコライズ回路３
のプリチャージ電位VPCがVCC又はVSSのどちらも取り得
ることは前記実施例１に述べた通りである。更に、DRAM
モードで使用する時にプレートラインPLの電位VPLとし
てVCC、VSSのどちらも取り得ることから以下に説明する
４通りの組み合わせが可能である。
VPC、VPLの両方がVCCのモード切り替え プリチャージ電位VPC、プレートライン電位VPLとして
どちらもVCCとした時の動作を第８図のタイミングチャ
ートを参照して説明する。
どちらもVCCとした時の動作を第８図のタイミングチャ
ートを参照して説明する。
DRAMモード動作信号▲▼は、不揮発記憶モードで
はＨレベルに保たれている。チップイネーブル▲▼
をＬレベルに下げる前に、切り替え信号▲▼をＬ
レベルにしておくことにより、不揮発記憶モードからDR
AMモードへの切り替えサイクルが開始される。
はＨレベルに保たれている。チップイネーブル▲▼
をＬレベルに下げる前に、切り替え信号▲▼をＬ
レベルにしておくことにより、不揮発記憶モードからDR
AMモードへの切り替えサイクルが開始される。
切り替えの手順としては、DRAMのリフレッシュと同様
にローアドレスを順にスキャンしていき、ワード線に繋
がっている強誘電体メモリセルの分極による情報を電荷
の有無による情報に順次切り替えていく。この操作を全
てのワード線について行えば、切り替えが完了したこと
になる。ローアドレスをカウントアップする方法として
は専用にカウンタを用意することもできるが、本実施例
３ではリフレッシュカウンタを１スキャンさせて用い
た。
にローアドレスを順にスキャンしていき、ワード線に繋
がっている強誘電体メモリセルの分極による情報を電荷
の有無による情報に順次切り替えていく。この操作を全
てのワード線について行えば、切り替えが完了したこと
になる。ローアドレスをカウントアップする方法として
は専用にカウンタを用意することもできるが、本実施例
３ではリフレッシュカウンタを１スキャンさせて用い
た。
チップが選択されていない時には、ビット線対BL1、
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。第２クロック信号
φ２をVSSにすることにより、ビット線対BL1、▲
▼のプリチャージ、イコライズを解除すると同時に第１
クロック信号φ１をVSSからVCCに引き上げる。第１クロ
ック信号φ１をVSSに引き下げることにより、ビット線
対BL1、▲▼はVCCフローティング状態になる。こ
こで、アドレス信号の指定によってローデコーダ／ワー
ド線ドライバ１を動作させ、最初のワード線WL1をVSSか
らVCCに引き上げる。これと同時に強誘電体メモリセル
が繋がる一方のビット線BL1の相補（他方）のビット線
▲▼に常誘電体キャパシタDC′及びスイッチング
トランジスタDF′からなるダミーセルが繋がるようにダ
ミーワード線デコーダ／ドライバ２が働く。つまり、ダ
ミーワード線DWLが選択され、VSSからVCCに引き上げら
れることにより、前記ダミーセルが前記他方のビット線
▲▼に繋がる。実施例１と同様に強誘電体メモリ
セルの分極による情報を読み出し、センスアンプ５によ
りビット線対BL1、▲▼の電位が決定される。こ
の状態のまま電位切り替え手段７の第１スイッチングト
ランジスタFR1をVCCからVSS（オフ）、第２のスイッチ
ングトランジスタFR2をVSSからVCC（オン）に変化させ
てプレートラインPLの電位を1/2VCCからVCCにする。す
ると不揮発記憶モードで“1"が記憶されていた場合は、
一方のビットBL1がVCCになっているため、ビット線BL1
とプレートラインPLが同電位になり電荷はキャンセルさ
れる。逆に、不揮発記憶モードで“0"が記憶されていた
場合は一方のビット線BL1がVSSになっているため、プレ
ートラインPLの電位VCCとの間で電荷が蓄えられる。こ
のようにして強誘電体の分極方向による情報を電荷の有
無に対応させることができる。実際には、電荷の有無の
他に分極方向も反対のままであるが、プリチャージ電位
VPCとプレートライン電位VPLが同電位のため、DRAMモー
ドで同じデータを読み出している場合の再書き込み又は
リフレッシュ時には分極の反転は起こらないので動作上
は全く支障がない。更に、DRAMモードでデータを書き替
えた場合には分極が反転することがあるが、書き込み時
であるためやはり支障はない。ワード線WL1をVCCからV
SSに引き下げてメモリセルをビット線BL1から切り離
す。センスアンプ信号φACT、φACTを操作してセンスア
ンプ５の動作を停止し、第１クロック信号φ１をVSSか
らVCCに引き上げた後、引き下げてVCCフローティング状
態にする。この間に、第１スイッチングトランジスタFR
1をVSSからVCC（オン）、第２スイッチングトランジス
タFR2をVCCからVSS（オフ）に変化させてプレートライ
ンPLの電位をVCCから1/2VCCにしておく。そして、アド
レス信号の指定によってローデコーダ／ワード線ドライ
バ１を動作し、次のワード線WL2をVSSからVCCに引き上
げ、上記操作を繰り返す。全てのワード線について上記
操作が済んだ後、第２クロック信号φ２をVCCにし、第
２イコライズ回路４によりビット線対BL1、▲▼
を1/2VCCにプリチャージ、イコライズする。また、同時
に電位切り替え手段７の第１スイッチングトランジスタ
FR1をVSS（オフ）、第２スイッチングトランジスタFR2
をVCC（オン）に変化させてプレートラインPLの電位をV
CCにしておく。これらのすべてが完了するとDRAMモード
動作信号▲▼をＨレベルからＬレベルに引き下げ
る。これによりメモリがDRAMモードに移行したことが示
される。外部では、前記信号が出されると同時にリフレ
ッシュ回路を動作させる必要がある。また、内部的には
ダミーセルがDRAMモード用のものに切り替えられる。
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。第２クロック信号
φ２をVSSにすることにより、ビット線対BL1、▲
▼のプリチャージ、イコライズを解除すると同時に第１
クロック信号φ１をVSSからVCCに引き上げる。第１クロ
ック信号φ１をVSSに引き下げることにより、ビット線
対BL1、▲▼はVCCフローティング状態になる。こ
こで、アドレス信号の指定によってローデコーダ／ワー
ド線ドライバ１を動作させ、最初のワード線WL1をVSSか
らVCCに引き上げる。これと同時に強誘電体メモリセル
が繋がる一方のビット線BL1の相補（他方）のビット線
▲▼に常誘電体キャパシタDC′及びスイッチング
トランジスタDF′からなるダミーセルが繋がるようにダ
ミーワード線デコーダ／ドライバ２が働く。つまり、ダ
ミーワード線DWLが選択され、VSSからVCCに引き上げら
れることにより、前記ダミーセルが前記他方のビット線
▲▼に繋がる。実施例１と同様に強誘電体メモリ
セルの分極による情報を読み出し、センスアンプ５によ
りビット線対BL1、▲▼の電位が決定される。こ
の状態のまま電位切り替え手段７の第１スイッチングト
ランジスタFR1をVCCからVSS（オフ）、第２のスイッチ
ングトランジスタFR2をVSSからVCC（オン）に変化させ
てプレートラインPLの電位を1/2VCCからVCCにする。す
ると不揮発記憶モードで“1"が記憶されていた場合は、
一方のビットBL1がVCCになっているため、ビット線BL1
とプレートラインPLが同電位になり電荷はキャンセルさ
れる。逆に、不揮発記憶モードで“0"が記憶されていた
場合は一方のビット線BL1がVSSになっているため、プレ
ートラインPLの電位VCCとの間で電荷が蓄えられる。こ
のようにして強誘電体の分極方向による情報を電荷の有
無に対応させることができる。実際には、電荷の有無の
他に分極方向も反対のままであるが、プリチャージ電位
VPCとプレートライン電位VPLが同電位のため、DRAMモー
ドで同じデータを読み出している場合の再書き込み又は
リフレッシュ時には分極の反転は起こらないので動作上
は全く支障がない。更に、DRAMモードでデータを書き替
えた場合には分極が反転することがあるが、書き込み時
であるためやはり支障はない。ワード線WL1をVCCからV
SSに引き下げてメモリセルをビット線BL1から切り離
す。センスアンプ信号φACT、φACTを操作してセンスア
ンプ５の動作を停止し、第１クロック信号φ１をVSSか
らVCCに引き上げた後、引き下げてVCCフローティング状
態にする。この間に、第１スイッチングトランジスタFR
1をVSSからVCC（オン）、第２スイッチングトランジス
タFR2をVCCからVSS（オフ）に変化させてプレートライ
ンPLの電位をVCCから1/2VCCにしておく。そして、アド
レス信号の指定によってローデコーダ／ワード線ドライ
バ１を動作し、次のワード線WL2をVSSからVCCに引き上
げ、上記操作を繰り返す。全てのワード線について上記
操作が済んだ後、第２クロック信号φ２をVCCにし、第
２イコライズ回路４によりビット線対BL1、▲▼
を1/2VCCにプリチャージ、イコライズする。また、同時
に電位切り替え手段７の第１スイッチングトランジスタ
FR1をVSS（オフ）、第２スイッチングトランジスタFR2
をVCC（オン）に変化させてプレートラインPLの電位をV
CCにしておく。これらのすべてが完了するとDRAMモード
動作信号▲▼をＨレベルからＬレベルに引き下げ
る。これによりメモリがDRAMモードに移行したことが示
される。外部では、前記信号が出されると同時にリフレ
ッシュ回路を動作させる必要がある。また、内部的には
ダミーセルがDRAMモード用のものに切り替えられる。
切り替え信号▲▼をＨレベルにし、チップイネ
ーブル▲▼をＨレベルにすることにより不揮発記憶
モードからDRAMモードへの切り替えサイクルが終了す
る。
ーブル▲▼をＨレベルにすることにより不揮発記憶
モードからDRAMモードへの切り替えサイクルが終了す
る。
VPCがVSS、VPLがVCCのモード切り替え プリチャージ電位VPCをVSS、プレートライン電位VPL
をVCCとして選んだ場合の動作を第９図のタイミングチ
ャートを参照して説明する。
をVCCとして選んだ場合の動作を第９図のタイミングチ
ャートを参照して説明する。
不揮発記憶モードの情報の読み出しをVSSフローティ
ングで行った後、センスアンプ５によりビット線対B
L1、▲▼の電位が決定される。この状態のまま電
位切り替え手段７の第１スイッチングトランジスタFR1
をVCCからVSS（オフ）、第２スイッチングトランジスタ
FR2をVSSからVCC（オン）に変化させてプレートラインP
Lの電位を1/2VCCからVCCにする。以後の動作は前述した
モード切り替え操作と同様である。このようにして強誘
電体の分極方向による情報を電荷の有無に対応させるこ
とができる。電荷の有無の他に分極方向も反対のままで
あるのも同様であるが、プリチャージ電位VPCがVSS、プ
レートライン電位VPLがVCCであるため、分極によるデー
タが“1"、つまりビット線電位がVCCであったものを読
み出す場合やリフレッシュ時において分極が反転するこ
とになる。しかし、電荷の有無によって生じる電位差を
拡げる方向に働くのでやはり支障はない。書き込み時に
反転しても支障はない。
ングで行った後、センスアンプ５によりビット線対B
L1、▲▼の電位が決定される。この状態のまま電
位切り替え手段７の第１スイッチングトランジスタFR1
をVCCからVSS（オフ）、第２スイッチングトランジスタ
FR2をVSSからVCC（オン）に変化させてプレートラインP
Lの電位を1/2VCCからVCCにする。以後の動作は前述した
モード切り替え操作と同様である。このようにして強誘
電体の分極方向による情報を電荷の有無に対応させるこ
とができる。電荷の有無の他に分極方向も反対のままで
あるのも同様であるが、プリチャージ電位VPCがVSS、プ
レートライン電位VPLがVCCであるため、分極によるデー
タが“1"、つまりビット線電位がVCCであったものを読
み出す場合やリフレッシュ時において分極が反転するこ
とになる。しかし、電荷の有無によって生じる電位差を
拡げる方向に働くのでやはり支障はない。書き込み時に
反転しても支障はない。
VPCがVCC、VPLがVSSのモード切り替え プリチャージ電位VPCをVCC、プレートライン電位VPL
をVSSとして選んだ場合の動作を第10図のタイミングチ
ャートを参照して説明する。
をVSSとして選んだ場合の動作を第10図のタイミングチ
ャートを参照して説明する。
不揮発記憶モードの情報の読み出しをVCCフローティ
ングで行った後、センスアンプ５によりビット線対B
L1、▲▼の電位が決定される。この状態のまま電
位切り替え手段７の第１スイッチングトランジスタFR1
をVCCからVSS（オフ）、第２スイッチングトランジスタ
FR2をVSSからVCC（オン）に変化させてプレートラインP
Lの電位を1/2VCCからVSSにする。すると不揮発記憶モー
ドで“1"が記憶されていた場合はビット線がVCCになっ
ているため、プレートラインPLの電位VSSとの間で電荷
が蓄えられる。逆に、不揮発記憶モードで“0"が記憶さ
れていた場合はビット線VSSになっているため、ビット
線とプレートラインが同電位になり電荷はキャンセルさ
れる。このようにして強誘電体の分極方向による情報を
電荷の有無に対応させることができる。電荷の有無の他
に分極方向も反対のままであるのも同様であるが、プリ
チャージ電位VPCがVCC、プレートライン電位VPLがVSSで
あるため、分極によるデータが“0"、つまりビット線電
位がVSSであったものを読み出す場合やリフレッシュ時
において分極が反転することになる。しかし、電荷の有
無によって生じる電位差を拡げる方向に働くのでやはり
支障はない。書き込み時に反転しても、同様に支障はな
い。
ングで行った後、センスアンプ５によりビット線対B
L1、▲▼の電位が決定される。この状態のまま電
位切り替え手段７の第１スイッチングトランジスタFR1
をVCCからVSS（オフ）、第２スイッチングトランジスタ
FR2をVSSからVCC（オン）に変化させてプレートラインP
Lの電位を1/2VCCからVSSにする。すると不揮発記憶モー
ドで“1"が記憶されていた場合はビット線がVCCになっ
ているため、プレートラインPLの電位VSSとの間で電荷
が蓄えられる。逆に、不揮発記憶モードで“0"が記憶さ
れていた場合はビット線VSSになっているため、ビット
線とプレートラインが同電位になり電荷はキャンセルさ
れる。このようにして強誘電体の分極方向による情報を
電荷の有無に対応させることができる。電荷の有無の他
に分極方向も反対のままであるのも同様であるが、プリ
チャージ電位VPCがVCC、プレートライン電位VPLがVSSで
あるため、分極によるデータが“0"、つまりビット線電
位がVSSであったものを読み出す場合やリフレッシュ時
において分極が反転することになる。しかし、電荷の有
無によって生じる電位差を拡げる方向に働くのでやはり
支障はない。書き込み時に反転しても、同様に支障はな
い。
VPCがVSS、VPLがVSSのモード切り替え プリチャージ電位VPCをVSS、プレートライン電位VPL
をVSSとして選んだ場合の動作を第11図のタイミングチ
ャートを参照して説明する。
をVSSとして選んだ場合の動作を第11図のタイミングチ
ャートを参照して説明する。
不揮発記憶モードの情報の読み出しをVSSフローティ
ングで行った後、センスアンプ５によりビット線対B
L1、▲▼の電位が決定される。電位切り替え手段
７の第１スイッチングトランジスタFR1をVCCからV
SS（オフ）、第２スイッチングトランジスタFR2をVSSか
らVCC（オン）に変化させてプレートラインPLの電位を1
/2VCCからVSSにする。すると不揮発記憶モードで“1"が
記憶されていた場合はビット線がVCCになっているた
め、プレートラインPLの電位VSSとの間で電荷が蓄えら
れる。逆に不揮発記憶モードで“0"が記憶されていた場
合はビット線がVSSになっているため、ビット線とプレ
ートラインが同電位になり電荷はキャンセルされる。こ
のようにして強誘電体の分極方向による情報を電荷の有
無に対応させることができた。この場合も電荷の有無の
他に分極方向も反対のままであるが、プリチャージ電位
VPCとプレートライン電位VPLが同電位のため、同じデー
タを読み出している場合の再書き込み又はリフレッシュ
時において分極の反転は起こらないので動作上は全く支
障がない。更に、DRAMモードでデータを書き替えた場合
には分極が反転することがあるが、書き込み時であるた
め同様に全く支障はない。
ングで行った後、センスアンプ５によりビット線対B
L1、▲▼の電位が決定される。電位切り替え手段
７の第１スイッチングトランジスタFR1をVCCからV
SS（オフ）、第２スイッチングトランジスタFR2をVSSか
らVCC（オン）に変化させてプレートラインPLの電位を1
/2VCCからVSSにする。すると不揮発記憶モードで“1"が
記憶されていた場合はビット線がVCCになっているた
め、プレートラインPLの電位VSSとの間で電荷が蓄えら
れる。逆に不揮発記憶モードで“0"が記憶されていた場
合はビット線がVSSになっているため、ビット線とプレ
ートラインが同電位になり電荷はキャンセルされる。こ
のようにして強誘電体の分極方向による情報を電荷の有
無に対応させることができた。この場合も電荷の有無の
他に分極方向も反対のままであるが、プリチャージ電位
VPCとプレートライン電位VPLが同電位のため、同じデー
タを読み出している場合の再書き込み又はリフレッシュ
時において分極の反転は起こらないので動作上は全く支
障がない。更に、DRAMモードでデータを書き替えた場合
には分極が反転することがあるが、書き込み時であるた
め同様に全く支障はない。
［DRAMモードでの動作］ 本実施例３の強誘電体メモリでのDRAMモードにおける
書き込み動作およびタイミングを第12図を参照して説明
する。
書き込み動作およびタイミングを第12図を参照して説明
する。
プレートライン電位VPLは、VCCでもVSSでもよいが、
ここではVCCとしている。従来のDRAMと同様に、チップ
イネーブル▲▼がＬレベルに下げられる前に書き込
み信号▲▼をＬレベルにしておくことにより、書き
込みサイクルが開始される。チップイネーブル▲▼
がＬレベルに下げられる以前に、メモリアドレス及び入
出力部からの書き込みデータDINは確定しているものと
する。チップが選択されていない時には、ビット線対BL
1、▲▼は第２イコライズ回路４によって1/2VCC
にプリチャージ、イコライズされている。
ここではVCCとしている。従来のDRAMと同様に、チップ
イネーブル▲▼がＬレベルに下げられる前に書き込
み信号▲▼をＬレベルにしておくことにより、書き
込みサイクルが開始される。チップイネーブル▲▼
がＬレベルに下げられる以前に、メモリアドレス及び入
出力部からの書き込みデータDINは確定しているものと
する。チップが選択されていない時には、ビット線対BL
1、▲▼は第２イコライズ回路４によって1/2VCC
にプリチャージ、イコライズされている。
第２クロック信号φ２をVSSにし、ビット線対BL1、▲
▼のプリチャージ、イコライズを解除する。メモ
リセルと外部とを接続するデータ入出力線I/O、▲
▼は書き込みデータDINに従い信号がVSS又はVCCに確
定している。その後、アドレス信号の指定によりローデ
コーダ／ワード線ドライバ１を動作してワード線WL1をV
SSからVCCに引上げる。この状態でメモリセルは、ビッ
ト線BL1に接続される。一方、アドレス信号の指定によ
りカラムデコーダ／カラムセレクト線ドライバ６を動作
し、選択されたカラムセレクト線CSL1をVSSからVCCに引
き上げると、カラム選択用スイッチングトランジスタCF
1a、CF1bがオンしてデータ入出力線I/O、▲▼と
ビット線対BL1、▲▼がそれぞれ接続され、デー
タ入出力線I/O、▲▼の電位（VSS又はVCC）とビ
ット線対BL1、▲▼の電位が等しくなる。こうす
ることによりビット線BL1がVCCであった場合には電位が
VCCのプレートラインPLの間に電位差を生じず、電荷が
キャンセルされる。ビット線BL1がVSSであった場合には
プレートラインPLの間で電位差が生じ、メモリセルに電
荷が蓄えられる。書き込みがなされた後、ワード線WL1
をVCCからVSSに引き下げてメモリセルをビット線BL1か
ら切り離す。カラムセレクト線CSL1をVCCからVSSにする
ことにより、ビット線対BL1、▲▼はデータ入出
力線I/O、▲▼から切り離される。と同時に第２
クロック信号φ２をVSSからVCCにし、第２イコライズ回
路４によりビット線対BL1、▲▼を1/2VCCにイコ
ライズする。チップイネーブル▲▼がＨレベルに引
き上げられ、書き込み信号▲▼をＨレベルにするこ
とで書き込みサイクルを終了する。この一連の動作で、
アドレスで指定された強誘電体メモリセルにデータが書
き込まれ、保持される。また、DRAMモードではリフレッ
シュ動作が従来のDRAMと同様に必要である。
▼のプリチャージ、イコライズを解除する。メモ
リセルと外部とを接続するデータ入出力線I/O、▲
▼は書き込みデータDINに従い信号がVSS又はVCCに確
定している。その後、アドレス信号の指定によりローデ
コーダ／ワード線ドライバ１を動作してワード線WL1をV
SSからVCCに引上げる。この状態でメモリセルは、ビッ
ト線BL1に接続される。一方、アドレス信号の指定によ
りカラムデコーダ／カラムセレクト線ドライバ６を動作
し、選択されたカラムセレクト線CSL1をVSSからVCCに引
き上げると、カラム選択用スイッチングトランジスタCF
1a、CF1bがオンしてデータ入出力線I/O、▲▼と
ビット線対BL1、▲▼がそれぞれ接続され、デー
タ入出力線I/O、▲▼の電位（VSS又はVCC）とビ
ット線対BL1、▲▼の電位が等しくなる。こうす
ることによりビット線BL1がVCCであった場合には電位が
VCCのプレートラインPLの間に電位差を生じず、電荷が
キャンセルされる。ビット線BL1がVSSであった場合には
プレートラインPLの間で電位差が生じ、メモリセルに電
荷が蓄えられる。書き込みがなされた後、ワード線WL1
をVCCからVSSに引き下げてメモリセルをビット線BL1か
ら切り離す。カラムセレクト線CSL1をVCCからVSSにする
ことにより、ビット線対BL1、▲▼はデータ入出
力線I/O、▲▼から切り離される。と同時に第２
クロック信号φ２をVSSからVCCにし、第２イコライズ回
路４によりビット線対BL1、▲▼を1/2VCCにイコ
ライズする。チップイネーブル▲▼がＨレベルに引
き上げられ、書き込み信号▲▼をＨレベルにするこ
とで書き込みサイクルを終了する。この一連の動作で、
アドレスで指定された強誘電体メモリセルにデータが書
き込まれ、保持される。また、DRAMモードではリフレッ
シュ動作が従来のDRAMと同様に必要である。
なお、前述した書き込み動作においてプレートライン
電位VPLをVSSとした場合の動作を第13図のタイミングチ
ャートを参照して説明する。この動作では、ビット線が
VCCであった場合にプレートラインPLの間に電位差が生
じメモリセルに電荷が蓄えられ、ビット線がVSSであっ
た場合にはプレートラインPLの間で電位差を生じず、電
荷がキャンセルされる点が異なるだけで他の動作は前述
したのと全く同じである。
電位VPLをVSSとした場合の動作を第13図のタイミングチ
ャートを参照して説明する。この動作では、ビット線が
VCCであった場合にプレートラインPLの間に電位差が生
じメモリセルに電荷が蓄えられ、ビット線がVSSであっ
た場合にはプレートラインPLの間で電位差を生じず、電
荷がキャンセルされる点が異なるだけで他の動作は前述
したのと全く同じである。
次に、前記書き込みモードにより書き込まれているデ
ータの読み出し動作及びタイミングを説明する。書き込
まれているデータを読み出す前のビット線プリチャージ
としては、第１イコライズ回路３のプリチャージ電位V
PCを用いる場合と、第２イコライズ回路４の電位1/2VCC
を用いる場合が考えられ、更にプリチャージ電位VPCをV
CCにする方法とVSSにする方法がある。また、それぞれ
についてプレートライン電位VPLをVCCにする場合とVSS
にする場合があるので、組み合わせは以下に説明する計
６通りある。
ータの読み出し動作及びタイミングを説明する。書き込
まれているデータを読み出す前のビット線プリチャージ
としては、第１イコライズ回路３のプリチャージ電位V
PCを用いる場合と、第２イコライズ回路４の電位1/2VCC
を用いる場合が考えられ、更にプリチャージ電位VPCをV
CCにする方法とVSSにする方法がある。また、それぞれ
についてプレートライン電位VPLをVCCにする場合とVSS
にする場合があるので、組み合わせは以下に説明する計
６通りある。
VPCがVCC、VPLがVCCの読み出しモード ビット線のプリチャージには、第１イコライズ回路３
の電位VPCをVCCとして用い、プレートラインPLの電位V
PLをVCCにする場合の読み出し動作を第14図のタイミン
グチャートを参照して説明する。
の電位VPCをVCCとして用い、プレートラインPLの電位V
PLをVCCにする場合の読み出し動作を第14図のタイミン
グチャートを参照して説明する。
チップイネーブル▲▼がＬレベルに下げられる時
に書き込み信号▲▼がＨレベルになっていることに
より読み出しサイクルが開始される。チップイネーブル
▲▼がＬレベルに下げられる以前に、メモリアドレ
スは確定しているものとする。チップが選択されていな
い時にはビット線対BL1、▲▼は第２イコライズ
回路４によって1/2VCCにプリチャージ、イコライズされ
ている。
に書き込み信号▲▼がＨレベルになっていることに
より読み出しサイクルが開始される。チップイネーブル
▲▼がＬレベルに下げられる以前に、メモリアドレ
スは確定しているものとする。チップが選択されていな
い時にはビット線対BL1、▲▼は第２イコライズ
回路４によって1/2VCCにプリチャージ、イコライズされ
ている。
第２クロック信号φ２をVSSにして、ビット線対BL1、
▲▼のプリチャージ、イコライズを解除すると同
時に第１クロック信号φ１をVCCに引き上げ、第１イコ
ライズ回路３によりビット線対BL1、▲▼をVCCに
プリチャージ、イコライズする。ここで、第１クロック
信号φ１をVCCからVSSに引き下げると、ビット線対B
L1、▲▼はVCCレベルに保たれたままフローティ
ング状態になる。この状態でアドレス信号の指定によっ
てローデコーダ／ワード線ドライバ１を動作させ、ワー
ド線WL1をVSSからVCCに引き上げる。これと同時に強誘
電体メモリセルが繋がる一方のビット線BL1の相補（他
方）のビット線▲▼に常誘電体キャパシタdDC′
及びスイッチングトランジスタdDF′からなるDRAMモー
ド用ダミーセルが繋がるようにダミーワード線デコーダ
／ドライバ２が働く。つまり、一方のDRAMモード用ダミ
ーワード線dDWLが選択され、VSSからVCCに引き上げられ
ることにより前記DRAMモード用ダミーセルが他方のビッ
ト線▲▼に繋がる。すると選択された強誘電体メ
モリセルにはビット線BL1の電位VCC、プレートラインPL
の電位VCCが加えられることになる。この時、メモリセ
ルに電荷が蓄えられている場合はビット線の電位低下が
大きく、電荷が蓄えられていない場合は電位低下が小さ
くなる。DRAMモード用ダミーセルは、強誘電体キャパシ
タの半分の容量を持つ常誘電体キャパシタを用いること
により、従来のDRAMと同様にデータの差がビット線対BL
1、▲▼の電位差となって現われる。この状態で
センスアンプ信号φACT、▲▼をそれぞれ操作
してセンスアンプ５を動作させることにより、電位低下
の小さいビット線の電位はVCCに引き上げられ、電位低
下の大きいビット線の電位はVSSに引き下げられる。従
来のDRAMと同様に破壊読み出しのため、読み出しの際に
は電荷はすべて失われてしまうが、センスアンプ５によ
る電位決定により再書き込みが行われる。ビット線B
L1、▲▼の電位が確定した後、アドレス信号の指
定によりカラムデコーダ／カラムセレクト線ドライバ６
を動作し、選択されたカラムセレクト線CSL1をVSSからV
CCに引き上げる。すると、ビット線BL1、▲▼と
データ入出力線I/O、▲▼がそれぞれ接続され、I
/Oバッファを通して出力データがDOUTに出力されるのは
実施例１と同じである。カラムセレクト線CSL1がVCCか
らVSSになり、データ入出力線I/O、▲▼はビット
線対BL1、▲▼から切り離される。ワード線WL1を
VCCからVSSに引き下げて、該ワード線WL1に繋がったメ
モリセルをビット線BL1から切り離す。センスアンプ信
号φACT、▲▼を操作してセンスアンプ５の動
作を停止し、第２クロック信号φ２をVSSからVCCにして
ビット線対BL1、▲▼を1/2VCCにイコライズす
る。チップイネーブル▲▼がＨレベルに引き上げら
れることで読み出しサイクルを終了する。
▲▼のプリチャージ、イコライズを解除すると同
時に第１クロック信号φ１をVCCに引き上げ、第１イコ
ライズ回路３によりビット線対BL1、▲▼をVCCに
プリチャージ、イコライズする。ここで、第１クロック
信号φ１をVCCからVSSに引き下げると、ビット線対B
L1、▲▼はVCCレベルに保たれたままフローティ
ング状態になる。この状態でアドレス信号の指定によっ
てローデコーダ／ワード線ドライバ１を動作させ、ワー
ド線WL1をVSSからVCCに引き上げる。これと同時に強誘
電体メモリセルが繋がる一方のビット線BL1の相補（他
方）のビット線▲▼に常誘電体キャパシタdDC′
及びスイッチングトランジスタdDF′からなるDRAMモー
ド用ダミーセルが繋がるようにダミーワード線デコーダ
／ドライバ２が働く。つまり、一方のDRAMモード用ダミ
ーワード線dDWLが選択され、VSSからVCCに引き上げられ
ることにより前記DRAMモード用ダミーセルが他方のビッ
ト線▲▼に繋がる。すると選択された強誘電体メ
モリセルにはビット線BL1の電位VCC、プレートラインPL
の電位VCCが加えられることになる。この時、メモリセ
ルに電荷が蓄えられている場合はビット線の電位低下が
大きく、電荷が蓄えられていない場合は電位低下が小さ
くなる。DRAMモード用ダミーセルは、強誘電体キャパシ
タの半分の容量を持つ常誘電体キャパシタを用いること
により、従来のDRAMと同様にデータの差がビット線対BL
1、▲▼の電位差となって現われる。この状態で
センスアンプ信号φACT、▲▼をそれぞれ操作
してセンスアンプ５を動作させることにより、電位低下
の小さいビット線の電位はVCCに引き上げられ、電位低
下の大きいビット線の電位はVSSに引き下げられる。従
来のDRAMと同様に破壊読み出しのため、読み出しの際に
は電荷はすべて失われてしまうが、センスアンプ５によ
る電位決定により再書き込みが行われる。ビット線B
L1、▲▼の電位が確定した後、アドレス信号の指
定によりカラムデコーダ／カラムセレクト線ドライバ６
を動作し、選択されたカラムセレクト線CSL1をVSSからV
CCに引き上げる。すると、ビット線BL1、▲▼と
データ入出力線I/O、▲▼がそれぞれ接続され、I
/Oバッファを通して出力データがDOUTに出力されるのは
実施例１と同じである。カラムセレクト線CSL1がVCCか
らVSSになり、データ入出力線I/O、▲▼はビット
線対BL1、▲▼から切り離される。ワード線WL1を
VCCからVSSに引き下げて、該ワード線WL1に繋がったメ
モリセルをビット線BL1から切り離す。センスアンプ信
号φACT、▲▼を操作してセンスアンプ５の動
作を停止し、第２クロック信号φ２をVSSからVCCにして
ビット線対BL1、▲▼を1/2VCCにイコライズす
る。チップイネーブル▲▼がＨレベルに引き上げら
れることで読み出しサイクルを終了する。
VPCがVSS、VPLがVCCの読み出しモード 書き込まれているデータを読み出す前、第１イコライ
ズ回路３によりビット線のプリチャージ電位VPCをVSSと
した場合の読み出し動作を第15図のタイミングチャート
を参照して説明する。
ズ回路３によりビット線のプリチャージ電位VPCをVSSと
した場合の読み出し動作を第15図のタイミングチャート
を参照して説明する。
第２クロック信号φ２をVSSにし、ビット線対BL1、▲
▼のプリチャージ、イコライズを解除すると同時
に第１クロック信号φ１をVSSからVCCに引き上げる。こ
れによりビット線対BL1、▲▼は、VSSにプリチャ
ージ、イコライズされる。ここで第１クロック信号φ１
をVCCからVSSに引き上げると、ビット線対BL1、▲
▼はVSSレベルに保たれたままフローティング状態に
なる。この状態でアドレス信号の指定によってローデコ
ーダ／ワード線ドライバ１を動作し、選択されたワード
線WL1をVSSからVCCに引き上げる。これと同時に強誘電
体メモリセルが繋がる一方のビット線BL1の相補（他
方）のビット線▲▼に常誘電体キャパシタdDC′
及びスイッチングトランジスタdDF′からなるDRAMモー
ド用ダミーセルが繋がるようにダミーワード線デコーダ
／ドライバ２が働く。すると選択された強誘電体メモリ
セルには、ビット線BL1の電位VSS、プレートラインPLの
電位VCCがかかり、電荷が蓄えられていた場合にはほと
んど電流が流れず、電荷が蓄えられていなかった場合に
は電流が流れ込むことになる。これに伴い、前者ではビ
ット線の電位上昇が小さく、後者ではビット線の電位上
昇が大きくなる。DRAMモード用ダミーセルとしては、プ
リチャージ電位VPCをVCCとした時と同じダミーセルを用
いればよい。この状態でセンスアンプ動作信号φACT、
▲▼をそれぞれ操作してセンスアンプ５を動作
させることにより、電位上昇の大きいビット線の電位は
VCCに引き上げられ、電位上昇の小さいビット線対の電
位はVSSに引き下げられる。その他の動作は上記と同様
である。
▼のプリチャージ、イコライズを解除すると同時
に第１クロック信号φ１をVSSからVCCに引き上げる。こ
れによりビット線対BL1、▲▼は、VSSにプリチャ
ージ、イコライズされる。ここで第１クロック信号φ１
をVCCからVSSに引き上げると、ビット線対BL1、▲
▼はVSSレベルに保たれたままフローティング状態に
なる。この状態でアドレス信号の指定によってローデコ
ーダ／ワード線ドライバ１を動作し、選択されたワード
線WL1をVSSからVCCに引き上げる。これと同時に強誘電
体メモリセルが繋がる一方のビット線BL1の相補（他
方）のビット線▲▼に常誘電体キャパシタdDC′
及びスイッチングトランジスタdDF′からなるDRAMモー
ド用ダミーセルが繋がるようにダミーワード線デコーダ
／ドライバ２が働く。すると選択された強誘電体メモリ
セルには、ビット線BL1の電位VSS、プレートラインPLの
電位VCCがかかり、電荷が蓄えられていた場合にはほと
んど電流が流れず、電荷が蓄えられていなかった場合に
は電流が流れ込むことになる。これに伴い、前者ではビ
ット線の電位上昇が小さく、後者ではビット線の電位上
昇が大きくなる。DRAMモード用ダミーセルとしては、プ
リチャージ電位VPCをVCCとした時と同じダミーセルを用
いればよい。この状態でセンスアンプ動作信号φACT、
▲▼をそれぞれ操作してセンスアンプ５を動作
させることにより、電位上昇の大きいビット線の電位は
VCCに引き上げられ、電位上昇の小さいビット線対の電
位はVSSに引き下げられる。その他の動作は上記と同様
である。
VPCがVCC、VPLがVSSの読み出しモード 第１イコライズ回路３によりビット線のプリチャージ
電位VPCをVCCとし、プレートライン電位VPLをVSSにした
場合の読み出し動作を第16図のびタイミングチャートを
参照して説明する。
電位VPCをVCCとし、プレートライン電位VPLをVSSにした
場合の読み出し動作を第16図のびタイミングチャートを
参照して説明する。
ビット線対BL1、▲▼をVCCフローティング状態
にした後、アドレス信号の指定によってローデコーダ／
ワード線ドライバ１を動作し、選択されたワード線WL1
をVSSからVCCに引き上げると、選択された強誘電体メモ
リセルにはビット線BL1の電位VCC、プレートラインPLの
電位VSSが加えられる。ここでメモリセルに電荷が蓄え
られている場合は、ビット線の電位低下が小さく、電荷
が蓄えられていない場合は電位低下が大きくなる。セン
スアンプ５により前者はVCCに引き上げられ、後者はVSS
に引き下げられる。その他の動作は同じである。
にした後、アドレス信号の指定によってローデコーダ／
ワード線ドライバ１を動作し、選択されたワード線WL1
をVSSからVCCに引き上げると、選択された強誘電体メモ
リセルにはビット線BL1の電位VCC、プレートラインPLの
電位VSSが加えられる。ここでメモリセルに電荷が蓄え
られている場合は、ビット線の電位低下が小さく、電荷
が蓄えられていない場合は電位低下が大きくなる。セン
スアンプ５により前者はVCCに引き上げられ、後者はVSS
に引き下げられる。その他の動作は同じである。
VPCがVSS、VPLがVSSの読み出しモード 第１イコライズ回路３によるビット線のプリチャージ
電位VPCをVSSとし、プレートライン電位VPLをVSSにした
場合の読み出し動作を第17図のタイミングチャートを参
照して説明する。
電位VPCをVSSとし、プレートライン電位VPLをVSSにした
場合の読み出し動作を第17図のタイミングチャートを参
照して説明する。
ビット線対BL1、▲▼をVSSフローティング状態
にした後、アドレス信号の指定によってローデコーダ／
ワード線ドライバ１を動作し、選択されたワード線WL1
をVSSからVCCに引き上げると、選択された強誘電体メモ
リセルにはビット線BL1の電位VSS、プレートラインPLの
電位VSSが加えられる。ここでメモリセルに電荷が蓄え
られている場合は、ビット線の電位上昇が大きく、電荷
が蓄えられていない場合は電位上昇が小さくなる。セン
スアンプ５により前者はVCCに引き上げられ、後者はVSS
に引き下げられる。その他の動作は同じである。
にした後、アドレス信号の指定によってローデコーダ／
ワード線ドライバ１を動作し、選択されたワード線WL1
をVSSからVCCに引き上げると、選択された強誘電体メモ
リセルにはビット線BL1の電位VSS、プレートラインPLの
電位VSSが加えられる。ここでメモリセルに電荷が蓄え
られている場合は、ビット線の電位上昇が大きく、電荷
が蓄えられていない場合は電位上昇が小さくなる。セン
スアンプ５により前者はVCCに引き上げられ、後者はVSS
に引き下げられる。その他の動作は同じである。
ビット線ブリチャージ電位が1/2VCC、VPLがVCCの読み
出しモード 第２イコライズ回路４によりビット線のプリチャージ
電位を1/2VCCとし、プレートライン電位VPLをVCCにした
場合の読み出し動作を第18図のタイミングチャートを参
照して説明する。
出しモード 第２イコライズ回路４によりビット線のプリチャージ
電位を1/2VCCとし、プレートライン電位VPLをVCCにした
場合の読み出し動作を第18図のタイミングチャートを参
照して説明する。
チップが選択されていない時には、ビット線対BL1、
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。この場合は、第１
イコライズ回路３を動作させず、第２クロック信号φ２
をVSSにしてビット線対BL1、▲▼のプリチャー
ジ、イコライズを解除すると、ビット線対BL1、▲
▼は1/2VCCレベルに保たれたままフローティング状態
になる。アドレス信号の指定によってローデコーダ／ワ
ード線ドライバ１を動作し、選択されるワード線WL1をV
SSからVCCに引き上げると、選択された強誘電体メモリ
セルにはビット線BL1の電位1/2VCC、プレートラインPL
の電位VCCが加えられる。ここでメモリセルに電荷が蓄
えられている場合はビット線電位が1/2VCCよりわずかに
低くなり、電荷が蓄えられていない場合は1/2VCCより高
くなる。センスアンプ５により前者はVSSに引き下げら
れ、後者はVCCに引き上げられる。その他の動作は同じ
である。
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。この場合は、第１
イコライズ回路３を動作させず、第２クロック信号φ２
をVSSにしてビット線対BL1、▲▼のプリチャー
ジ、イコライズを解除すると、ビット線対BL1、▲
▼は1/2VCCレベルに保たれたままフローティング状態
になる。アドレス信号の指定によってローデコーダ／ワ
ード線ドライバ１を動作し、選択されるワード線WL1をV
SSからVCCに引き上げると、選択された強誘電体メモリ
セルにはビット線BL1の電位1/2VCC、プレートラインPL
の電位VCCが加えられる。ここでメモリセルに電荷が蓄
えられている場合はビット線電位が1/2VCCよりわずかに
低くなり、電荷が蓄えられていない場合は1/2VCCより高
くなる。センスアンプ５により前者はVSSに引き下げら
れ、後者はVCCに引き上げられる。その他の動作は同じ
である。
ビット線プリチャージ電位が1/2VCC、VPLがVSSの読み
出しモード 第２イコライズ回路４によりビット線のプリチャージ
電位を1/2VCCとし、プレートライン電位VPLをVSSにした
場合の読み出し動作を第19図のタイミングチャートを参
照して説明する。
出しモード 第２イコライズ回路４によりビット線のプリチャージ
電位を1/2VCCとし、プレートライン電位VPLをVSSにした
場合の読み出し動作を第19図のタイミングチャートを参
照して説明する。
チップが選択されていない時には、ビット線対BL1、
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。この場合は、第１
イコライズ回路３を動作させず、第２クロック信号φ２
をVSSにしてビット線対BL1、▲▼のプリチャー
ジ、イコライズを解除すると、ビット線対BL1、▲
▼は1/2VCCレベルに保たれたままフローティング状態
になる。アドレス信号の指定によってローデコーダ／ワ
ード線ドライバ１の動作し、選択されるワード線WL1をV
SSからVCCに引き上げると、選択された強誘電体メモリ
セルにはビット線BL1の電位1/2VCC、プレートラインPL
の電位VSSが加わる。ここでメモリセルに電荷が蓄えら
れている場合は、ビット線の電位が1/2VCCからわずかに
高くなり、電荷が蓄えられていない場合は1/2VCCより低
くなる。センスアンプ５により前者はVCCに引き上げら
れ、後者はVSSに引き下げられる。その他の動作は同じ
である。
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。この場合は、第１
イコライズ回路３を動作させず、第２クロック信号φ２
をVSSにしてビット線対BL1、▲▼のプリチャー
ジ、イコライズを解除すると、ビット線対BL1、▲
▼は1/2VCCレベルに保たれたままフローティング状態
になる。アドレス信号の指定によってローデコーダ／ワ
ード線ドライバ１の動作し、選択されるワード線WL1をV
SSからVCCに引き上げると、選択された強誘電体メモリ
セルにはビット線BL1の電位1/2VCC、プレートラインPL
の電位VSSが加わる。ここでメモリセルに電荷が蓄えら
れている場合は、ビット線の電位が1/2VCCからわずかに
高くなり、電荷が蓄えられていない場合は1/2VCCより低
くなる。センスアンプ５により前者はVCCに引き上げら
れ、後者はVSSに引き下げられる。その他の動作は同じ
である。
以上述べた通り、プリチャージ電位やプレートライン
電位の取り方がいくつか考えられるが、いずれの方法で
もDRAMとして良好に動作させることができる。
電位の取り方がいくつか考えられるが、いずれの方法で
もDRAMとして良好に動作させることができる。
［DRAMモードから不揮発記憶モードへの切り替え］ この動作は、DRAMモードの情報を読み出し、順次不揮
発記憶モードに書き込んでいくため、前述した６種のDR
AMモードの読み出し方法に対応して以下に説明するよう
に６通りの方法がある。しかし、基本的な動作はすべて
同じである。
発記憶モードに書き込んでいくため、前述した６種のDR
AMモードの読み出し方法に対応して以下に説明するよう
に６通りの方法がある。しかし、基本的な動作はすべて
同じである。
VPC、VPLの両方がVCCのモード切り替え プリチャージ電位VPC、プレートライン電位VPLのいず
れもVCCとした時の動作を第20図を参照して説明する。
れもVCCとした時の動作を第20図を参照して説明する。
DRAMモード動作信号▲▼は、DRAMモードではＬレ
ベルに保たれている。また、これに伴って電位切り替え
手段７の第１スイッチングトランジスタFR1はVSS（オ
フ）、第２スイッチングトランジスタFR2はVCC（オン）
に保たれてプレートライン電位はVCCになっている。チ
ップイネーブル▲▼が、Ｌレベルに下げられる前に
切り替え信号▲▼をＬレベルにしておくことによ
り、DRAMモードから不揮発記憶モードへの切り替えサイ
クルが開始される。
ベルに保たれている。また、これに伴って電位切り替え
手段７の第１スイッチングトランジスタFR1はVSS（オ
フ）、第２スイッチングトランジスタFR2はVCC（オン）
に保たれてプレートライン電位はVCCになっている。チ
ップイネーブル▲▼が、Ｌレベルに下げられる前に
切り替え信号▲▼をＬレベルにしておくことによ
り、DRAMモードから不揮発記憶モードへの切り替えサイ
クルが開始される。
切り替えの手順としては、DRAMのリフレッシュと同様
にローアドレスを順にスキャンしていき、ワード線に繋
がっている強誘電体メモリセルの電荷の有無による情報
を分極による情報に順次切り替えていく。この操作を全
てのワード線について行えば、切り替えが完了したこと
になる。ローアドレスをカウントアップする方法として
は専用にカウンタを用意することもできるが、本実施例
ではリフレッシュカウンタを１スキャンさせて用いた。
にローアドレスを順にスキャンしていき、ワード線に繋
がっている強誘電体メモリセルの電荷の有無による情報
を分極による情報に順次切り替えていく。この操作を全
てのワード線について行えば、切り替えが完了したこと
になる。ローアドレスをカウントアップする方法として
は専用にカウンタを用意することもできるが、本実施例
ではリフレッシュカウンタを１スキャンさせて用いた。
チップが選択されていない時には、ビット線対BL1、
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。第２クロック信号
φ２をVSSにして、ビット線対BL1、▲▼のプリチ
ャージ、イコライズを解除すると同時に第１クロック信
号φ１をVSSからVCCに引き上げた後、第１クロック信号
φ１をVSSに引き下げることによりビット線対BL1、▲
▼はVCCのフローティング状態になる。ここで、ア
ドレス信号の指定によりローデコーダ／ワード線ドライ
バ１を動作し、最初のワード線WL1をVSSからVCCに引き
上げる。これと同時に強誘電体メモリセルが繋がるビッ
ト線BL1の相補のビット線▲▼にDRAMモード用ダ
ミーセルが繋がるようにダミーワード線デコーダ／ドラ
イバ２が働く。前述したDRAMモードでの読み出しと同様
に強誘電体メモリセルの電荷の有無による情報を読み出
し、センスアンプ５によりビット線対BL1、▲▼
の電位が決定される。この状態のまま電位切り替え手段
７の第１スイッチングトランジスタFR1をVCC（オン）、
第２スイッチングトランジスタFR2をVSS（オフ）に変化
させてプレートライン電位をVCCから1/2VCCにする。す
るとDRAMモードで“1"が記憶されていた場合はビット線
がVCCとなり、プレートライン電位1/2VCCとの間に電位
差が生じてビット線からプレートラインに向かって分極
される。また、DRAMモードで“0"が記憶されていた場合
はビット線がVSSとなり、プレートライン電位1/2VCCと
の間に電位差が生じてプレートラインからビット線に向
かって分極される。センスアンプ信号φACT、▲
▼を操作してセンスアンプ５の動作を停止した後、第
２クロック信号φ２をVSSからVCCにしてビット線対B
L1、▲▼を1/2VCCにイコライズする。これにより
強誘電体メモリセルの両電極の電位がどちらも1/2VCCに
なるため、書き込み時に蓄えられた電荷がキャンセルさ
れる。しかし、電位差は０であるから、書き込まれた分
極は変化しない。その後、ワード線WL1をVCCからVSSに
することにより強誘電体メモリセルはビット線BL1から
切り離される。第２クロック信号φ２をVCCからVSSにす
ると同時に、第１クロック信号φ１をVSSからVCCに引き
上げた後、引き下げてVCCフローティング状態にする。
この間に、電位切り替え手段７の第１スイッチングトラ
ンジスタFR1をVCCからVSS（オフ）を、第２スイッチン
グトランジスタFR2をVSSからVCC（オン）に変化させて
プレートライン電位を1/2VCCからVCCにしておく。そし
て、アドレス信号の指定によりローデコーダ／ワード線
ドライバ１を動作し、選択された次のワード線WL2をVSS
からVCCに引き上げ、上記操作を繰り返す。全てのワー
ド線について上記操作が済んだ後、第２クロック信号φ
２をVCCにして、ビット線対BL1、▲▼を1/2VCCに
プリチャージ、イコライズする。また、同時に電位切り
替え手段７の第１スイッチングトランジスタFR1をV
CC（オン）、第２スイッチングトランジスタFR2はV
SS（オフ）に変化させてプレートライン電位を1/2VCCに
しておく。これらのすべてが完了するとDRAMモード動作
信号▲▼をＬレベルからＨレベルに引き上げる。こ
れによりメモリが不揮発記憶モードに移行したことが示
される。外部ではこの信号が出されると同時にリフレッ
シュ回路を停止させる必要がある。また内部的にはダミ
ーセルが不揮発記憶モード用のものに切り替えられる。
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。第２クロック信号
φ２をVSSにして、ビット線対BL1、▲▼のプリチ
ャージ、イコライズを解除すると同時に第１クロック信
号φ１をVSSからVCCに引き上げた後、第１クロック信号
φ１をVSSに引き下げることによりビット線対BL1、▲
▼はVCCのフローティング状態になる。ここで、ア
ドレス信号の指定によりローデコーダ／ワード線ドライ
バ１を動作し、最初のワード線WL1をVSSからVCCに引き
上げる。これと同時に強誘電体メモリセルが繋がるビッ
ト線BL1の相補のビット線▲▼にDRAMモード用ダ
ミーセルが繋がるようにダミーワード線デコーダ／ドラ
イバ２が働く。前述したDRAMモードでの読み出しと同様
に強誘電体メモリセルの電荷の有無による情報を読み出
し、センスアンプ５によりビット線対BL1、▲▼
の電位が決定される。この状態のまま電位切り替え手段
７の第１スイッチングトランジスタFR1をVCC（オン）、
第２スイッチングトランジスタFR2をVSS（オフ）に変化
させてプレートライン電位をVCCから1/2VCCにする。す
るとDRAMモードで“1"が記憶されていた場合はビット線
がVCCとなり、プレートライン電位1/2VCCとの間に電位
差が生じてビット線からプレートラインに向かって分極
される。また、DRAMモードで“0"が記憶されていた場合
はビット線がVSSとなり、プレートライン電位1/2VCCと
の間に電位差が生じてプレートラインからビット線に向
かって分極される。センスアンプ信号φACT、▲
▼を操作してセンスアンプ５の動作を停止した後、第
２クロック信号φ２をVSSからVCCにしてビット線対B
L1、▲▼を1/2VCCにイコライズする。これにより
強誘電体メモリセルの両電極の電位がどちらも1/2VCCに
なるため、書き込み時に蓄えられた電荷がキャンセルさ
れる。しかし、電位差は０であるから、書き込まれた分
極は変化しない。その後、ワード線WL1をVCCからVSSに
することにより強誘電体メモリセルはビット線BL1から
切り離される。第２クロック信号φ２をVCCからVSSにす
ると同時に、第１クロック信号φ１をVSSからVCCに引き
上げた後、引き下げてVCCフローティング状態にする。
この間に、電位切り替え手段７の第１スイッチングトラ
ンジスタFR1をVCCからVSS（オフ）を、第２スイッチン
グトランジスタFR2をVSSからVCC（オン）に変化させて
プレートライン電位を1/2VCCからVCCにしておく。そし
て、アドレス信号の指定によりローデコーダ／ワード線
ドライバ１を動作し、選択された次のワード線WL2をVSS
からVCCに引き上げ、上記操作を繰り返す。全てのワー
ド線について上記操作が済んだ後、第２クロック信号φ
２をVCCにして、ビット線対BL1、▲▼を1/2VCCに
プリチャージ、イコライズする。また、同時に電位切り
替え手段７の第１スイッチングトランジスタFR1をV
CC（オン）、第２スイッチングトランジスタFR2はV
SS（オフ）に変化させてプレートライン電位を1/2VCCに
しておく。これらのすべてが完了するとDRAMモード動作
信号▲▼をＬレベルからＨレベルに引き上げる。こ
れによりメモリが不揮発記憶モードに移行したことが示
される。外部ではこの信号が出されると同時にリフレッ
シュ回路を停止させる必要がある。また内部的にはダミ
ーセルが不揮発記憶モード用のものに切り替えられる。
切り替え信号▲▼をＨレベルにし、チップイネ
ーブル▲▼をＨレベルにすることによりDRAMモード
から不揮発記憶モードへの切り替えサイクルが終了す
る。
ーブル▲▼をＨレベルにすることによりDRAMモード
から不揮発記憶モードへの切り替えサイクルが終了す
る。
VPCがVSS、VPLがVCCのモード切り替え プリチャージ電位VPCをVSS、プレートライン電位VPL
をVCCとして選んだ場合の動作を第21図のタイミングチ
ャートを参照して説明する。
をVCCとして選んだ場合の動作を第21図のタイミングチ
ャートを参照して説明する。
DRAMモードの情報の読み出しをVSSフローティングで
行った後、センスアンプ５によりビット線対BL1、▲
▼の電位を決定する。この状態のまま電位切り替え
手段７の第１スイッチングトランジスタFR1をVSSからV
CC（オン）、第２スイッチングトランジスタFR2をVCCか
らVSS（オフ）に変化させてプレートライン電位をVCCか
ら1/2VCCにする。以後の動作は、前述したのと同様であ
る。このようにして強誘電体の電荷の有無による情報を
分極方向に対応させることができる。
行った後、センスアンプ５によりビット線対BL1、▲
▼の電位を決定する。この状態のまま電位切り替え
手段７の第１スイッチングトランジスタFR1をVSSからV
CC（オン）、第２スイッチングトランジスタFR2をVCCか
らVSS（オフ）に変化させてプレートライン電位をVCCか
ら1/2VCCにする。以後の動作は、前述したのと同様であ
る。このようにして強誘電体の電荷の有無による情報を
分極方向に対応させることができる。
VPCがVCC、VPLがVSSのモード切り替え プリチャージ電位VPCをVCC、プレートライン電位VPL
をVSSとして選んだ場合の動作を第22図のタイミングチ
ャートを参照して説明する。
をVSSとして選んだ場合の動作を第22図のタイミングチ
ャートを参照して説明する。
DRAMモードの情報の読み出しをVCCフローティングで
行った後、センスアンプ５によりビット線対BL1、▲
▼の電位を決定する。この状態のまま電位切り替え
手段７の第１スイッチングトランジスタFR1をVSSからV
CC（オン）、第２スイッチングトランジスタFR2をVCCか
らVSS（オフ）に変化させてプレートライン電位をVSSか
ら1/2VCCにする。以後の動作は、前述したのと同様であ
る。このようにして強誘電体の電荷の有無による情報を
分極方向に対応させることができる。
行った後、センスアンプ５によりビット線対BL1、▲
▼の電位を決定する。この状態のまま電位切り替え
手段７の第１スイッチングトランジスタFR1をVSSからV
CC（オン）、第２スイッチングトランジスタFR2をVCCか
らVSS（オフ）に変化させてプレートライン電位をVSSか
ら1/2VCCにする。以後の動作は、前述したのと同様であ
る。このようにして強誘電体の電荷の有無による情報を
分極方向に対応させることができる。
VPCがVSS、VPLがVSSのモード切り替え プリチャージ電位VPC及びプレートライン電位VPLを共
にVSSとして選んだ場合の動作を第23図のタイミングチ
ャートを参照して説明する。
にVSSとして選んだ場合の動作を第23図のタイミングチ
ャートを参照して説明する。
DRAMモードの情報の読み出しをVSSフローティングで
行った後、センスアンプ５によりビット線対BL1、▲
▼の電位を決定する。この状態のまま電位切り替え
手段７の第１スイッチングトランジスタFR1をVSSからV
CC（オン）、第２スイッチングトランジスタFR2をVCCか
らVSS（オフ）に変化させてプレートライン電位をVSSか
ら1/2VCCにする。以後の動作は、前述したのと同様であ
る。このようにして強誘電体の電荷の有無による情報を
分極方向に対応させることができる。
行った後、センスアンプ５によりビット線対BL1、▲
▼の電位を決定する。この状態のまま電位切り替え
手段７の第１スイッチングトランジスタFR1をVSSからV
CC（オン）、第２スイッチングトランジスタFR2をVCCか
らVSS（オフ）に変化させてプレートライン電位をVSSか
ら1/2VCCにする。以後の動作は、前述したのと同様であ
る。このようにして強誘電体の電荷の有無による情報を
分極方向に対応させることができる。
ビット線プリチャージ電位が1/2VCC、VPLがVCCのモー
ド切り替え プリチャージ電位を第２イコライズ回路４の電位であ
る1/2VCCとし、プレートライン電位VPLをVCCにする場合
の動作を第24図のタイミングチャートを参照して説明す
る。
ド切り替え プリチャージ電位を第２イコライズ回路４の電位であ
る1/2VCCとし、プレートライン電位VPLをVCCにする場合
の動作を第24図のタイミングチャートを参照して説明す
る。
チップが選択されていない時には、ビット線対BL1、
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。
▲▼は第２イコライズ回路４によって1/2VCCにプ
リチャージ、イコライズされている。
この場合は、第１イコライズ回路３は動作せず、第２
クロック信号φ２をVSSにして、ビット線対BL1、▲
▼のプリチャージ、イコライズを解除すると、ビット
線対BL1、▲▼は1/2VCCレベルに保たれたままフ
ローティング状態になる。DRAMモードの情報の読み出し
を1/2VCCフローティングで行った後、センスアンプ５に
よりビット線対BL1、▲▼の電位は決定される。
この状態のまま電位切り替え手段７の第１スイッチング
トランジスタFR1をVSSからVCC（オン）、第２スイッチ
ングトランジスタFR2をVCCからVSS（オフ）に変化させ
てプレートライン電位をVCCから1/2VCCにする。以後の
動作は、前述したのと同様である。このようにして強誘
電体の電荷の有無による情報を分極方向に対応させるこ
とができる。
クロック信号φ２をVSSにして、ビット線対BL1、▲
▼のプリチャージ、イコライズを解除すると、ビット
線対BL1、▲▼は1/2VCCレベルに保たれたままフ
ローティング状態になる。DRAMモードの情報の読み出し
を1/2VCCフローティングで行った後、センスアンプ５に
よりビット線対BL1、▲▼の電位は決定される。
この状態のまま電位切り替え手段７の第１スイッチング
トランジスタFR1をVSSからVCC（オン）、第２スイッチ
ングトランジスタFR2をVCCからVSS（オフ）に変化させ
てプレートライン電位をVCCから1/2VCCにする。以後の
動作は、前述したのと同様である。このようにして強誘
電体の電荷の有無による情報を分極方向に対応させるこ
とができる。
ビット線プリチャージ電位が1/2VCC、VPLがVSSのモー
ド切り替え プリチャージ電位VPCを第２イコライズ回路４の電位
である1/2VCCとし、プレートライン電位VPLをVSSにする
場合の動作を第24図のタイミングチャートを参照して説
明する。
ド切り替え プリチャージ電位VPCを第２イコライズ回路４の電位
である1/2VCCとし、プレートライン電位VPLをVSSにする
場合の動作を第24図のタイミングチャートを参照して説
明する。
DRAMモードの情報の読み出しを1/2VCCフローティング
で行った後、センスアンプ５によりビット線対BL1、▲
▼の電位を決定する。この状態のまま電位切り替
え手段７の第１スイッチングトランジスタFR1をVSSから
VCC（オン）、第２スイッチングトランジスタFR2をVCC
からVSS（オフ）に変化させてプレートライン電位をVSS
から1/2VCCにする。以後の動作は、前述したのと同様で
ある。このようにして強誘電体の電荷の有無による情報
を分極方向に対応させることができる。
で行った後、センスアンプ５によりビット線対BL1、▲
▼の電位を決定する。この状態のまま電位切り替
え手段７の第１スイッチングトランジスタFR1をVSSから
VCC（オン）、第２スイッチングトランジスタFR2をVCC
からVSS（オフ）に変化させてプレートライン電位をVSS
から1/2VCCにする。以後の動作は、前述したのと同様で
ある。このようにして強誘電体の電荷の有無による情報
を分極方向に対応させることができる。
以上説明した実施例３によれば、電源印加中はDRAMモ
ードで動作させ、強誘電体の分極反転回数を減らし、電
源を切る前に不揮発記憶モードに移行してメモリの情報
を保持することが可能な強誘電体メモリを得ることがで
きる。
ードで動作させ、強誘電体の分極反転回数を減らし、電
源を切る前に不揮発記憶モードに移行してメモリの情報
を保持することが可能な強誘電体メモリを得ることがで
きる。
実施例４ 第４図は、１つのワード線（WL1）に繋がる強誘電体
キャパシタMC及びスイッチングトランジスタMFからなる
メモリセルと強誘電体キャパシタMC′及びスイッチング
トランジスタMF′からなるメモリセルとを１ビットと
し、いずれか一方のセルをダミーセルとし、他の構成は
前述した実施例３と同様にした強誘電体メモリである。
この強誘電体メモリにおいては、一方のメモリセルの強
誘電体キャパシタの強誘電体層と他方のメモリセルの強
誘電体キャパシタの強誘電体の分極を逆にし、その分極
の組み合わせにより１ビットの情報を記憶する。かかる
構成によれば、センスアンプ５はプリチャージ後、ワー
ドラインWL1をVSSからVCCにした時にどちらの強誘電体
キャパシタに繋がるビット線対BL1、▲▼の電位
が高いかを判定することによりデータが得られるため、
前述した実施例３のようにダミーセルを設けることが不
要になると共にノイズに強くなり、信頼性を向上でき
る。その上、不揮発記憶モードとDRAMモードの切り替え
の際にダミーセルを切り替える操作も不要になる。ビッ
ト線のプリチャージ電位としてVSSやVCC、DRAMモードで
は1/2VCCも取り得るのは実施例３と同様である。また、
VPLとしてVSSもVCCも取り得る。これらの場合における
タイミングチャートも、前述した第８図〜第25図に示し
た通りである。
キャパシタMC及びスイッチングトランジスタMFからなる
メモリセルと強誘電体キャパシタMC′及びスイッチング
トランジスタMF′からなるメモリセルとを１ビットと
し、いずれか一方のセルをダミーセルとし、他の構成は
前述した実施例３と同様にした強誘電体メモリである。
この強誘電体メモリにおいては、一方のメモリセルの強
誘電体キャパシタの強誘電体層と他方のメモリセルの強
誘電体キャパシタの強誘電体の分極を逆にし、その分極
の組み合わせにより１ビットの情報を記憶する。かかる
構成によれば、センスアンプ５はプリチャージ後、ワー
ドラインWL1をVSSからVCCにした時にどちらの強誘電体
キャパシタに繋がるビット線対BL1、▲▼の電位
が高いかを判定することによりデータが得られるため、
前述した実施例３のようにダミーセルを設けることが不
要になると共にノイズに強くなり、信頼性を向上でき
る。その上、不揮発記憶モードとDRAMモードの切り替え
の際にダミーセルを切り替える操作も不要になる。ビッ
ト線のプリチャージ電位としてVSSやVCC、DRAMモードで
は1/2VCCも取り得るのは実施例３と同様である。また、
VPLとしてVSSもVCCも取り得る。これらの場合における
タイミングチャートも、前述した第８図〜第25図に示し
た通りである。
［発明の効果］ 以上詳述した如く、本発明によれば従来のDRAMと同様
な構造、回路構成で不揮発性を有し、リフレッシュが不
要な高集積度の強誘電体メモリを提供できる。また、本
発明の別の強誘電体メモリによればDRAMモードと不揮発
性モードを切り替えて使用することが可能で、強誘電体
の分極に伴うアクセスタイムの遅れや強誘電体の分極疲
労現象による寿命低下を回避できる等顕著な効果を奏す
る。
な構造、回路構成で不揮発性を有し、リフレッシュが不
要な高集積度の強誘電体メモリを提供できる。また、本
発明の別の強誘電体メモリによればDRAMモードと不揮発
性モードを切り替えて使用することが可能で、強誘電体
の分極に伴うアクセスタイムの遅れや強誘電体の分極疲
労現象による寿命低下を回避できる等顕著な効果を奏す
る。
【図面の簡単な説明】 第１図は本発明の実施例１における強誘電体メモリの回
路図、第２図は本発明の実施例２における強誘電体メモ
リの回路図、第３図は本発明の実施例３における強誘電
体メモリの回路図、第４図は本発明の実施例４における
強誘電体メモリの回路図、第５図は本実施例１の強誘電
体メモリの書き込み動作を説明するタイミングチャー
ト、第６図は本実施例１の強誘電体メモリの読み出し動
作を説明するタイミングチャート、第７図は本実施例１
の強誘電体メモリの他の読み出し動作を説明するタイミ
ングチャート、第８図〜第11図はそれぞれ本実施例３に
おける強誘電体メモリの不揮発性モードからDRAMモード
への切り替えを説明するためのタイミングチャート、第
12図は本実施例３における強誘電体メモリのDRAMモード
の書き込み動作を説明するためのタイミングチャート、
第13図は本実施例３における強誘電体メモリの他のDRAM
モードの書き込み動作を説明するためのタイミングチャ
ート、第14図〜第19図はそれぞれ本実施例３における強
誘電体メモリのDRAMモードの読みだし動作を説明するた
めのタイミングチャート、第20図〜第25図はそれぞれ本
実施例３における強誘電体メモリのDRAMモードから不揮
発性モードへの切り替え動作を説明するためのタイミン
グチャート、第26図は強誘電体の印加電圧と分極の関係
を示すヒステリシス特性図、第27図は強誘電体キャパシ
タの第１、第２の電極の配置を示す概略図である。 １……ローデコーダ／ワード線ドライバ、２……ダミー
ワード線デコーダ／ドライバ、３……第１イコライズ回
路、４……第２イコライズ回路、５……センスアンプ、
６……カラムデコーダ・カラムセレクト線ドライバ、７
……電位切り替え手段、WL1、WL2……ワード線、DWL、D
WL′……ダミーワード線、dDWL、dDWL′……DRAMモード
用ダミーワード線、BL1、▲▼……ビット線対、M
C、MC′……強誘電体キャパシタ、DC、DC′……参照用
常誘電体キャパシタ、dDC、dDC……常誘電体キャパシ
タ、MF、MF′、DF、DF′……スイッチングトランジス
タ、FR1……第１スイッチングトランジスタ、FR2……第
２スイッチングトランジスタ、φ１、φ２……クロック
信号、φACT、▲▼……センスアンプ信号、I/
O、▲▼……データ入出力線。
路図、第２図は本発明の実施例２における強誘電体メモ
リの回路図、第３図は本発明の実施例３における強誘電
体メモリの回路図、第４図は本発明の実施例４における
強誘電体メモリの回路図、第５図は本実施例１の強誘電
体メモリの書き込み動作を説明するタイミングチャー
ト、第６図は本実施例１の強誘電体メモリの読み出し動
作を説明するタイミングチャート、第７図は本実施例１
の強誘電体メモリの他の読み出し動作を説明するタイミ
ングチャート、第８図〜第11図はそれぞれ本実施例３に
おける強誘電体メモリの不揮発性モードからDRAMモード
への切り替えを説明するためのタイミングチャート、第
12図は本実施例３における強誘電体メモリのDRAMモード
の書き込み動作を説明するためのタイミングチャート、
第13図は本実施例３における強誘電体メモリの他のDRAM
モードの書き込み動作を説明するためのタイミングチャ
ート、第14図〜第19図はそれぞれ本実施例３における強
誘電体メモリのDRAMモードの読みだし動作を説明するた
めのタイミングチャート、第20図〜第25図はそれぞれ本
実施例３における強誘電体メモリのDRAMモードから不揮
発性モードへの切り替え動作を説明するためのタイミン
グチャート、第26図は強誘電体の印加電圧と分極の関係
を示すヒステリシス特性図、第27図は強誘電体キャパシ
タの第１、第２の電極の配置を示す概略図である。 １……ローデコーダ／ワード線ドライバ、２……ダミー
ワード線デコーダ／ドライバ、３……第１イコライズ回
路、４……第２イコライズ回路、５……センスアンプ、
６……カラムデコーダ・カラムセレクト線ドライバ、７
……電位切り替え手段、WL1、WL2……ワード線、DWL、D
WL′……ダミーワード線、dDWL、dDWL′……DRAMモード
用ダミーワード線、BL1、▲▼……ビット線対、M
C、MC′……強誘電体キャパシタ、DC、DC′……参照用
常誘電体キャパシタ、dDC、dDC……常誘電体キャパシ
タ、MF、MF′、DF、DF′……スイッチングトランジス
タ、FR1……第１スイッチングトランジスタ、FR2……第
２スイッチングトランジスタ、φ１、φ２……クロック
信号、φACT、▲▼……センスアンプ信号、I/
O、▲▼……データ入出力線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 基真 神奈川県川崎市幸区柳町70番地 株式会 社東芝柳町工場内 (56)参考文献 特開 平３−5996（ＪＰ，Ａ) 特開 平３−283079（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/22
Claims (8)
- 【請求項１】ビット線対のうちの一方のビット線に接続
される第１電極およびプレート線に接続される第２電極
の間に強誘電体を配置した強誘電体キャパシタと、この
キャパシタの第１電極と前記ビット線の間に設けられた
トランジスタとからなるメモリセル； 前記ビット線対のうちの他方のビット線に接続される第
１電極および前記プレート線に接続される第２電極の間
に配置したキャパシタと、このキャパシタの第１電極と
前記他方のビット線の間に設けられたトランジスタとか
らなるダミーセル； 前記メモリセルおよびダミーセルのキャパシタの第１電
極に前記ビット線対を通して１ビットの情報の二値に対
応する２つの電位（VCCおよびVSS）のいずれかを与える
電位印加手段； 前記メモリセルおよびダミーセルのキャパシタの第２電
極を前記プレート線を通して前記２つの電位の中間もし
くは略中間の電位に保持させるための電位保持手段； を具備し、 前記電位保持手段により前記メモリセルおよびダミーセ
ルのキャパシタの第２電極を前記２つの電位の中間もし
くは略中間の電位に保持した状態で、前記電位印加手段
により前記ビット線対を前記２つの電位のいずれかにプ
リチャージした後、前記メモリセルおよびダミーセルの
キャパシタのトランジスタをオンし、前記メモリセルの
強誘電体キャパシタの分極方向に応じたビット線対の電
位状態を検出して記憶された情報を読み出すことを特徴
とする強誘電体メモリ。 - 【請求項２】ビット線対のうちの一方のビット線に接続
される第１電極およびプレート線に接続される第２電極
の間に強誘電体を配置した強誘電体キャパシタと、この
キャパシタの第１電極と前記ビット線の間に設けられた
トランジスタとからなるメモリセル； 前記ビット線対のうちの他方のビット線に接続される第
１電極および前記プレート線に接続される第２電極の間
に常誘電体を配置した常誘電体キャパシタと、このキャ
パシタの第１電極および前記他方のビット線の間に設け
られたトランジスタとからなるダミーセル； 前記強誘電体キャパシタの第１電極および前記常誘電体
キャパシタの第１電極に前記ビット線対を通して１ビッ
トの情報の二値に対応する２つの電位（VCCおよびVSS）
のいずれかをそれぞれ与える電位印加手段； 前記強誘電体キャパシタの第２電極および前記常誘電体
キャパシタの第２電極を前記プレート線を通してそれぞ
れ前記２つの電位の中間もしくは略中間の電位に保持さ
せるための電位保持手段； を具備し、 前記電位保持手段により前記強誘電体キャパシタの第２
電極および前記常誘電体キャパシタの第２電極をそれぞ
れ前記２つの電位の中間もしくは略中間の電位に保持し
た状態で、前記電位印加手段により前記ビット線対を前
記２つの電位のいずれかにそれぞれプリチャージした
後、前記メモリセルのトランジスタをオンすると共に、
前記ダミーセルのトランジスタをオンし、前記強誘電体
キャパシタの強誘電体の分極方向に応じた前記一方のビ
ット線の電位と前記常誘電体キャパシタの電荷に応じた
前記他方のビット線の電位との差を検出して記憶された
情報を読み出すことを特徴とする強誘電体メモリ。 - 【請求項３】ビット線対のうちの一方のビット線に接続
される第１電極およびプレート線に接続される第２電極
の間に強誘電体を配置した強誘電体キャパシタと、この
キャパシタの第１電極と前記ビット線の間に設けられた
トランジスタとからなるメモリセル； 前記ビット線対のうちの他方のビット線に接続される第
１電極および前記プレート線に接続される第２電極の間
に前記メモリセルの強誘電体と分極方向が逆の強誘電体
を配置した強誘電体キャパシタと、このキャパシタの第
１電極および前記他方のビット線の間に設けられたトラ
ンジスタとからなる前記メモリセルに対して相補的な情
報を記憶するメモリセル； 前記各強誘電体キャパシタの第１電極に前記ビット線対
を通して１ビットの情報の二値に対応する２つの電位
（VCCおよびVSS）のいずれかをそれぞれ与える電位印加
手段； 前記各強誘電体キャパシタの第２電極を前記プレート線
を通して前記２つの電位の中間もしくは略中間の電位に
保持させるための電位保持手段； を具備し、 前記電位保持手段により前記各強誘電体キャパシタの第
２電極を前記２つの電位の中間もしくは略中間の電位に
保持した状態で、前記電位印加手段により前記ビット線
対を前記２つの電位のいずれかにプリチャージした後、
前記各メモリセルのトランジスタをそれぞれオンし、前
記メモリセルの強誘電体キャパシタの分極方向に応じた
ビット線対の電位状態を検出して記憶された情報を読み
出すことを特徴とする強誘電体メモリ。 - 【請求項４】ビット線対のうちの一方のビット線に接続
される第１電極およびプレート線に接続される第２電極
の間に強誘電体を配置した強誘電体キャパシタと、この
キャパシタの第１電極と前記ビット線の間に設けられた
トランジスタとからなるメモリセル； 前記ビット線対のうちの他方のビット線に接続される第
１電極および前記プレート線に接続される第２電極の間
に配置したキャパシタと、このキャパシタの第１電極と
前記他方のビット線の間に設けられたトランジスタとか
らなるダミーセル； 前記メモリセルおよびダミーセルのキャパシタの第１電
極に前記ビット線対を通して１ビットの情報の二値に対
応する２つの電位（VCCおよびVSS）のいずれか、或いは
前記２つの電位の中間もしくは略中間の電位をそれぞれ
与える電位印加手段； 前記メモリセルおよびダミーセルのキャパシタの第２電
極を前記プレート線を通して前記２つの電位のいずれか
に保持させるモードと前記２つの電位の中間もしくは略
中間の電位に保持させるモードとに切り替えるためのモ
ード切り替え手段； を具備し、 前記モード切り替え手段により前記メモリセルおよびダ
ミーセルのキャパシタの第２電極を前記２つの電位の中
間もしくは略中間の電位に保持するモードとし、前記電
位印加手段により前記ビット線対を前記２つの電位のい
ずれかにプリチャージした後、前記トランジスタをオン
することにより前記強誘電体キャパシタの分極方向に応
じた前記ビット線対の電位状態を検出して記憶された情
報を読み出す不揮発性記憶モードとして動作させ、 前記モード切り替え手段により前記メモリセルおよびダ
ミーセルのキャパシタの第２電極を前記２つの電位のい
ずれかの電位に保持するモードとし、前記電位印加手段
により前記ビット線対を前記２つの電位のいずれか、或
いは前記２つの電位の中間もしくは略中間の電位にプリ
チャージした後、前記メモリセルおよびダミーセルのキ
ャパシタのトランジスタをオンすることにより前記強誘
電体キャパシタに蓄積された電荷に応じた前記ビット線
対の電位状態を検出して記憶された情報を読み出す揮発
性記憶モードとして動作させることを特徴とする強誘電
体メモリ。 - 【請求項５】不揮発性記憶モード用ダミーセルおよび揮
発性記憶モード用ダミーセルは、１つの前記ビット線対
に対してそれぞれ設けられていることを特徴とする請求
項４記載の強誘電体メモリ。 - 【請求項６】ビット線対のうちの一方のビット線に接続
される第１電極およびプレート線に接続される第２電極
の間に強誘電体を配置した強誘電体キャパシタと、この
キャパシタの第１電極と前記ビット線の間に設けられた
トランジスタとからなるメモリセル； 前記ビット線対のうちの他方のビット線に接続される第
１電極および前記プレート線に接続される第２電極の間
に常誘電体を配置した常誘電体キャパシタと、このキャ
パシタの第１電極および前記他方のビット線の間に設け
られたトランジスタとからなるダミーセル； 前記強誘電体キャパシタの第１電極および前記常誘電体
キャパシタの第１電極に前記ビット線対を通して１ビッ
トの情報の二値に対応する２つの電位（VCCおよびVSS）
のいずれか、或いは前記２つの電位の中間もしくは略中
間の電位をそれぞれ与える電位印加手段； 前記強誘電体キャパシタの第２電極および前記常誘電体
キャパシタの第２電極を前記プレート線を通してそれぞ
れ前記２つの電位のいずれかに保持させるモードと前記
２つの電位の中間もしくは略中間の電位に保持させるモ
ードとに切り替えるためのモード切り替え手段； を具備し、 前記モード切り替え手段により前記強誘電体キャパシタ
の第２電極および前記常誘電体キャパシタの第２電極を
それぞれ前記２つの電位の中間もしくは略中間の電位に
保持するモードとし、前記電位印加手段により前記ビッ
ト線対を前記２つの電位のいずれかにそれぞれプリチャ
ージした後、前記メモリセルのトランジスタをオンする
と共に、前記ダミーセルのトランジスタをオンすること
により前記強誘電体キャパシタの強誘電体の分極方向に
応じた前記一方のビット線の電位と前記常誘電体キャパ
シタの電荷に応じた前記他方のビット線の電位との差を
検出して不揮発性記憶モードで記憶された情報を読み出
し、 前記モード切り替え手段により前記強誘電体キャパシタ
の第２電極および前記常誘電体キャパシタの第２電極を
それぞれ前記２つの電位のいずれかの電位に保持するモ
ードとし、前記電位印加手段により前記ビット線対を前
記２つの電位のいずれか、或いは前記２つの電位の中間
もしくは略中間の電位にそれぞれプリチャージした後、
前記メモリセルのトランジスタをオンすると共に、前記
ダミーセルのトランジスタをオンすることにより前記強
誘電体キャパシタの強誘電体の電荷に応じた前記一方の
ビット線の電位と前記常誘電体キャパシタの電荷に応じ
た前記他方のビット線の電位との差を検出して揮発性記
憶モードで記憶された情報を読み出すことを特徴とする
強誘電体メモリ。 - 【請求項７】ビット線対のうちの一方のビット線に接続
される第１電極およびプレート線に接続される第２電極
の間に強誘電体を配置した強誘電体キャパシタと、この
キャパシタの第１電極と前記ビット線の間に設けられた
トランジスタとからなるメモリセル； 前記ビット線対のうちの他方のビット線に接続される第
１電極および前記プレート線に接続される第２電極の間
に強誘電体を配置した強誘電体キャパシタと、このキャ
パシタの第１電極および前記他方のビット線の間に設け
られたトランジスタとからなる前記メモリセルに対して
相補的な情報を記憶するメモリセル； 前記各強誘電体キャパシタの第１電極に前記ビット線対
を通して１ビットの情報に対応する２つの電位（VCCお
よびVSS）のいずれか、或いは前記２つの電位の中間も
しくは略中間の電位をそれぞれ与える電位印加手段； 前記各強誘電体キャパシタの第２電極を前記プレート線
を通してそれぞれ前記２つの電位のいずれかに保持させ
るモードと前記２つの電位の中間もしくは略中間の電位
に保持させるモードとに切り替えるためのモード切り替
え手段； を具備し、 前記モード切り替え手段により前記各強誘電体キャパシ
タの第２電極をそれぞれ前記２つの電位の中間もしくは
略中間の電位に保持するモードとし、前記電位印加手段
により前記ビット線対を前記２つの電位のいずれかにそ
れぞれプリチャージした後、前記各メモリセルのトラン
ジスタをそれぞれオンすることにより前記各強誘電体キ
ャパシタの強誘電体の分極方向に応じて前記ビット線対
に発生した電位状態を検出して不揮発性記憶モードで記
憶された情報を読み出し、 前記モード切り替え手段により前記各強誘電体キャパシ
タの第２電極をそれぞれ前記２つの電位のいずれかの電
位に保持するモードとし、前記電位印加手段により前記
ビット線対を前記２つの電位のいずれか、或いは前記２
つの電位の中間もしくは略中間の電位にそれぞれプリチ
ャージした後、前記各メモリセルのトランジスタをそれ
ぞれオンすることにより前記各強誘電体キャパシタの強
誘電体の電荷の有無に応じて前記ビット線対に発生した
電位状態を検出して揮発性記憶モードで記憶された情報
を読み出すことを特徴とする強誘電体メモリ。 - 【請求項８】前記メモリセルは、複数有し、これらメモ
リセルの各第２電極は前記プレート線によって共通接続
されていることを特徴とする請求項１ないし７いずれか
記載の強誘電体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02084680A JP3110032B2 (ja) | 1990-03-30 | 1990-03-30 | 強誘電体メモリ |
| US07/676,546 US5297077A (en) | 1990-03-30 | 1991-03-28 | Memory having ferroelectric capacitors polarized in nonvolatile mode |
| DE4110407A DE4110407A1 (de) | 1990-03-30 | 1991-03-28 | Halbleiter-speicheranordnung |
| KR1019910005004A KR950009387B1 (ko) | 1990-03-30 | 1991-03-29 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02084680A JP3110032B2 (ja) | 1990-03-30 | 1990-03-30 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283176A JPH03283176A (ja) | 1991-12-13 |
| JP3110032B2 true JP3110032B2 (ja) | 2000-11-20 |
Family
ID=13837409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02084680A Expired - Fee Related JP3110032B2 (ja) | 1990-03-30 | 1990-03-30 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110032B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7319607B2 (en) | 2005-05-25 | 2008-01-15 | Oki Electric Industry Co., Ltd. | Ferroelectric memory |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04228191A (ja) * | 1990-06-21 | 1992-08-18 | Seiko Instr Inc | 半導体集積回路 |
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| JPH03283176A (ja) | 1991-12-13 |
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