KR930000762B1

KR930000762B1 - 반도체 메모리

Info

Publication number: KR930000762B1
Application number: KR1019890015031A
Authority: KR
Inventors: 하루키 도다
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-10-19
Filing date: 1989-10-19
Publication date: 1993-02-01
Also published as: KR900006975A; DE68914084D1; DE68914084T2; JPH02110895A; EP0364813A2; EP0364813A3; US5029128A; EP0364813B1; JPH088339B2

Abstract

내용 없음.

Description

반도체 메모리

제1도는 본 발명은 1실시예에 따른 반도체메모리의 셀데이터 센스계의 일례를 나타낸 회로도.

제2도(a)는 제1도에 도시된 강유전체캐패시터를 갖춘 메모리 셀의 등가회로도.

제2도(b)는 제2도(a)에 도시된 강유전체캐패시터의 구조를 나타낸 단면도.

제3도는 제1도에 도시된 기준레벨발생회로의 일례를 나타낸 회로도.

제4도는 강유전체의 분극과 전장과의 관계를 나타낸 회로도.

제5도(a)는 제2도(a)에 도신된 메모리셀의 평면패턴을 나타낸 도면.

제5도(b)는 제5도(a)의 b-b선 단면도.

제6도(a) 및 (b)는 제1도에 도시된 메모리셀의 데이터독출방법을 설명하기 위한 도면.

제7도(a) 및 (b)는 제3도에 도시된 기준셀에 의한 기준레벨 발생방법을 설명하기 위한 도면.

제8도는 제1도에 도시된 셀테이터센스계의 동작을 나타낸 파형도.

제9도는 전원이 온상태일 때의 메모리회로의 동작순서를 설명하기 위한 도면.

제10도는 전원오프시의 셀플레이트레벨발생회로의 출력 및 SEN레벨발생회로의 출력의 리세트방법을 설명하기 위한 도면.

제11도는 제3도에 도시된 기준레벨발생회로의 변형례를 나타낸 회로도.

제12도는 종래 DRAM의 메모리셀의 등가회로도이다.

* 도면의 주요부분에 대한 부호의 설명

MC₁~MC₄: 메모리셀 C₁~C₄: 메모리셀의 강유전체캐패시터

T₁~T₄: 메모리셀의 전하전송트랜지스터

RC,

: 기준셀 DC₁~DC₄: 기준셀의 강유전체캐패시터

DT₁~DT₄: 기준셀의 전하전송트랜지스터

WL, WL1,

, WL2 : 워드선 DWL,

: 더미워드선

BL,

: 비트선 SA : 센스증폭기

SP₁~SP₃: 센스증폭기의 PMOS트랜지스터

SN₁~SN₃: 센스증폭기의 NMOS트랜지스터

PR : 프리차아지회로(precharge回路)

LS : 비트선레벨세트회로 1 : 반도체기판

4 : 워드선

7 : 제2도전층(강유전체캐패시터의 전극)

8 : 강유전체층

9 : 제3도전층(강유전체캐패시터의 셀플레이트전극)

11 : 비트선 20 : 강유전체

21, 21 : 강유전체캐패시터의 전극 91 : 셀플레이트레벨검출회로

92 : 비트선프리차아지레벨검출회로 93,96,97,98 : AND게이트

94 : 워드선레벨발생회로 95 : 더미워드선레벨발생회로

101 : 셀플레이트레벨발생회로

102 : SEN(센스증폭기구동신호)레벨발생회로

103 : 다이오드

[산업상의 이용분야]

본 발명은 강유전체셀을 이용한 반도체메모리에 관한 것으로, 특히 반도체디스크나 화상처리용 메모리분야에 사용되는 반도체메모리에 관한 것이다.

[종래의 기술 및 그 문제점]

종래의 DRAM(다이내믹형 랜덤억세스메모리)에는 제12도에 나타낸 것과 같이 1개의 정보보관용캐패시터(C1)와 1개의 전하전송용 MOS트랜지스터(T1)가 접속되어 이루어진 메모리셀이 이용되고 있다. 이 메모리셀은, 캐패시터(C1)의 한쪽 전극에 일정한 셀플레이트전압(Vp)을 인가하고 워드선(WL)을 고레벨로 하여 MOS트랜지스터 (T1)를 온시킴으로써 비트선(BL)으로 부터 MOS트랜지스터(T1)를 매개호 캐패시터 (C₁)에 전하(데이터)를 기입하며, 워드선(WL)을 저레벨로 하여 MOS트랜지스터(T1)를 오프시킴으로써 캐패시터(C1)의 전하(데이터)를 보존한다.

상기한 바와같이 종래의 CRAM은 셀구조가 단순하기 때문에 셀면적이 작은 것이 특징이며 고밀도의 기억소자로서 반도체메모리에 가장 많이 사용되고 있다. 그러나, 종래의 DRAM은, 셀캐패시터에 축적된 전하에 의해 데이터가 보존되기 때문에 예컨대 전하전송용 트랜지스터의 서브드레숄드리크(subthresholdleak)등과 같은 여러가진 요인으로 인한 리크로 셀전하가 손실되어 버린다. 이 때문에 이 리크로 인해 손실된 저하를 보급하기 위해 리프레쉬(Refresh)동작을 일정기간 매번 행하여 셀데이터를 보존해야 하는 문제점이 있다.

또한, DRAM은 고속으로 독출이 가능하나 전원을 오프시키면 리프레쉬동작이 행해지지 않게 되어 기억내용이 손실되어 버리는 이른바 휘발성 반도체메모리이다.

그러므로 DRAM의 고밀도성을 활용하면서 리프레쉬동작이 필요없고 전원오프시에는 데이터가 손실되지 않으며, 더욱이 고속으로 독출이 가능한 RAM을 연구하고자 하는 노력이 계속되어 왔다. 특히, 최근 불휘발성으로 데이터를 바꿔써 넣기가 용이한 메모리기능을 갖춘 소자로서 강유전체셀이 발표(Electronics/Feb.4, 1988 P.32 : Electronics/Feb.18, 1988 P.91~P.95)되었다. 이 강유전체셀은 강유전체 PZT (Lead Zirconate Titanate)의 자발분극특성(自發分極特性)을 이용하여 데이터를 보존하도록 되어 있다. 그러나 이 강유전체셀을 RAM에 응용하는 방법은 SRAM의 셀에 여분의 부가소자를 추가한 방식으로 셀면적이 축소되지 않는다거나, DRAM의 셀에 가까운 방식이라 할지라도 1비트당 2개의 셀이 필요하기 때문에 셀데이터의 독출동작이 복잡한 물제점 등이 있다.

[발명의 목적]

본 발명은 상술한 문제점, 즉, 강유전체셀을 RAM에 응용하는 종래의 방법에 있어서는 셀면적이 커지고 셀데이터의 독출동작이 복잡해진다는 문제점등을 해결하기 위해 발명된 것으로, 종래 DRAM의 회로설계 및 공정기술과 크게 다르지 않으면서 강유전체셀을 응용할 수 있고, 리프레쉬동작이 필요없는 불휘발성 반도체메모리를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명에 따른 반도체메모리는 메모리셀로 인하여 발생된 비트선쌍의 전위변화를 검지증폭하는 센스증폭기계를 갖추고 있는 반도체메모리에 있어서, 상기 메모리셀은 강유전체가 캐패시터의 전극사이에 끼워진 구조로 된 강유전체캐패시터의 한쪽 전극의 전위가 상기 비트선의 노리 ″1″과 ″0″에 대응되는 전위의 중간정도의 레벨로 고정되고 또한 이 강유전체캐패시터의 다른쪽 전극과 비트선 사이에 전하전송용 트랜지스터가 접속된 구성으로 되며, 상기 강유전체캐패시터의 전극간 최대간격을 d(㎝), 상기 강유전체의 자발분극을 반전시켜 거의 변화하지 않도록 하는데 필요한 전장의 강도를 Et(V/㎝)라고 나타내었을 때, Etxd의 값이 상기 비트선의 논리 ″1″과 ″0″에 대응되는 전위치의 1/2정도보다도 작은 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명에 의하면, 비트선은 셀데이터의 억세스가 개시될 때까지 셀플레이트 전위레벨과 거의 같은 레벨로 되어 있다가 억세스가 개시되어 상기 메모리셀의 전하전송용 트랜지스터 및 기준셀의 전하전송용 트랜지스터가 온되기 직전에 2개의 전원인 Vcc전위와 Vss전위중 어느 한쪽부근의 레벨로 설정된다. 그후, 메모리셀의 전하전송용 트랜지스터 및 이 메모리셀의 반대측의 비트선에 접속되어 있는 기준셀의 전하전송용 트랜지스터가 온되어 한쪽의 비트선에는 기준셀에 의해 기준레벨이 발생되고 다른 한쪽의 비트선에는 상기 메모리셀의 데이터에 의해 데이터 레벨이 발생된다. 그후의 동작은 종래의 DRAM에서와 같이 비트선쌍의 레벨이 센스증폭된다. 기입동작시에는 종래의 DRAM과 마찬가지로 데이터의 기입이 가능하게 된다.

[실시예]

이하, 본 발명의 1실시예를 도면을 참조하여 상세히 설명한다.

제1도는 메모리셀에 의해 발생된 비트선쌍의 전위별화를 검지증폭하는 센스증폭기계를 갖춘 반도체메모리로서, 예컨데 종래의 DRAM의 셀데이터센스계에 강유전체캐패시터를 갖춘 메모리셀과 기준셀을 채용한 메모리의 일부(셀이 행렬상태로 배열된 메모리셀어레이의 1컬럼에 대응되는 부분을 대표적으로 추출)를 나타낸 것이다.

도면에서 참조부호

및 BL는 비트선쌍, MC₁및 MC₃는 한쪽 비트선(BL)에 접속되어 있는 메모리셀, MC₂및 MC₄는 다른쪽 비트선(BL)에 접속되어 있는 메모리셀, WL1 및 지2는 한쪽 비트선(BL)에 접속되어 있는 메모리셀의 전하전송용 트랜지스터(T1, T3)의 게이트에 접속되어 있는 워드선, WL1 및 WL2는 다른쪽 비트선(BL)에 접속되어 있는 메모리셀의 전하전송용 트랜지스터(T2, T4)의 게이트에 접속되어 있는 워드선, REF는 메모리셀데이터의 독출레벨에 대한 기준레벨을 발생시켜 비트선에 공급하는 기준레벨발생회로, PR은 비트선 프리차이지회로(Bit Line Pre-chatge Circuit), SA는 비트선쌍의 전위변화를 검지증폭하는 센스증폭기, DQ 및

는 데이터선쌍, G1 및 G2는 비트선쌍 (BL,

)과 데이터선쌍(DQ,

)사이에 접속되어 열선택신호 (CSL)에 의해 스위치 제어되는 비트선 선택 트랜지스터를 각각 나타낸다.

상기 메모리셀(MC₁~MC₄)은 각각 제2도 (a) 및 (b)에 나타낸 바와같이 강유전체(20)가 금속과 같은 도전체로 이루어진 캐패시터전극(21, 22) 사이에 위치한 구조로서, 한쪽 전극(셀플레이트)의 전위(V_PF)가 상기 비트선의 논리 ″1″에 대응되는 전위(VH)와 ″0″에 대응되는 전위(V_L)의 중간정도 레벨의 전위(V_H+V_L)/2로 고정되어 있는 강유전체캐패시터(CF)와 이 강유전체캐패시터(CF)의 다른 한쪽 전극과 비트선(BL 또는

)사이에 접속되어 있으면서 게이트는 워드선(WL)에 접속되어 있는 전하전송용 트랜지스터(TF)로 구성되어 있다. 여기에서 상기 강유전체캐패시터(CF)의 전극사이의 최대간격 d(㎝)은 후술하겠지만 어떠한값이하로 되어있다.

기준레벨발생회로(REF)에는 각각 메모리셀(MC₁~MC₄)의 강유전체캐패시터

(CF)의 1/2정도의 면적과 용량을 갖는 2개의 기준용 강유전체캐패시터와, 이 2개의 기준용 강유전체캐패시터와 1개의 비트선 사이에 각각 접속되어 있는 2개의 전하전송용 트랜지스터로 이루어진 기준셀이 이용되고 있는데, 그 상세한 것은 후술한다.

여기에서 강유전체의 성질은 제4도에 도시하였는바, 횡축은 강유전체에 인가되는 외부전장, 즉, 상기 강유전체캐패시터의 전극(21, 22)사이에 V(v)의 전압이 인가되었을 때의 E(V/㎝)=V(v)/d(㎝)의 값을 나타내고, 종축은 자발분극 P (自發分極)를 나타내고 있는 바, 강유전체에 인가되는 전장과 자발분극과는 히스테리시스의 관계를 가지고 있다.

다음에, 강유전체의 분극영역이 흩어져 있음으로 해서 전체로서의 분극이 나타나지 않은 상태에서 전장을 인가하는 경우를 고려해보자. 우선, E를 정방향으로 증대시켜 가면 분극이 0에서 A까지 증대된다. 분극이 A인 상태는 일정한 방향으로 분극되는 분극영역만으로 되어 분극은 거의 증가히지 않게 된다. 이 때의 전장을 Et로 표현한다. 그리고 난 뒤, E를 감소시켜 0으로 해도 분극은 0이 되지 않고 Ps로 유지되며, 또한 역방향으로 E를 증대시켜 가면 분극은 제4도중의 곡선941)을 따라 A에서 B까지 변화한다. 분극이 B인 상태는 상기 분극이 A인 상태에서의 분극방향과 역방향으로 분극되는 분극영역만으로 되어 분극은 거의 증가하지 않게 된다. 이 때의 전장을 - Et로 표현한다. 다시 Et를 증대시켜 가면 분극은 제4도중의 곡선(42)을 따라 B에서 A까지 변화한다. 이때, E를 0으로 해도 분극은 0이 되지 않고 -Ps로 유지된다.

상기한 바와같이 강유전체가 전극사이에 끼워진 강유전체캐패시터에 전장 Et가 발생되도록 전압을 인가하면, 그 뒤에 상기 전극을 부유상태로 해도 분극의 방향은 자발분극으로서 유지된다. 이 자발분극에 의한 강유전체의 표면전하는 리크등에 의해 자연소멸되지 않으며, 역방향의 전장이 인가되어 분극이 0으로 되지 않는 한, 전장 Et에 의해 발생된 분극의 방향은 유지되며 그 값은 거의 ｜Ps｜그대로이다.

그런데, 제2도(b)에 나타낸 강유전체캐패시터의 전극사이의 최대간격 d(㎝)는 비트선의 논리 ″1″에 대응되는 전위(V_H), 논리 ″0″에 대응되는 전위(V_L)에 의해 강유전체의 분극의 방향이 반전될 수 있도록 설정되어야 한다. 즉, 셀플레이트전위를 V_PF로 나타내면,

V_H-V_PF≒V_PF-V_L

≒(VH+V_L)/2〉Et×d

를 만족시키도록 결정되어야 한다. 여기에서 Et는 사용되는 강유전체에 의해 결정되는 값으로 분극의 방향을 반전시켜 이 값이 포화되도록 하는데에 충분한 전장의 크기이다.

예를들면, Et=1000V/㎝, V_H=5V, V_L=0V이면 V_PF=2.5V이므로 d〈2.5V÷1000V/㎝=25㎛로 하면 된다.

이와같이 전극사이의 간격 d를 설정해 두면 비트선에 V_H를 인가했을 때와 V_L을 인가했을 때 분극이 반대방향을 향하도록 스위치제어를 할 수 있으며, 또한 강제적인 반전을 발생시킬때까지는 일정한 데이터로서의 자발분극을 유지할 수 있다.

다음에 제2도(a)에 나타낸 바와같은 강유전체캐패시터를 갖춘 반도체메모리셀의 구체적인 구조에 대해 기술한다. 강유전체는 전장이 걸린 부분만큼 분극의 방향이 변화한다. 즉, 전장이 걸린 부분의 분극이 단일 영역구조로 변화하기 때문에 연속된 강유전체층에서도 부분마다의 분극상태를 변화시킬 수 있다. 그러므로 종래의 DRAM의 메모리셀의 열산화막과 같은 식으로 이용하여 분극상태로서의 데이터를 불휘발적으로 보존할 수 있다. 이 때 불휘발성메모리에서 주의할 점은 메모리셀의 전극에 직접 연결된 노드의 확산층의 이용을 될 수 있는 한 작게하여 기판전위레벨과의 커플링

(coupling)을 줄이는 것이다. 이 커플링을 줄이지 않으면 전원의 온, 오프시에 기판전위레벨을 매개로 자발분극을 반전시키는 노이즈가 메모리셀을 발생할 위험이 있다.

이상 상술한 점들을 고려한 메모리셀의 평면패턴 및 단면구조를 제5도(a) 및 (b)에 나타내었다. 즉, 실리콘기판(1)의 표면에 소자분리용의 필드산화막(2)이 형성된 후, 소자영역의 기판표면상에 게이트산화막(3)을 매개해서 전하전송용 트랜지스터의 게이트전극(워드선)(4)이 되는 제1도전층인 폴리실리콘이 패터닝형성되어 있다. 다음에 이 게이트전극(4)을 마스크로 해서 상기 전하전송용 트랜지스터의 소오스, 또는 드레인이 되는 불순물확산층영역(5,5')이 형성되어 있고, 또한 기판상에 산화막등의 절연층(6)이 형성되어 있다.

그리고 절연층(6)에 상기 전하전송용 트랜지스터의 소오스(또는 드레인)가 되는 한쪽 불순물확산층영역(5)까지 이르도록 접속구멍이 형성된 후, 이 절연층(6)상에 제2도전층인 폴리실리콘(7)이 퇴적되어 불순물확산층영역(5)으로 도전성 접속이 이루어지며, 이 폴리실리콘(7)이 섬모양

으로 패터닝되어 개개의 메모리셀용으로서 독립된 강유전체캐패시터의 한쪽 전극(7)이 형성된다.

다음에, 기판상의 전면에 걸쳐 각 메모리셀에 공통의 강유전체층(8)이 형성되고 그 위에 제3도전층인 폴리실리콘(9)이 퇴적되며, 이 폴리실리콘(9)과 강유전체층(8)이 패터닝됨으로써 강유전체캐패시터의 다른 한쪽 전극(폴레이트 전극)(9)이 각 메모리셀에 공통으로 형성되어 있다. 이에 따라 제3도전층인 폴리실리콘(9) 아랫부분 이외의 부분에 존재하는 강유전체층을 제거한다.

다음에, 기판상에 산화막등의 층간절연층(10)이 형성되고 이 층간절연층(10)에 상기 전하전송용 트랜지스터의 드레인(또는 소오스)이 되는 다른 한쪽의 불순물확산영역(5')까지 이르도록 접속구멍이 형성된 후, 이 중간절연층(10)위에 제4도전층(11)인 알루미늄, 또는 폴리실리콘, 또는 폴리실리콘과 실리사이드의 복합막이 퇴적되어 불순물확산층영역(5')으로 도전성의 접속이 이루어지는 바, 이 제4도전층(11)이 패터닝되어 비트선(11)으로 된다.

이와 같이 하여 종래 DRAM의 적층구조의 메모리셀과 거의 변함이 없는 구조의 강유전체캐패시터를 갖춘 메모리셀이 실현되므로 메모리셀의 점유면적은 작고 집적도도 종래의 DRAM과 거의 같게 된다.

다음에, 상기한 바와같이 구성된 센스계를 갖는 RAM에 있어서의 메모리셀데이터의 센스동작을 설명한다. 우선, 메모리셀과 비트선사이의 전하의 이용량에 대해 설명한다. 제6도 (a) 및 (b)는 메모리셀이 비트선에 접쇠ㄱ되기 전의 초기상태와 접속된 후의 최종상태(선택상태)에 있어서의 각부의 전위등을 모식적으로 나타낸 것이다. 상기 메모리셀의 강유전체캐패시터(CF)의 셀플레이트전위는 V_PF이고, 이 메모리셀에 기입되어 있는 데이터가 ″0″인지 ″1″인지의 여부에 따라 대향전극(전하전송용 트랜지스터에 접속되어 있는 전극)의 전위 Vi는,

V_L≤Vi≤V_PF또는 V_PF≤Vi≤V_H

가 된다. 이것은 기입되어 있는 데이터가 ″0″일 때는, 우선 Vi=V_L로서 ″0″에 대응되는 자발분극이 이루어지고, 그후 독출기간 이외에는 이 메모리셀을 장시간 억세스하지 않으면 Vi=V_PF로 되도록 전하전송용 트랜지스터를 약하게 온시키기 때문에 억세스간격에 의해 Vi가 V_L과 V_PF의 중간레벨로 되기 때문이다.

마찬가지로, 기입되어 있는 데이터가 ″1″일 때는 Vi=V_H로서 ″1″에 대응되는 자발분극이 이루어지기 때문에 Vi는 V_L와 V_PF의 중간레벨로 된다. 더욱이 여기에서, 최종적으로는 Vi=V_PF로 설정되도록 해 두는것은 전극을 완전한 부유상태로 했을 때, 전하기 리크되는 곳(예를들면, 기판전위레벨의 리크등)에 의해서 전극의 전위가 기입된 자발분극을 반전시킬 수도 있기 때문이다.

비트선의 용량(CB)의 초기레벨을 Vss, 자발분극의 크기를 Ps, 강유전체캐패시터(CF)의 대향면적을 A, 그 용량을 C로 했을 때, 메모리셀이 비트선에 접속된 후의 최종상태(선택상태)에서의 비트선의 전위 Vf를 상기 Vi와 대응시켜 제6도(b)에 나타내었다. 기입되어 있는 데이터가 ″0″일 때는,

Vf=C·Vi/(C+CB)

가 되고, 기입되어 있는 데이터가 ″1″일 때,

Vf=2·A·Ps/(C+CB)

+C·Vi/(C+CB)

가 된다. 즉, 기입되어 있는 데이터가 ″0″인 메모리셀과 기입되어 있는 데이터가 ″1″인 메모리셀에서의 상기 Vf에 최소 2·A·Ps/(C+CB)의 차가 존재한다. 따라서, ″0″과 ″1″의 기준레벨로서 제6도(b)에 나타낸 레벨 V_REF를 설정할 수 있으면 메모리셀의 데이터를 Vi에 무관하게 센스할 수 있게 된다.

이에 대해, 독출전의 비트선전위 V_B가 Vcc일 때는 최종상태(선택상태)에서의 Vf는 제6도(b)에 나타낸 Vf에

C_B·Vcc/(C+CB)

를 가한 것이 된다.

다음에, 상기 기준레벨을 만들어내는 동작을 제7도(a) 및 (b)를 참조하여 설명한다.

제7도 (a) 및 (b)는 제3도에 나타낸 기준레벨발생회로(REF)의 기준셀이 비트선에 접속되기 전의 초기상태와 접속된 후의 최종상태(선택상태)에 있어서의 각 부분의 전위등을 모식적으로 나타낸 것이다.

상기 기준셀의 2개의 기준용 강유전체캐패시터(DCA, DCB)는 각각 상기 메모리셀의 강유전체캐패시터(CF)의 약 반 정도인 면적 A/2와 용량 C/2를 갖는다. 그리고, 한쪽 기준용 강유전체캐패시터(DCA)의 셀플레이트전위를 V_PF(메모리셀의 강유전체캐패시터(CF)의 셀플레이트전위와 동일), 다른쪽 기준용 강유전체캐패시터(DCB)의 셀플레이트전위를 V_P(Vcc전위 또는 Vss단위)로 나타내었다. 또한 제6도의 Vi에 상당하는 전위는 V_PF로 하였다. 독출전의 비트선전위 V_B가 Vss인지 혹은 Vcc인지의 여부에 따라 상기 기준용 강유전체캐패시터(DCA)의 초기상태를 제7도(b)에 나타낸 것과 같이 성정해 둔다.

즉, V_B=Vss이면, 상기 기준용 강유전체캐패시터(DCA)에는 ″1″이 기입되고, V_B=Vcc이면, 상기 기준용 강유전체캐패시터(DCA)에는 ″0″이 기입된다. 또한 기준용 강유전체캐패시터(DCB)의 초기상태는 대향전극의 전위가 V_PF이므로 V_P=Vcc에서는 ″0″, V_P=Vss에서는 ″1″로 되어 있다. 기준셀이 비트선에 접속되면, 기준용 강유전체캐패시터(DCB)는 독출전의 비트선전위 V_B가 Vss와 Vcc중 어느쪽의 레벨로 되어도 셀플레이트전위가 V_P이므로, 이 강유전체의 ″0″, ″1″의 상태는 변하지 않는다. 그리고, 기준용 강유전체캐패시터(DCB)의 비트선전위 V_B와 V_PF와의 관계에 있어서, 상기 기준셀이 비트선에 접속되면 그 내용이 반전되는 레벨로 설정되어 있으므로 상기 기준셀이 비트선에 접속된 후의 최종상태(선택상태)는 독출전의 비트전위 V_B가 Vss인 경우에는

Vf=A·Ps/(C+CB)

+C·V_PF/(C+CB)

가 된다. 이것은 제6도(b)에 도시되어 있는 기준레벨 V_REF에 대응된다.

이에 대하여, 독출전의 비트선전위 V_B가 Vcc인 경우, Vf는 제6도(b)의 V_REF에 C_B·Vcc/(C+CB)가 더해진 전위로 되며, 이것이 독출전의 비트선전위 V_B가 Vcc인 경우의 기준레벨로 된다.

상술한 기준레벨을 발생시키기 위한 기준레벨발생회로(REF)의 구성을 상기 독출전의 비트선전위 V_B가 Vss로 되는 경우에 대응시켜 제3도에 나타내었다. 즉, 비트선쌍(

및 BL)에 각각 1개의 기준셀(

및 RC)이 접속되고 이 비트선쌍(

, BL)에 비트선레벨세트회로(LS)가 접속되어 있다. 비트선(

)에 접속되어 있는 기준셀 (

)은 상기 메모리셀의 강유전체캐패시터(CF)의 1/2정도의 면적(A/2)과 용량(C/2)을 갖는 2개의 기준용 강유전체캐패시터(DC₁및 DC₂)와, 이 2개의 기준용 강유전체캐패시터(DC1, CD₂)의 한쪽 전극과 비트선(

)사이에 각각 대응하여 접속되어 있는 전하전송용 트랜지스터(DT₁및 DT₂)로 이루어져 있다.

마찬가지로 다른 한쪽의 비트선(BL)에 접속되어 있는 기준셀(RC)은 상기 메모리셀의 강유전체캐패시터(CF)의 1/2정도의 면적(A/2)과 용량(C/2)을 갖는 2개의 기준용 강유전체캐패시터(DC₃및 DC₄)와, 이 2개의 기준용 강유전체캐패시터(DC₃, DC₄)의 한쪽 전극과 비트선(BL)사이에 각각 대응하여 접속되어 있는 전하전송용 트랜지스터(DT₃및 DT₄)로 이루어져 있다.

그리고, 한쪽 비트선(BL)에 접속되어 있는 2개의 전하전송용 트랜지스터(DT₁및 DT₂)의 각 게이트에는 더미워드선(DWL)으로 부터 더미워드선신호가 가해지도록 되어 있고, 이 2개의 전하전송용 트랜지스터(DT₁및 DT₂)에 각각 접속되어 있는 기준용 강유전체캐패시터(DC₁및 DC₂)의 다른 한쪽 전극은 Vss전위 및 상기 비트선의 논리 ″1″에 대응되는 전위(V_H)와 ″0″에 대응되는 전위(V_L)의 거의 중간레벨의 전위인

(V_H+V_L)/2로 고정되어 있다. 상기 중간전위가 인가되고 있는 기준용 강유전체캐패시터(DC₂)의 자발분극은 이 기준용 강유전체캐패시터(DC₂)와 접속되어 있는 전하전송용 트랜지스터(DT₂)가 데이터센스시에 있어서 온상태일 때에 반전되도록 그 방향이 설정되어 있다.

그리고 상기 중간전위가 인가되고 있는 기준용 강유전체캐패시터(DC₂)와 전하전송을 트랜지스터(DT₂)의 접속노트(Nd)와 Vcc전위의 사이에 1메모리사이클마다 접속노트(Nd)의 전위를 리세트하기 위한 리세트용 트랜지스터(DS₁)가 접속되어 있고, 이 트랜지스터(DS₁)의 게이트에는 리세트선으로 부터 리세트신호(DCST)가 가해지도록 되어 있다.

이와 마찬가지로 다른 한쪽의 비트선(BL)에 접속되어 있는 2개의 전하전송용 트랜지스터(DT₃및 DT₄)의 각 게이트에는 반전측의 더미워드선(

)으로 부터 더미워드선신호가 가해지도록 되어 있고, 이 2개의 전하전송용 트랜지스터(DT₃및 DT₄)의 다른 한쪽 전극은 중간레벨의 전위 및 Vss전위에 대흥하여 고정되어 있으며, 상기 중간전위가 인가되고 있는 기준용 강유전체캐패시터(DC₃)의 자발분극은 이 기준용 강유전체캐패시터(DC₃)에 접속되어 있는 전하전송용 트랜지스터(DT₃)가 데이터센스시에 있어서 온상태일 때에 반전되도록 그 방향이 설정되어 있다.

또한 상기 중간전위가 인가되고 있는 기준용 강유전체캐패시터(DC3)와 전하전송용 트랜지스터(DT₃)의 접속노드

와 Vcc전위 사이에 1메모리사이클마다 접속노드

의 전위를 리세트하기 위한 리세트용 트랜지스터(DS₂)가 접속되어 있고, 이 트랜지스터(DS₂)의 게이트에는 상기 리세트선으로 부터 리세트신호(DCST)가 가해지도록 되어 있다.

다음에 제1도에 도시한 셀데이터센스계를 갖는 메모리의 동작에 대해 제8도에 나타낸 동작파형 및 제3도의 기준레벨발생회로(REF)를 참조하여 설명한다.

우선, 동작의 개요를 설명한다. 비트선쌍(BL,

)은 메모리셀데이터의 억세스가 개시될 때까지는 셀플레이트전위(V_PF)레벨과 거의 같은 레벨로 되어 있고 억세스가 개시되어 메모리셀의 전하전송용 트랜지스터(T₁~T₄) 및 기준셀의 전하전송용 트랜지스터(DT₁~DT₄)가 온되기 직전에 Vcc전위, Vss전위의 2개의 전원레벨중 한쪽 부근의 레벨(본 실시예에서는 Vss전위)로 설정된다. 이어서 메모리셀의 전하전송용 트랜지스터(T₁~T₄) 및 이 메모리셀과 반대측의 비트선에 접속되어 있는 기준셀의 전하전송용 트랜지스터(DT₁~DT₄)가 온상태로 됨에 따라 이 기준셀내의 1개의 기준용 강유전체캐패시터의 자발분극이 반전되어 한쪽 비트선에는 기준레벨이 발생되고, 다른 한쪽의 비트선에는 상기 메모리셀의 데이터에 의한 데이터레벨이 발생된다. 그 다음 동작은 종래의 DRAM과 마찬가지로 비트선쌍(BL,

)의 레벨이 센스증폭된다.

다음에 상기 동작을 상술한다. 워드선(WL1)이 동작을 개시하여 메모리셀 (MC₁)이 억세스되는 경우를 고려해 보자. 억세스가 개시되기전에는 더미워드선 (DWL,

)이 각각 ″H″레벨이고 기준셀의 전하전송용 트랜지스터(DT₁~DT₄)는 충분한 온상태이며 전체의 워드선(WL1, WL1,

)은 메모리셀의 전하전송용 트랜지스터(T₁~T₄)가 온될 정도의 레벨로 되어 있다. 또한, BLP신호는 ″H″레벨이고 피리차아지회로(PR)의 트랜지스터(P₁~P₃)는 온상태로 되어 있으며 비트선(BL, BL)은 각각 V_PF의 레벨로 되어 있다.

따라서 기준용 강유전체캐패시터(DC₂, DC₃)의 비트선측전극(상기 접속노드 Nd 및 Nd)의 전위는 각각 V_PF메모리셀용 강유전체캐패시터(C₁~C₄)의 비트선측전극의 전위는 각각 V_PF에 가까운 레벨로 되어 있다. 따라서 셀플레이트전위가 Vss인 기준용 강유전체캐패시터(DC₁, DC₄)는 각각 ″1″의 상태로 세트되어 있다. 또한, 셀플레이트전위가 V_PF인 기준용 강유전체캐패시터(DC₂, DC₃)는 전회(前回)의 억세스가 끝난 뒤에 ″1″로 세트되어 진다.

어드레스가 결정되고 억세스가 개시되면, 우선, 더미워드선(DWL,

) 및 전체워드선(WL1,

)이 Vss레벨로 되고 기준셀의 전하전송용 트랜지스터

(DT₁~DT₄) 및 메모리셀의 전하전송용 트랜지스터(T₁~T₄)가 온된다. 이어서 BLP신호가 하강하여 프리차아지회로(PR)의 트랜지스터(P₁~P₃)가 온되고, 비트선(BL,

)은 각각 V_PF레벨로 부터 분리된다. 다음에, BLST신호가 상승하여 비트선레벨세트회로(LS)의 트랜지스터(S₁~S₃)가 온상태가 되고 비트선(BL,

)은 각각 셀데이터 검출을 위한 레벨로 설정되어진다. 본 예에서는 비트선(BL,

)이 Vss레벨로 세트된다.

이어서 BLST신호가 하강하면 데이터를 비트선(BL,

)으로 전송하기 위해 워드선(WL1)및 더미워드선(DWL)의 전위만이 상승하여 메모리셀의 전하전송용 트랜지스터(T₁) 및 기준셀의 전하전송용 트랜지스터(DT₁, DT₂)가 충분히 온상태로 된다. 이 비트선(BL,

)으로 전송되는 데이터의 전송레벨은 제6도 및 제7도에 나타낸 바와 같으며 비트선쌍에는 약 A·Ps/(C+CB)의 레벨차가 생긴다.

따라서 강유전체캐패시터로서는 면적(A)이 크고 강유전체의 자발분극(Ps)이 크며, 비트선용량(CB)이 작을수록 데이터전송량이 크지만, 종래의 DRAM과 다른 점은 셀의 용량은 작은 편이 좋다는 것이다. 이 경우, 면적(A)은 작게 할 수 없으므로 자발분극(Ps)의 반전조건이 허락하는 한, 강유전체를 두껍게 하는 것이 좋다.

또한, 비트선(BL,

)으로 데이터가 전송된 후의 센스증폭은 종래의 일반적인 DRAM과 마찬가지지만, 비트선(BL,

)의 레벨이 항상 Vss측에 있는 점이 다르다. 그러므로 본 실시예에서는 센스증폭은, 우선, SEP신호를 상승시켜 센스증폭기(SA)의 PMOS트랜지스터(SP₁, SP₂)에 의해 Vcc측을 향하여 센스를 행하고 난 뒤 SEN신호를 하강시켜 NMOS트랜지스터(SN₁, SN₂)에 의해 Vss측의 비트선의 레벨이 확보되도록한다. 비트선쌍의 레벨차가 충분히 증폭되면 선택된 CSL신호가 상승하여 트랜지스터 (G₁, G₂)가 온이 되고 이 트랜지스터(G₁, G₂)를 매개로 하여 데이터선(DQ,,

)으로 데이터가 전송됨으로써 독출이 완료된다.

이어서, 다음 사이클을 위한 초기상태를 만드는 동작으로 들어간다. 우선, 지금까지 전위가 상승되어 있던 워드선(WL1) 및 더미워드선(DWL)의 전위가 하강한다. 이어서 SEP신호가 하강하고 SEN신호가 상승해서 센스증폭기(SA)가 리세트됨과 동시에 DSCT신호가 상승하여 트랜지스터(DS₁, DS₂)가 온됨에 따라 점속노드(Nd,

)가 거의 Vcc레벨로 되어 상기 셀플레이트전위가 V_PF인 기준용 강유전체캐패시터(DC₂, DC₃)가 각각 ″1″의 상태로 기입세트된 후, DSCT신호가 하강한다. 그 사이에 BLP신호가 상승하여 트랜지스터(P₁~P₃)가 온됨에 따라 비트선(BL,

)은 각각 프리차아지되어 B_PF와 같은 전위로 된다.

이 비트선(BL,

)이 프리차아지되어 V_PF와 같은 전위로 될 즈음에 더미워드선(DWL,

) 및 모든 워드선(WL1,

, WL2)의 레벨이 상승하여 메모리셀의 전극이 V_PF레벨로 유도된다. 이때 더미워드선(DWL,

)의 전위가 충분히 상승함으로써 다음 사이클에 대비하여 기준용 강유전체캐패시터(DC₁~DC₄)의 전극을 V_PF와 같게 해 두는 것이 필요하지만, 메모리셀에 있어서는 셀의 전극이 V_PF이외의 노드로 리크되는 것을 보충하므로 메모리셀의 전하전송용 트랜지스터(T₁~T₄)는 셀에 자발분극을 반전시킬만한 전장이 걸리지 않도록 약간만 온시키는 것으로 충분하고 상기 메모리셀의 전하전송용 트랜지스터(T₁~T₄)의 임계치전압(V_TH) 정도의 레벨이 되도록 워드선(WL1,

)의 레벨을 천천히 상승시키는 것이 좋다.

이렇게 함으로써 전체워드선(WL1,

, WL2)의 레벨을 상승시킬 때의 전력과 전류피크를 최대한 작게할 수 있다. 이를 위해 최소사이클로 억세스를 반복할 경우에 상기 메모리셀의 전하전송용 트랜지스터(T₁~T₄)는 온상태로 되어야 한다. 그러므로 사이클이 길 때, 즉, 메모리셀의 억세스가 개시되기 전에 상기 비트선쌍이 상기 중간레벨의 전위와 같아질 때까지 걸리는 기간이 길 때는 메모리셀전극이 리크되는 것을 보충하여 V_PF레벨부근으로 보존시킴으로써 강유전체자발분극이 반전되지 않게끔 메모리셀의 전하전송용 트랜지스터(T₁~T₄)가 온상태로 설정되도록 구성되어 셀데이터가 파괴되지 않도록 보호할 수 있게 된다.

이상, 독출전의 비트선(V_B)가 Vss가 Vcc방식을 채용하고 있는 경우의 독출동작을 설명하였는데, 독출전의 비트선전위(V_B)가 Vcc인 Vcc방식을 채용하고 있는 경우에는 BLST신호에 의해 제어되는 트랜지스터(S₁~S₃)에 의해 비트선(BL,

)을 각각 Vcc에 가까운 레벨로 설정되도록 하기 위해 트랜지스터(S₁, S₃) 각각의 한쪽 끝단을 Vcc 전위로 접속해 두어야 하고, DCST신호에 의해 제어되는 트랜지스터(DS₁, DS₂)에 의해 기준용 강유전체캐패시터(DC₂, DC₃)에 ″0″이 기입되도록 하기 위해 트랜지스터(DS₁, DS₂) 각각의 한쪽 끝단을 Vss전위에 접속시켜야 하며, 또한 센스증폭기(SA)를 동작시키기 위한 PMOS트랜지스터(SP₁, SP₂)와 NMOS트랜지스터(SN₁, SN₂)의 동작순서가 상기한 것과 역으로 되는 것일 Vss 방식을 채용하고 있는 경우와 다르다.

한편, 메모리셀의 데이터기입은 종래의 일반적인 DRAM과 같으므로 그 설명은 생략한다.

이상으로 데이터의 센스증폭동작에 관해 설명하였는바, 불휘발성 RAM으로서 기능하도록 하기 위해서는 또한 전원의 온, 오프시에 있어서 내부신호의 세트, 리세트의 순서에 충분히 주위해야 하는데 그렇지 못했을 경우 과도적인 전압에 의해 강유전체캐패시터의 내용이 바뀌어 기입되는 경우가 있다. 특히 셀플레이트레벨 및 비트선레벨인 V_PF는 부하용량이 크고 전원의 온, 오프시에 천천히 변화한다. 따라서 V_PF레벨과 워드선을 활성화해야 할 타이밍에는 일정한 순서를 정할 필요가 있다.

즉, 셀플레이트레벨 및 비트선쌍의 레벨이 V_PF로 되지 않았을 때 워드선이 동작상태가 되거나 하면 셀의 내용이 파괴될 위험이 있다. 전원 온시에 있어서 각 노드의 레벨의 동작순서를 개념적으로 제9도에 나타내었다. 여기에서 셀플레이트레벨검출회로 (91)는 셀플레이트레벨을 모니터하는 회로이며 전원 온시의 출력(

_P)은 ″L″인데, 셀플레이트레벨이 거의 V_PF가 되면 출력(

_P)은 ″H″가 된다. 비트선프리차이지레벨검출회로(92)는 비트선의 전위레벨을 모니터하는 회로이며 전원온시의 출력(

_B)은 ″L″이지만, BLP신호가 전원이 온됨과 동시에 상승하여 비트선이 프리차아지되기 식작함에 따라 그 레벨이 거의 V_PF에 달하면 출력(

_B)은 ″H″로 된다.

상기 2개의 신호(

_P.

_B)가 AND게이트(93)에서 AND처리된 출력에 의해 처음으로 워드선레벨발생회로(94)의 출력 및 더미워드선레벨발생회로(95)의 출력이 각각 AND게이트(96, 97)를 거쳐 워드선 및 더미워드선으로 출력됨에 따라 메모리셀 및 기준셀의 비트선측전극이 V_PF로 변화한다. 이때까지는 전하전송용 트랜지스터가 오프로 되어 있으므로 상기 비트선측전극은 부유상태이며 강유전체캐패시터의 강유전체에 자발분극을 반전시킬 정도의 전장이 걸리는 일은 없다.

또한, 더미워드선레벨발생회로(95)의 출력에 의해 더미워드선의 레벨이 정확하게 상승하여 기준셀의 비트선측전극의 레벨이 정확하게 V_PF로 되고 나서 처음으로 메모리제어용의 외부신호를 AND게이트(98)에 의해 받아들여 내부신호를 발생시킬 수 있게 되어 센스를 잘못하는 일 없이 셀에 억세스할 수 있게 된다.

즉, 상기한 전원 온상태에서의 각 전극노드의 전위레벨의 상승시킨스에 의해 셀플레이트레벨 및 비트선쌍의 레벨이 충분히 출력되어 처음으로 셀과 비트선사이의 전하전송용 트랜지스터를 온시킬 수 있고, 이어서 메모리제어용의 외부신호를 받아들일 수 있게 됨에 따라 내부신호가 발생되어 셀데이터의 억세스가 가능하게 된다.

전원오프시에는, 메모리셀 및 기준셀이 비트선과 완전히 분리되고 나서도 비트선레벨 및 셀플레이트레벨이 오프지지 않으면 메모리셀의 강유전체캐패시터의 자발분극이 반전되어 버릴 만큼의 과도전압이 발생할 수 있다. 즉, 셀플레이트레벨(V_PF)과 센스증폭기(SA)의 NMOS트랜지스터(SN₁, SN₂)의 구동신호(SEN)는 충분한 시정수를 가지고 Vcc의 변화에 추종될 필요가 있다.

이를 위한 회로구성을 모식적으로 제10도에 나타내었다. 여기에서 셀플레이트레벨발생회로(101)의 출력인 V_PF와 SEN레벨발생회로(102)의 출력인 SEN은 점선으로 도시된 것과 같이 충분히 큰 용량을 가지고 있으므로 Vcc가 Vss로 오프되어도 직접 Vcc방향으로 전하를 흘려주지 않는 한 천천히 방전되어 레벨이 떨어진다. 이 때문에 2개의 레벨발생회로(101, 102)와 Vcc노드의 사이에 다이오드(103)가 삽입되어 있다. 이것에 의해 회로가 갖는 회로자신의 시정수로 SEN, V_PF출력이 오프되어 가서 제9도의 워드선레벨발생회로(94)나 더미워드선발생회로(95)가 전원오프시 그 직후에 충분히 시간적여유를 가지고 오프되므로 셀이 파괴되는 일은 없다.

즉, 상기한 전원오프시에 있어서의 각 전극노드의 전위레벨의 상승시켄스에 의해 셀플레이트레벨발생회로(101)와 센스증폭기구동레벨발생회로(102)의 각 출력은 메모리제어용의 외부신호를 받아 내부신호를 발생시키는 회로와 전하전송용 트랜지스터를 온시키는 신호의 발생회로가 오프된 후에 완전히 오프된다.

또한, 상기 기준셀의 2개의 기준용 강유전체캐패시터는 상기 실시예에서는 각각 메모리셀의 강유전체캐패시터 용량의 1/2정도의 용량을 갖는 것으로 설명하였으나, 반드시 메모리셀의 강유전체캐패시터의 용량의 약1/2의 용량을 갖지 않아도 좋은데, 이때는 메모리셀의 강유전체캐패시터의 용량과의 차에 따른 분극의 반전량이 얻어진다.

또한 상기 설명에서는 기준셀의 2개의 기준용 강유전체캐패시터가 각각 다른 전하전송용 트랜지스터를 매개로 해서 1개의 비트선에 접속되어 있는 예를 들었으나, 이것에 한정되지 않고 제11도에 나타낸 바와 같이 2개의 기준용 강유전체캐패시터(DC₁및 DC₂)를 1개의 전하전송용 트랜지스터(DT₁)를 공통으로 매개해서 한쪽 비트선 (BL)에 접속하는 한편, 2개의 기준용 강유전체캐패시터(DC₃, DC₄)를 1개의 전하전송용 트랜지스터(DT₃)를 공통으로 매개해서 다른 한쪽 비트선(BL)에 접속하도록 해도 상기 설명과 동일한 동작 및 효과를 얻을 수 있다.

[발명의 효과]

상술한 바와 같이 본 발명에 따른 반도체메모리에 의하면, 상기한 바와 같은 소정의 구조를 갖는 강유전체캐패시터를 갖춘 셀을 이용하여 상술한 바와 같은 회로방식으로 RAM을 구성함으로써 종래의 DRAM과 같은 수준의 집적도를 가지며 또한 리프레쉬가 필요없고, 전원오프시에 불휘발적으로 데이터를 보존시킬 수 있으며, 독출, 기입의 억세스 시간도 종래의 DRAM과 같은 정도인 반도체메모리를 종래 DRAM의 회로설계 및 공정기술과 크게 동떨어지지 않는 회로설계 및 공정기술로 실현할 수 있다. 따라서 본 발명의 반도체메모리는 반도체메모리분야에서 자기디스크의 대체품으로 매우 유효하게 사용될 수 있다.

Claims

메모리셀(MC₁~MC₄)에 의해 발생된 비트선쌍(BL,
)의 전위변화를 검지증폭하는 센스증폭기(SA)를 갖춘 반도체메모리에 있어서, 상기 메모리셀(MC₁~MC₄)은 강유전체를 캐패시터의 전극사이에 끼운 구조의 강유전체캐패시터(C₁~C₄)의 한쪽 전극의 전위가 상기 비트선(BL,
)의 논리 ″1″과 ″0″에 대응하는 전위의 거의 중간레벨로 고정되고, 이 강유전체캐패시터(C₁~C₄)의 다른쪽 전극과 비트선(BL,
)사이에 전하전송용 트랜지스터(T₁~T₄)가 접속된 구성으로 되어 있으며, 상기 강유전체캐패시터(C₁~C₄)의 전극(21, 22)의 최대 각격을 d(㎝)로, 상기 강유전체(C₁~C₄)의 자발분극을 반전시켜 거의 변화하지 않도록 하는데 필요한 전장의 강도을 Et(V/㎝)로 나타내었을 때, Et×d의 값이 상기 비트선(BL,
)의 논리 ″1″과 ″0″에 대응되는 전위의 차이 약 1/2보다도 작은 것을 특징으로 하는 반도체메모리.
제1항에 있어서, 상기 메모리셀(MC₁~MC₄)은, 반도체기판(1)의 소자영역의 기판표면상에 게이트절연막(3)을 매개하여 전하전송용 트랜지스터(T₁~T₄)의 게이트전극(4) (및 워드선)으로 되는 제1도전층이 패터닝형성되고, 이 게이트전극(4) 및 기판(1)위에 절연층(6)이 형성되며, 이 절연층(6)위에 제2도전층(7)이 섬형태로 패터닝형성되어 개개의 메모리셀용으로서 독립된 강유전체캐패시터(C₁~C₄)의 한쪽 전극이 형성됨과 더불어 상기 절연막(3)에 형성된 접속구멍을 매개해서 상기 전하전송용 트랜지스터(T₁~T₄)의 소오스(또는 드레인)가 되는 기판의 불순물확산층영역(S)으로 도전성 접속이 이루어지고, 이 제2도전층(7)상에 각 메모리셀에 공통적인 강유전체층(8) 및 제3도전층(9)이 순차퇴적되고 패터닝되어 상기 강유전체캐패시터의 다른 한쪽 전극(플레이트전극)이 형성되고, 이 제3도전층(9)상 및 기판상에 층간절연층(10)이 형성되며, 이 층간절연층(10)위에 제4도전층(11)이 패터닝형성되어 비트선(BL,
)이 형성됨에 따라 상기 층간절연층(10)에 형성된 접속구멍을 매개로 상기 전하전송용 트랜지스터(T₁~T₄)의 드레인(또는 소오스)으로 되는 기판의 불순물확산층영역(5')으로 도전성 접속이 이루어지도록 구성된 것을 특징으로 하는 반도체메모리.
제1항에 있어서, 상기 메모리셀(MC₁~MC₄)의 데이터 비트선(BL,
)으로의 독출레벨에 대한 기준레벨을 발생시키는 기준레벨발생회로(REF)는, 상기 비트선상 (BL,
)의 각 비트선(BL,
)에 각각 기준셀(RC,
)이 접속된 구성으로 되고, 상기 기준셀(RC,
)은 2개의 기준용 강유전체캐패시터(DC₁, DC₂)가 전하전송용 트랜지스터(DT₁, DT₂)를 매개로 상기 비트선(BL,
)중의 한쪽 비트선에 접속된 구성으로 되어 있는 것을 특징으로 하는 반도체메모리.
제3항에 있어서, 상기 2개의 기준용 강유전체캐패시터(DC₁, DC₂)는 각각 상기 메모리셀(MC₁~MC₄)의 강유전체캐패시터(C₁~C₄)와 거의 같은 구조이며 이 메모리셀

(MC₁~MC₄)의 강유전체캐패시터(C₁~C₄)의 1/2정도의 면적과 용량을 갖는 것을 특징으로 하는 반도체메모리.
제4항에 있어서, 상기 2개의 기준용 강유전체캐패시터(DC₁, DC₂)중 한쪽 캐패시터는 전하전송용 트랜지스터(T₁~T₄)측의 전극에 대항되는 대향전극이 전원레벨의 전위(Vss)로 고정되고, 다른 한쪽 캐패시터는 전하전송용 트랜지스터(T₁~T₄)측의 전극에 대향되는 대향전극이 상기 비트선(BL,
)의 논리 ″1″에 대응되는 전위와 ″0″에 대응되는 전위의 중간정도의 레벨의 전위 ((VH+VL)/2)로 고정되어 있으며, 상기 메모리셀(MC₁~MC₄)의 데이터센스시에 상기 전하전송용 트랜지스터(T₁~T₄)가 온되어 상기 캐패시터(DC₁, DC₂)가 상기 비트선(BL,
)에 접속되면 상기 전원레벨의 전위(Vss)로 고정된 대향전극을 갖는 한쪽 캐패시터의 강유전체자발분극은 반전되지 않으면서 상기 중간레벨의 전위로 고정된 대향전극을 갖는 다른 한쪽의 캐패시터의 강유전체자발분극은 반전되도록 미리 상기 강유전체자발분극이 설정되어 있는 것을 특징으로 하는 반도체메모리.
제5항에 있어서, 상기 비트선쌍(BL,
)은 메모리셀데이터의 억세스가 개시될 때까지는 상기 비트선의 논리 ″1″에 대응되는 전위와 ″0″에 대응되는 전위의 중간정도 레벨의 전위((VH+VL)/2)로 세트되어 있고, 상기 기준레벨발생회로(REF)중의 기준용 강유전체캐패시터(DC₁, DC₂)의 전하전송용 트랜지스터(DT₁, DT₂)측의 전극도 상기 중간레벨의 전위로 세트되어 있으며, 억세스가 개시되면 상기 메모리셀 (MC₁~MC₄)의 전하전송용 트랜지스터(DT₁, DT₂)및 기준셀의 전하전송용 트랜지스터 (DT₁~DT₄)가 온되기 직전에 비트선쌍(BL,
)의 전위가 전원레벨(Vcc 또는 Vss)부근으로 설정되고, 이어서 메모리셀의 전하전송용 트랜지스터(T₁~T₄) 및 이메모리셀의 반대측의 비트선에 접속되어 있는 기준셀의 전하전송용 트랜지스터가 온되며, 비트선쌍(BL,
)중 한쪽 비트선에는 상기 메모리셀의 데이터에 의한 전위변화가 발생되고 다른 한쪽 비트선에는 상기 2개의 기준용 강유전체캐패시터(DC₁, DC₂)중 1개의 캐패시터의 자발분극이 반전됨에 따라 기준레벨로서의 전위변화가 발생되도록 구성되어 있는 것을 특징으로 하는 반도체메모리.
제6항에 있어서, 전원 온시에는, 상기 메모리셀(MC₁~MC₄)의 강유전체캐패시터(C1~C₄)의 한쪽 전극에 가해지는 고정전위로서의 상기 중간레벨과 상기 비트선쌍 (BL,
)에 가해지는 상기 중간레벨이 각각 확정된 후에 상기 메모리셀(MC₁~MC₄)의 전하전송용 트랜지스터(T₁~T₄) 및 기준셀의 전하전송용 트랜지스터(DT₁~DT₄)가 온되는 것이 가능하게 되며, 이 상태가 되어 처음으로 메모리제어용의 외부신호를 받아들여 내부신호를 발생시켜 메모리셀데이터의 억세스를 행하도록 되어 있는 것을 특징으로 하는 반도체메모리.
제6항에 있어서, 전원오프시에는, 외부신호를 받아 내부신호를 발생시키는 회로(98) 및 상기 전하전송용 트랜지스터를 구동시키는 회로(96, 97)가 완전히 리세트된 후에 상기 메모리셀(MC₁~MC₄)의 강유전체캐패시터(C₁~C₄)의 한쪽 전극에 가해지는 고정전위로서의 상기 중간레벨과 상기 비트선쌍(BL,
)에 가해지는 상기 중간레벨의 전위를 발생시키는 회로(101) 및 상기 비트선(BL,
)의 레벨을 검지증폭하는 센스계의 구동신호발생회로(102)가 완전히 오프되도록 되어 있는 것을 특징으로 하는 반도체메모리.
제6항에 있어서, 상기 비트선쌍(BL,
)이 메모리셀데이터의 억세스가 개시되기 전에 상기 중간레벨의 전위와 같아질 때까지 걸리는 기간이 길 때는 상기 메모리셀의 전하전송용 트랜지스터(T₁~T₄)가 온상태로 설정되도록 되어 있는 것을 특징으로 하는 반도체메모리
제5항에 있어서, 상기 2개의 기준용 강유전체캐패시터(DC₁, DC₂)중 상기 대향전극이 상기 중간레벨의 전위로 고정되어 있는 한쪽의 캐패시터(DC₂)는 전하전송용 트랜지스터(DT₂)측의 전극이 1개의 트랜지스터(DS₁)를 매개로 전원레벨의 전위에 접속되도록 구성되어 있는 것을 특징으로 하는 반도체메모리