JP3067200B2

JP3067200B2 - 半導体記憶装置

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Publication number: JP3067200B2
Application number: JP32083090A
Authority: JP
Inventors: 秀勝小野瀬; 隆一斉藤; 裕小林; 三千男大上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-11-27
Filing date: 1990-11-27
Publication date: 2000-07-17
Anticipated expiration: 2015-07-17
Also published as: JPH04192173A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体記憶装置に係り、特に、強誘電体をゲ
ート絶縁膜を用いた電界効果トランジスタを、メモリセ
ルとして用いた半導体記憶装置に関する。

（従来技術）従来から、大容量の半導体記憶装置としてダイナミッ
ク型ランダムアクセスメモリ（以下、DRAMと略する）が
知られている。DRAMでは１個のトランジスタと１個の容
量素子のみで１ビットのメモリセルが構成されるために
高集積化、大容量化が可能である。

また、他の半導体記憶装置と同様に、機械的な可動部
が無いため、磁気記憶装置や光ディスク装置などの可動
部を有する記憶媒体に比べて動作速度が速いという利点
を有している。

DRAMをさらに大容量化し、ビットコストを低減するた
めには、素子の加工寸法を微細化してメモリセルの占め
る面積を縮小することが有効である。しかし、そのため
には高度な製造装置と製造技術が必要とされるので、加
工寸法の微細化にともなって開発コストや製造コストが
増大し、歩留低下などの新たな問題を引き起こしてしま
う。

また、DRAMは揮発性であるために電力を取り除くと記
憶情報が失われてしまう。したがって、記憶保持のため
には電力を常に供給しておかなければならず、使用範囲
が限定されてしまうという問題があった。

これらの問題を解決するために、米国特許第3832700
号明細書、特開昭51−274号公報、特開昭51−21790号公
報などでは、第７図に示したような、ゲート絶縁膜に強
誘電体を用い、ゲート絶縁膜の電気分極作用によって情
報を蓄積することの可能な強誘電体ゲートFET（以下、M
FSFET）をメモリセルとして用いることが提案されてい
る。

第７図において、Ｐ基板10内のＰウエル表面にはn⁺ソ
ース／ドレイン13、14が形成され、チャネル領域上には
強誘電体膜11を介してゲート電極12が形成されている。

第８図は、強誘電体膜11の分極Ｐと印加電界Ｅとの関
係を示した図であり、強誘電体がこのようなヒステリシ
ス特性を有することは周知である。

すなわち、正方向に印加電界を増大していくと分極が
増大し、やがて電界Ｂで飽和する。その後、印加電界を
弱めて零としても分極は零にはならず、残留電気分極Ｐ
（０）を有する。

次いで、逆方向に印加電界を増大していくと、保持電
界Ｃの値に達したときに分極が零になり、さらに印加電
界を増大していくと、電界Ｄで逆方向の分極が飽和す
る。その後、逆方向の印加電界を弱めて零としても分極
は零にはならず、残留電気分極Ｐ（１）を有する。次い
で、正方向に印加電界を増大していくと、保持電界Ａの
値に達したときに分極が零になる。

したがって、強誘電体膜をゲート絶縁膜とするMFSFET
に対するデータの書き込みは、強誘電体の残留電気分極
を所定の向きに設定することによって可能になる。

第９図はMFSFETの動作を説明するための図であり、MF
SFETを構成する前記ゲート電極12、強誘電体膜11、およ
び基板10のエネルギ帯を模式的に表している。

同図（ａ）に示したように、ゲート電極12から基板10
へ向かう方向に電界E1を一度印加すると、以後は基板お
よびゲート電極を接地電位としても残留電気分極Ｐ
（０）によってチャネル領域に電子90が集中する。

その結果、当該FETは、ゲート電圧が印加されていな
い状態でもソース／ドレイン13、14が電気的に接続され
て電流が流れるデプリーション型のFETとして機能す
る。

一方、同図（ｂ）に示したように、基板からゲート電
極へ向かう方向に電界E2を一度設定すると、以後は基板
およびゲート電極を接地電位としても残留電気分極Ｐ
（１）によってチャネルに正孔91が集中する。

その結果、当該FETは、ゲート電圧が印加されていな
い状態ではソース／ドレイン13、14が電気的に絶縁され
て電流が流れていないエンハンス型のFETとして機能す
る。

第10図は、MFSFETがデプリーション型として機能した
場合およびエンハンス型として機能した場合のソース・
ドレイン電流Idとゲート電圧Vgとの関係を示した図であ
る。

以上のような特性を利用して、データの書き込みは、
ゲート電極12と基板10との間に所定の向きの電圧を印加
して残留電気分極の向きを設定することにより、その機
能をデプリーション型またはエンハンス型にすることに
よって行われ、データの読み出しは、ソース／ドレイン
13、14間の導通、非導通によって判定することができ
る。

（発明が解決しようとする課題）上記した従来技術では、MFSFET単体の動作について論
じられるだけで、当該MFSFETを集積化して記憶装置を構
成する際の、各MFSFET間の接続方法や、データの読み出
し、書き込み方法が具体化されておらず、MFSFETを用い
た半導体記憶装置の具体的な構成が提案されていなかっ
た。

本発明の目的は、MFSFETを用いた半導体記憶装置の具
体的な構成を提供することにある。

（課題を解決するための手段）上記した目的を達成するために、本発明では、MFSFET
を行列状に配置してなる半導体記憶装置において、各行
のMFSFETのゲート電極を共通接続するワードライン群
と、各行のMFSFETのソース／ドレインの一方を共通接続
するビットライン群と、各列のMFSFETのソース／ドレイ
ンの他方を共通接続すると共に各MFSFETにウエル電位を
供給するプレートライン群とを具備し、読み出した時には、読み出し対象のMFSFETに接続され
たワードラインおよびプレートラインを“H"レベルと
し、そのときのビットラインの電位を検出するようにし
た。

書き込み時には、書き込みデータに応じてワードライ
ンおよびプレートラインの一方を“H"レベル、他方を
“L"レベルとするようにした。

（作用）例えばデータとして“1"を書き込む場合には、ワード
ラインを“H"レベル、プレートラインを“L"レベルとす
る。この結果、前記した残留電気分極Ｐ（０）が生じ、
MFSFETはゲート電圧が0Vでも導通状態となるデプリーシ
ョン型のトランジスタとして機能するようになる。

また、データとして“0"を書き込む場合には、ワード
ラインを“L"レベル、プレートラインを“Ｈ“レベルと
する。この結果、前記した残留電気分極Ｐ（１）が生
じ、MFSFETはゲート電圧が0Vでは導通状態とならないエ
ンハンス型のトランジスタとして機能するようになる。

一方、書き込まれた情報を読み出す場合に、ワードラ
インおよびプレートラインを“H"レベルにすると、デー
タとして“1"が書き込まれている場合にはMFSFETがデプ
リーション型のトランジスタとして機能するので、ビッ
トラインの電位は“H"レベルとなる。

また、データとして“0"が書き込まれているとMFSFET
はエンハンス型のトランジスタとして機能するので、ビ
ットラインの電位は“L"レベルとなる。

（実施例）以下、図面を参照して本発明を詳細に説明する。

第１図は本発明の記憶装置の１セルの構成を示した回
路図、第２図は第１の記憶セルをｎ行ｍ列状に多数配置
した場合の各セル間の接続方法を示した回路図である。

第１図において、MFSFET1のゲート電極12はワードラ
イン（以下、WLと略する）に接続されている。一方のソ
ース／ドレイン13はプレートライン（以下、PLと略す
る）に接続され、他方のソース／ドレイン14はビットラ
イン（以下、BLと略する）に接続されている。MFSFET1
の基板電位（ウエル電位）はPLの電位と同電位となって
いる。

また、第２図においてWL1、WL2、…WLnの一端はWLデ
コーダ・ドライバ21に接続され、PL1、PL2、…、PLmの
一端はPLデコーダ・ドライバ22に接続され、BL1、BL2、
…、BLnの一端は、センスアンプ（以下、SAと略する）2
3a、23b、…に接続されている。

SAは、プリチャージされている２種類の入力信号を比
較し、レベルの低い信号はより低く、レベルの高い信号
はより高くなるように増幅して出力する。したがって、
基準信号と検出信号とをSAに入力すれば、検出信号が基
準信号との大小関係に応じて２値化されるので、検出信
号の大小判定が容易に行えるようになる。

第３図は当該記憶装置の読み出し動作のタイミングチ
ャートである。

例えば、第２図のMFSFET1Aの記憶情報を読み出す場
合、初めにBL1の電位を0Vとし、次いでSA23aに接続され
た基準ラインRL1の基準電位をVcc（電源電位）/2にプリ
チャージする。

次いで、MFSFET1Aの導通状態を判定するためにPL1の
電位をVccとするが、このとき、MFSFET1Aのゲートと基
板との電位差によってデータが書き替えられてしまわな
いように、WL1の電位もVccとしてゲートと板との電位差
をなくする。

また、PL1およびWL1以外のPL2〜PLmおよびWL2〜WLnは
フローティング状態とする。

この結果、MFSFET1Aに“1"が記憶されている、すなわ
ちMFSFET1Aがデプリーション型として機能していると、
BL1の電位が実線で示したように徐々に上昇し、やがて
基準電位Vcc/2よりも高くなるので、ここでSA23aをオン
状態にすると、BL1の電位が5V、RL1の電位が実線で示し
たように0Vとなる。

一方、MFSFET1Aに“0"が記憶されている、すなわちMF
SFET1Aがエンハンス型として機能していると、BL1の電
位は点線で示したように0Vのままであり、SA23bをオン
状態にすると、BL1の電位が0V、RLの電位が点線で示し
たように5Vとなる。

したがって、これらの電位を適宜の手段で検出するこ
とにより読み出し動作が可能になる。

第４図は当該記憶装置の書き込み動作のタイミングチ
ャートである。

MFSFET1Aに“1"を書き込む場合、すなわち、MFSFET1A
をデプリーション型として機能させようとする場合、同
図（ａ）に示したように、PL1の電位を0Vとした状態でW
L1の電位をVccとする。また、PL1およびWL1以外のPLお
よびWLはフローティング状態とする。

同様に、MFSFET1Aに“0"を書き込む場合、すなわち、
MFSFET1Aをエンハンス型として機能させようとする場
合、同図（ｂ）に示したように、WL1の電位を0Vとした
状態でPL1の電位をVccとする。また、PL1およびWL1以外
のPLおよびWLはフローティング状態とする。

ところで、本実施例では、強誘電体膜としてPb（Zr,T
i）O3を用い、膜厚を0.2μｍとした。なお、Pb（Zr,T
i）O3におけるZrの組成比は0.6以下であることが望まし
い。このような構成によれば、ゲート電極と基板間に5V
の電圧を印加すると電界は250KV/cmになり、書き替え電
圧として十分な値となる。また、書き替え時間は１μｓ
である。

また、本実施例では、SAに入力される基準信号の電位
をVcc/2としたので、BL1の電位が“H"レベルあるいは
“L"レベルのいずれであっても、信号の比較が確実に行
えるようになる。

第５図は本発明の他の実施例の回路図であり、本実施
例では、SA23に入力される基準電位をダミーセルから供
給するようにした点に特徴がある。

同図において、MFSFET1aはMFSFET1Aと同一列上で対を
なすダミーセル、MFSFET1bはMFSFET1Bと同一列上で対を
なすダミーセルであり、MFSFET1a、1bには、それぞれMF
SFET1A、1Bの相補的なデータが記憶される。

このような構成において、MFSFET1Aの記憶情報を読み
出す場合、第６図に示したように、初めにBL1、BL1dの
電位を共に0Vとし、次いでWL1、WL1dおよびPL1の電位を
Vccとする。

また、PL1およびWL1以外のPLおよびWLはフローティン
グ状態とする。

この結果、MFSFET1Aに“1"が記憶されていると、BL1
の電位が実線で示したように上昇するが、この場合、ダ
ミーセルMFSFET1aには“0"が記憶されているので、BL1d
の電位は0Vのままである。ここでSA23をオン状態にする
と、BL1の電位が5Vに上昇し、BL1dの電位は0Vのままと
なる。

一方、MFSFET1Aに“0"が記憶されていると、BL1の電
位は点線で示したように0Vのままであるが、この場合、
ダミーセルMFSFET1aには“1"が記憶されているので、BL
1dの電位は点線で示したように徐々に上昇する。ここで
SA23をオン状態にすると、BL1dの電位が5Vに上昇し、BL
1の電位は0Vのままとなる。

したがって、前記同様、これらの電位を適宜の手段で
検出することにより読み出し動作が可能になる。

本実施例によれば、基準電位をダミーセルから供給す
るようにしたので、基準電位を別に入力する場合に比べ
て誤動作の発生確率が減少し、信頼性が向上する。

（発明の効果）以上の説明から明らかなように、本発明によれば、不
揮発性で、非破壊的なデータの書き替えが可能な半導体
記憶装置を提供できるようになる。

【図面の簡単な説明】

第１図は本発明の記憶装置の１セルの構成を示した回路
図、第２図は各セル間の接続方法を示した回路図、第３
図は読み出し動作のタイミングチャート、第４図は書き
込み動作のタイミングチャート、第５図は本発明の他の
実施例の回路図、第６図は他の実施例の読み出し動作の
タイミングチャート、第７図はMFSFETの断面図、第８図
は強誘電体の機能を説明するための図、第９図はMFSFET
の動作を説明するための図、第10図はMFSFETのソース・
ドレイン電流とゲート電圧Vgとの関係を示した図であ
る。 10……Ｐ基板、11……強誘電体膜、12……ゲート電極、
13、14ソース／ドレイン、21……WLデコーダ・ドライ
バ、22……PLデコーダ・ドライバ、23……センスアンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者大上三千男茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (56)参考文献特開平２−64993（ＪＰ，Ａ) 特開昭51−138347（ＪＰ，Ａ) 特開昭50−15446（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/22 G11C 16/04 ＷＰＩ（ＤＩＡＬＯＧ)

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の表面に１組のソース／ドレイ
ンを有し、ゲート絶縁膜の残留電気分極よってデータを
蓄積する電界効果型トランジスタを行列状に配置してな
る半導体記憶装置において、各行のトランジスタのゲート電極を共通接続するワード
ライン群と、各行のトランジスタのソース／ドレインの一方を共通接
続するビットライン群と、各列のトランジスタのソース／ドレインの他方を共通接
続すると共に、各トランジスタに半導体基板電位を供給
するプレートライン群と、１本のワードラインのみを選択的に第１の電位とし、他
のワードラインをフローティング状態にするワードライ
ン選択手段と、１本のプレートラインのみを選択的に第２の電位とし、
他のプレートラインをフローティング状態にするプレー
トライン選択手段と、ワードライン選択手段およびビットライン選択手段の選
択に応答した１本のビットライン電位を検出する電位検
出手段とを具備し、データの読み出し時には、前記第１および第２の電位を
同電位としたときに前記残留電気分極に応じて前記電位
検出手段により検出される前記ビットラインの電位に基
づいてデータを判別し、データの書き込み時には、前記第１および第２の電位の
電位差を、前記ゲート絶縁膜の残留電気分極の向きが前
記書き込みデータに応じた向きとなるようにすることを
特徴とする半導体記憶装置。