JPH0264993A

JPH0264993A - 不揮発性半導体メモリ

Info

Publication number: JPH0264993A
Application number: JP63214910A
Authority: JP
Inventors: Kenji Natori; 名取　研二
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1990-03-05
Anticipated expiration: 2010-05-15
Also published as: JPH0743941B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、不揮発性半導体メモリに係り、特に強誘電体
ゲート膜を有する電界効果型トランジスタ（ＦＥＴ）を
メモリセルに用いてなる非破壊読出型メモリに関する。

（従来の技術）半導体集積回路において、メモリ機能を有する素子とし
ては、第７図に示すような浮遊ゲートを有する構造の絶
縁ゲート型（ＭＯＳ）　トランジスタを用いるのが通常
であり、これはＥ　Ｆ　ＲＯＭ（紫外線消去型再書込み
可能な読出し専用メモリ）に用いられている。

この浮遊ゲート型トランジスタに対する書込みは、ドレ
イン７１や制御ゲート７２に高電圧を印加してアバラン
シェ・ブレークダウンを起こさせ、ゲート酸化膜７３を
通して電子を浮遊ゲート７４に注入する。この浮遊ゲー
ト型トランジスタのソース領域７５・ドレイン領域７１
間の導通、非導通の制御は制御ゲート７２に電圧を印加
して行うが、その時のトランジスタの閾値１ａ圧は浮遊
ゲート７４の電荷の蓄積状況によって大きく異なる。

Ｎチャネル素子の場合、電子が浮遊ゲート７４に注入さ
れていなければ閾Ｉｉｉ電圧は低く、電子か浮遊ゲート
７４に注入されて荷電状態にあれば閾値電圧は高い。

そこで、データの“１″０”を浮遊ゲート７４の電荷の
有無に対応させ、制御ゲート７２に一定電圧を印加した
時のコンダクタンスの差として認識することが可能にな
る。なお、データのすセットは紫外線を照射して浮遊ゲ
ート７４の電荷を放出させて行う。

しかし、上記した浮遊ゲート型トランジスタは、データ
の書込みにアバランシェ・ブレークダウンを起こさせる
ような高電圧を印加する必要があり、古込み時間が通常
の読出し時間に比べてとしく長くかかるという問題があ
る。また、書込みデータの消去には紫外線の照射という
特殊な手続きが必要であるという問題がある。

このようなことから、上記浮遊ゲート型トランジスタは
、ＥＰＲＯＭのメモリセルとして使用されるが、通常の
読出し時間と大きく異ならない時間内にデータの書換え
が可能で、自由に読み書き可能なＲＡＭ　（ランダム・
アクセス・メモリ）としての使用の途は閉ざされていた
。

一方、最近になって、半導体集積回路におけるメモリ機
能を有する素子として強誘電体ゲート膜を有するキャパ
シタが発表（Ｅｌｅｃｔｒｏｎｉｃｓ／Ｆｅｂ。

４．１９８８　Ｐ、３２　：　Ｅｌｅｃｔｒｏｎｉｃｓ
／Ｐｃｂ、１８．１９８８　Ｐ、９１〜Ｐ、９５）され
ている。このキャパシタは、強誘電体ゲート膜の自発分
極特性を利用してデータを保持するものである。このよ
うな強誘電体ゲート膜を有するキャパシタによれば、容
易にデータの書込みおよび読出しが可能であり、しかも
、電源供給を遮断してもデータが保持されているので、
不揮発性ＲＡＭのメモリセルとして使用することができ
る。

ところで、上記したような強誘電体ゲート膜を有するキ
ャパシタを不揮発性ＲＡＭのメモリセルとして使用する
場合、書込みおよび読出しは分極の反転を伴うため、分
極反転の総許容回数が押えられていると長期使用は困難
となる。

これに対し、強誘電体ゲート膜を有するＦＥＴをメモリ
セルとして使用する場合、古込みは分極反転、読出しは
分極反転しないため、分極反転の総許容回数が押えられ
ていると長期使用はキャパシタよりも有利となる。した
がって、上述したＦＥＴをメモリセルとして使７Ｈする
場合の具体的な適用面で望ましい方式が必要とされてい
る。

（発明が解決しようとする課題）本発明は、上記したような強誘電体ゲート膜を有するＦ
ＥＴをメモリセルとして使用する場合の具体的な適用面
で望ましい方式が必要とされている点に鑑みてなされた
もので、強誘電体ゲート膜を有するＦＥＴの特性を活か
した非破壊読出型のメモリセルを有し、電気的にデータ
の書換えが可能で自由に読み書き可能な不揮発性半導体
メモリを提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明の不揮発性半導体メモリは、強誘電体ゲート膜を
有する電界効果型トランジスタＴＭの前後に１個づつ直
列に通常のＭＯＳ）ランジスタＴ１とＴ２とが接続され
てなるメモリセルの複数個を行列状に配列したメモリセ
ルアレイを有することを特徴とする。

（作用）書込み動作に際しては、トランジスタＴ１をオンにする
と共にトランジスタＴ２をオフにし、ビット線からのデ
ータをトランジスタＴＭに印加し、このトランジスタＴ
Ｍのゲート・基板間に所定の向きの電圧を印加する。こ
れにより、トランジスタＴＭは強誘電体が所定の向きの
電気分極状態になり、データの書込みが可能になる。

一方、読出し動作に際しては、トランジスタＴ２をオン
にしておき、トランジスタＴ１をオンにする。ここで、
あらかじめビット線ＢＬ・・・を所定の電位にプリチャ
ージしておくと、トランジスタＴＭが導通している場合
には電流が流れ、このトランジスタＴＭが接続されてい
るビット線の電位が下がる。これに対して、トランジス
タＴＭが導通していない場合には電流が流れないので、
このトランジスタＴＭが接続されているビット線の電位
は変わらない。従って、トランジスタＴＭの導通、非導
通をデータの“１”０°に対応させ、ビット線ＢＬの電
位変化を検出・増幅することでデータの読出しが可能に
なる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は不揮発性ＳＲＡＭ　（スタティック型ＲＡＭ）
の一部を示しており、複数個のメモリセルＭＣ・・・が
行列状に配列されてメモリセルアレイを成している。Ｂ
Ｌ・・・はビット線、ＳＡ・・・はビット線ＢＬに接続
されているセンスアンプ、Ｃ８・・・は各センスアンプ
ＳＡ・・・と入出力線Ｉ１０との間に接続されているカ
ラムスイッチ用のＭＯＳ）ランジスタ、ＣＤは各カラム
スイッチを選択するカラムデコーダである。

各メモリセルＭＣは、強誘電体ゲート膜を有する例えば
Ｐチャネルの電界効果型トランジスタＴＭと、この前後
に１個づつ直列に接続された例えばＮチャネルの通常の
ＭＯＳトランジスタＴ１とＴ２とからなる。メモリセル
ＭＣの一端（トランジスタＴ１の一端）はビット線ＢＬ
に接続されており、メモリセルＭＣの他端（トランジス
タＴ２の他端）は例えば電源電位ＶＣＣの１／２の電位
の基準電位ノードに接続されており、トランジスタＴ　
１のゲートは第１のワード線ＷＬ１に接続され、トラン
ジスタＴ２のゲートは第２のワード線ＷＬ２に接続され
ている。そして、トランジスタＴＭは、基板と例えばソ
ースとが接続されており、そのゲートはＶｃｃ／２電位
の基準電位ノードに接続されている。さらに、ビット線
ＢＬ・・・を所定のタイミングでＶｅｃ／２以上の電位
にプリチャージするプリチャージ回路ＰＲが接続されて
いる。

ここで、トランジスタＴＭの（１■造を第２図を参照し
て説明する。即ち、Ｐ型の半導体基板２１の表面の一部
にＮ型のウェル領域２２が形成され、このウェル領域２
２上の所定領域に強誘電体材料からなる薄いゲート膜２
３を有し、このゲート膜２３上に導電性の材料からなる
ゲート？Ｃｈ　２４を有し、ウェル領域２２中のゲート
膜２３下の両側部分に高；鹿皮のＰ型の不純物拡散層か
らなるソース領域２５およびドレイン領域２６が形成さ
れ、ウェル領域２２の電極領域（高ｌ鹿皮のＮ型の不純
物拡散層）２７とソース領域２５とが接続されている。

なお、強誘電体材料としては、ＢａＴｉ０１やＰ　Ｚ　
Ｔ　（Ｌｃａｄ　Ｚｉｒｃｏｎａｔｃ　Ｔｉｔａｎａｔ
ｃ）などが知られている。

次に、強誘電体ゲート膜２３を有するトランジスタＴＭ
の動作原理を第３図および第４図（ａ）、（ｂ）を参照
して説明する。強誘電体が第３図に示すようなヒステリ
シス特性を−ａすることは周知・である。即ち、正方向
に印加電界を増大していくと電気分極が増大していき、
やがて飽和する。この後、印加電界を弱めていって零に
しても、電気分極は零にならず、残留電気分極Ａを有す
る。

次に、逆方向に印加電界を増大していくと、保持電界Ｂ
の値に達したときに７ｕ気分極が零になり、さらに印加
電界を増大していくと、逆方向の電気分極が飽和する。

この後、逆方向の印加電界を弱めていって零にしても、
電気分極は零にならず、残留電気分極Ｃを有する。

次に、正方向に印加電界を増大していくと、保持電界り
の値に達したときに電気分極が零になる。

従って、第２図の強誘電体ゲート膜２３を有するトラン
ジスタに対するデータの書込みは、強誘電体の残留電気
分極を所定の向きに設定することにより可能になる。即
ち、第４図（ａ）に示すように、ゲート電極２４から基
板（ウェル領域）２２に向かう方向の電界を与えて、ゲ
ート電極２４がら基板２２に向かう方向に残留電気分極
を一度設定すると、以後は基板２２およびゲート電極２
４を、接地電位にしておいても、電気分極によって現れ
る正電荷４０を中和するように、半導体境面に負電荷４
１が蓄積層として形成される。このため、ソース領域２
５とドレイン領域２６とは電気的に絶縁される。

しかし、第４図（ｂ）に示すように、基板２２からゲー
ト電極２４に向かう方向の電界を与えて、基板２２から
ゲート電極２４に向かう方向に残留電気分極を一度設定
すると、以後は基板２２およびゲート電極２４を接地電
位にしておいても、電気分極によって現れる負電荷４２
を中和するように、半導体境面に正電荷が誘起される。

この正電荷は、反転層電荷４３および空乏層電荷４４で
あり、残留電気分極が十分に大きければ、半導体境面に
反転層が１１５成され、この反転層を通じてソ−大領域
２５とドレイン領域２６とは電気的に導通する。即ち、
データの書込みは、基板２２とゲート電極２４との間に
所定の向きの電圧を与えて残留電気分極の向きを設定す
ることにより“１″“０”を書込むことができ、データ
の読出しは、ソース領域２５とドレイン領域２６との間
の導通、非導通により′１”０″を判定することができ
る。

また、強誘電体ゲート膜２３を有するＦＥＴは、電界の
印加のみで“１″　　“０“のデータの書込みが可能で
あり、書込みデータの消去に紫外線の照射という特殊な
手続きが不必要である。

また、強誘電体ゲート膜２３を有するＦＥＴに対するデ
ータの書込み時間は、電気分極の反転に要するスイッチ
時間であり、この値は強誘電体ゲート膜２３の膜厚に比
例し、有効印加電界（電界から保持力を引いた量とほぼ
等しい）に反比例することが知られている。従って、十
分に薄い強誘電体膜を含むゲート膜２３を用いれば、特
に高電圧を用意しなくても、例えばＶｃｃ／２電位（Ｖ
ｅｅ−５Ｖとして２．５Ｖ）で十分に高速に電気分極の
反転およびデータの書込みが可能である。例えば強誘電
体材料としてＢａＴｉＯ３が用いられた厚さ１μｍの強
誘電体ゲート膜２３を用いれば、ＩＶ程度の印加電圧で
電気分極の反転スイッチ時間は４ｎｓ程度であり、通常
の読出し時間なみの高速でデータの書込みが可能となる
ことがわかる。

これに対して、従来の浮遊ゲートを有するＭＯＳトラン
ジスタを用いたＥＰＲＯＭでは、データの書込みのため
に１０Ｖ以上の高電圧を必要とし、データ書込み時間も
１ｍｓ以上の如く極端に長い時間を必要としていた。

次に、第１図のＳＲＡＭにおける書込み動作および読出
し動作について第５図および第６図を参照して説明する
。先ず、書込み動作に際しては、第１のワード線ＷＬＩ
をＶＣＣ電位にしてトランジスタＴ１をオンにすると共
に、第２のワード線ＷＬ２をＶｓｓ電位（接地電位）に
してトランジスタＴ２をオフにし、ビット線ＢＬからの
データをトランジスタＴＭのソース争基板に印加する。

これにより、トランジスタＴＭはゲート・基板間にＶｃ
ｅ／２電位が印加されて強誘電体が所定の電気分極状態
になり、データの書込みが可能になる。

一方、読出し動作に際しては、第２のワード線ＷＬ２を
ｖ　ｃｃ％位にしてトランジスタＴ２をオンにしておき
、第１のワード線ＷＬ１をＶｃｅ電位にしてトランジス
タＴ１をオンにする。ここで、あらかじめプリチャージ
回路ＰＲによりビット線ＢＬ・・・をＶｃｃ／２以上の
電位にプリチャージしておくと、トランジスタＴＭが導
通している場合には電流が流れ、このトランジスタＴＭ
が接続されているビット線ＢＬの電位が下がる。これに
対して、トランジスタＴＭが導通していない場合には電
流が流れないので、このトランジスタＴＭが接続されて
いるビット線ＢＬの電位は変わらない。

従って、トランジスタＴＭの導通、非導通をデータノ“
１”０”に対応させ、ビット線ＢＬの電位変化を対応す
るセンスアンプＳＡにより検出・増幅することでデータ
の読出しが可能になる。

この場合、読出しによる妨害でトランジスタＴＭの強誘
電体の電気分極状態が大きな影響を受けないように、ビ
ット線ＢＬ・・・のプリチャージレベルを前記したよう
にＶｃｃ／２近くの電位に設定する必要がある。

なお、上記したようなメモリセルＭＣは、非破壊読出し
を行い、読出時には電気分極の反転を伴わないので、書
込み回数が余り多くないような使い方（例えばＥＥＰＲ
ＯＭのような使い方）をすれば、電気分極の反転可能な
サイクル数が１０１８サイクル程度でも十分に実用可能
と思われる。この場合、電源のオン、オフ時の電気分極
への妨害を避けるように回路上の工夫をすることが望ま
しい。

なお、上記実施例では、強誘電体ゲート膜２３を有する
トランジスタＴＭの基板をソースに接続し、そのゲート
に一定電位を印加したが、これに限ることなく、トラン
ジスタＴＭの基板・ゲート間に所定の向きの電圧を与え
て残留電気分極の向きを任意に設定し得る構成であれば
、書込みを行うことができる。

また、上記実施例では、強誘電体ゲート膜２３を有する
ＰチャネルのＦＥＴを示したが、強誘電体ゲート膜をａ
するＮチャネルのＦＥＴの場合にも上記実施例の動作に
準じて同様のメモリ機能をＨする。

また、上記実施例では、ゲート膜２３として強誘電体材
料を用いたものを示したが、強誘電体材料と基板２２と
の間あるいは強誘電体材料とゲート電ｔ！ｉ！ｉ２４と
の間に強誘電体でない極薄の絶縁膜（ＳｉＱ２など）を
挟んだような、一部に強誘電体を含む構造の強誘電体ゲ
ート膜２３を用いた場合にも、上記実施例と同様のメモ
リ機能を有する。

［発明の効果〕上述したように本発明によれば、強１秀電体ゲート膜を
ＨするＦＥＴの特性を活がした非破壊読出型のメモリセ
ルを有し、電気的にデータの書換えが可能で自由に読み
書き可能な不揮発性半導体メモリを実現できる。

【図面の簡単な説明】

第１図は本発明の不揮発性半導体メモリの一実施例に係
るＳＲＡＭの一部を示す回路図１．第２図は第１図中の
強誘電体ゲート膜を有するトランジスタの構造を示す断
面図、第３図は強１秀電体材料のヒステリシス特性を示
す図、第・４図（ａ）および（ｂ）は第２図のトランジ
スタの動作を説明するために示す図、第５図は第１図の
ＳＲＡＭの書込み動作を示す波形図、第６図は第１図の
ＳＲＡＭの読出し動作を示す波形図、第７図は従来の浮
遊ゲートを有するＭＯＳ）ランジスタの構造を示す断面
図である。ＭＣ・・・メモリセル、ＴＭ・・・強誘電体ゲート膜を
有するトランジスタ、Ｔ１、Ｔ２・・・ＭＯＳトランジ
スタ、ＷＬｌ、ＷＢ２・・・ワード線、ＢＬ・・・ビッ
ト線、ＳＡ・・・センスアンプ、ＣＳ・・・カラムスイ
ッチ、ＣＤ・・・カラムデコーダ、ＰＲ・・プリチャー
ジ回路。出願人代理人　弁理士　鈴江武彦第図仝第図第４図（ａ）第図（ｂ）

Claims

【特許請求の範囲】

　強誘電体ゲート膜を有する電界効果型トランジスタの
前後に通常の絶縁ゲート型トランジスタが１個づつ直列
に接続されてなるメモリセルの複数個を行列状に配列し
たメモリセルアレイを有することを特徴とする不揮発性
半導体メモリ。