JPH0743941B2

JPH0743941B2 - 不揮発性半導体メモリ

Info

Publication number: JPH0743941B2
Application number: JP21491088A
Authority: JP
Inventors: 研二名取
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: JPH0264993A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、不揮発性半導体メモリに係り、特に強誘電体
ゲート膜を有する電界効果型トランジスタ（FET）をメ
モリセルに用いてなる非破壊読出型メモリに関する。

（従来の技術）半導体集積回路において、メモリ機能を有する素子とし
ては、第７図に示すような浮遊ゲートを有する構造の絶
縁ゲート型（MOS）トランジスタを用いるのが通常であ
り、これはEPROM（紫外線消去型再書込み可能な読出し
専用メモリ）に用いられいる。

この浮遊ゲート型トランジスタに対する書込みは、ドレ
イン71や制御ゲート72に高電圧を印加してアバランシェ
・ブレークダウンを起こさせ、ゲート酸化膜73を通して
電子を浮遊ゲート74に注入する。この浮遊ゲート型トラ
ンジスタのソース領域75・ドレイン領域71間の導通、非
導通の制御は制御ゲート72に電圧を印加して行うが、そ
の時のトランジスタの閾値電圧は浮遊ゲート74の電荷の
蓄積状況によって大きく異なる。Ｎチャネル素子の場
合、電子が浮遊ゲート74に注入されていなければ閾値電
圧は低く、電子が浮遊ゲート74に注入されて荷電状態に
あれば閾値電圧は高い。

そこで、データの“1"、“0"を浮遊ゲート74の電荷の有
無に対応させ、制御ゲート72に一定電圧を印加した時の
コンダクタンスの差として認識することが可能になる。
なお、データのリセットは紫外線を照射して浮遊ゲート
74の電荷を放出させて行う。

しかし、上記した浮遊ゲート型トランジスタは、データ
の書込みにアバランシェ・ブレークダウンを起こさせる
ような高電圧を印加する必要があり、書込み時間が通常
の読出し時間に比べて著しく長くかかるという問題があ
る。また、書込みデータの消去には紫外線の照射という
特殊な手続きが必要であるという問題がある。

このようなことから、上記浮遊ゲート型トランジスタ
は、EPROMのメモリセルとして使用されるが、通常の読
出し時間と大きく異ならない時間内にデータの書換えが
可能で、自由に読み書き可能なRAM（ランダム・アクセ
ス・メモリ）としての使用の途は閉ざされていた。

一方、最近になって、半導体集積回路におけるメモリ機
能を有する素子として強誘電体ゲート膜を有するキャパ
シタが発表（Electronics/Feb.4,1988 P.32:Electronic
s/Feb.18,1988 P.91〜P.95）されている。このキャパシ
タは、強誘電体ゲート膜の自発分極特性を利用してデー
タを保持するものである。このような強誘電体ゲート膜
を有するキャパシタによれば、容易にデータの書込みお
よび読出しが可能であり、しかも、電源供給を遮断して
もデータが保持されているので、不揮発性RAMのメモリ
セルとして使用することができる。

ところで、上記したような強誘電体ゲート膜を有するキ
ャパシタを不揮発性RAMのメモリセルとして使用する場
合、書込みおよび読出しは分極の反転を伴うため、分極
反転の総許容回数が押えられていると長期使用は困難と
なる。

これに対し、強誘電体ゲート膜を有するFETをメモリセ
ルとして使用する場合、書込みは分極反転、読出しは分
極反転しないため、分極反転の総許容回数が押えられて
いると長期使用はキャパシタよりも有利となる。したが
って、上述したFETをメモリセルとして使用する場合の
具体的な適用面で望ましい方式が必要とされている。

（発明が解決しようとする課題）本発明は、上記したような強誘電体ゲート膜を有するFE
Tをメモリセルとして使用する場合の具体的な適用面で
望ましい方式が必要とされている点に鑑みてなされたも
ので、強誘電体ゲート膜を有するFETの特性を活かした
非破壊読出型のメモリセルを有し、電気的にデータの書
換えが可能で自由に読み書き可能な不揮発性半導体メモ
リを提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明の不揮発性半導体メモリは、強誘電体ゲート膜を
有する電界効果型トランジスタTMの前後に１個づつ直列
に通常のMOSトランジスタT1とT2とが接続されてなるメ
モリセルの複数個を行列状に配列したメモリセルアレイ
を有することを特徴とする。

（作用）書込み動作に際しては、トランジスタT1をオンにすると
共にトランジスタT2をオフにし、ビット線からのデータ
をトランジスタTMに印加し、このトランジスタTMのゲー
ト・基板間に所定の向きの電圧を印加する。これによ
り、トランジスタTMは強誘電体が所定の向きの電気分極
状態になり、データの書込みが可能になる。

一方、読出し動作に際しては、トランジスタT2をオンに
しておき、トランジスタT1をオンにする。ここで、あら
かじめビット線BL…を所定の電位にプリチャージしてお
くと、トランジスタTMが導通している場合には電流が流
れ、このトランジスタTMが接続されているビット線の電
位が下がる。これに対して、トランジスタTMが導通して
いない場合には電流が流れないので、このトランジスタ
TMが接続されているビット線の電位は変わらない。従っ
て、トランジスタTMの導通、非導通をデータの“1"、
“0"に対応させ、ビット線BLの電位変化を検出・増幅す
ることでデータの読出しが可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は不揮発性SRAM（スタティック型RAM）の一部を
示しており、複数個のメモリセルMC…が行列状に配列さ
れてメモリセルアレイを成している。BL…はビット線、
SA…はビット線BLに接続されているセンスアンプ、CS…
は各センスアンプSA…と入出力線I/Oとの間に接続され
ているカラムスイッチ用のMOSトランジスタ、CDは各カ
ラムスイッチを選択するカラムデコーダである。

各メモリセルMCは、強誘電体ゲート膜を有する例えばＰ
チャネルの電界効果型トランジスタTMと、この前後に１
個づつ直列に接続された例えばＮチャネルの通常のMOS
トランジスタT1とT2とからなる。メモリセルMCの一端
（トランジスタT1の一端）はビット線BLに接続されてお
り、メモリセルMCの他端（トランジスタT2の他端）は例
えば電源電位Vccの1/2の電位の基準電位ノードに接続さ
れており、トランジスタT1のゲートは第１のワード線WL
1に接続され、トランジスタT2のゲートは第２のワード
線WL2に接続されている。そして、トランジスタTMは、
基板と例えばソースとが接続されており、そのゲートは
Vcc/2電位の基準電位ノードに接続されている。さら
に、ビット線BL…を所定のタイミングでVcc/2以上の電
位にプリチャージするプリチャージ回路PRが接続されて
いる。

ここで、トランジスタTMの構造を第２図を参照して説明
する。即ち、Ｐ型の半導体基板21の表面の一部にＮ型の
ウエル領域22が形成され、このウエル領域22上の所定領
域に強誘電体材料からなる薄いゲート膜23を有し、この
ゲート膜23上に導電性の材料からなるゲート電極24を有
し、ウエル領域22中のゲート膜23下の両側部分に高濃度
のＰ型の不純物拡散層からなるソース領域25およびドレ
イン領域26が形成され、ウエル領域22の電極領域（高濃
度のＮ型の不純物拡散層）27とソース領域25とが接続さ
れている。なお、強誘電体材料としては、BaTiO₃やPZT
（Lead Zirconate Titanate）などが知られている。

次に、強誘電体ゲート膜23を有するトランジスタTMの動
作原理を第３図および第４図（ａ）、（ｂ）を参照して
説明する。強誘電体が第３図に示すようなヒステリシス
特性を有することは周知である。即ち、正方向に印加電
界を増大していくと電気分極が増大していき、やがて飽
和する。この後、印加電界を弱めていって零にしても、
電気分極は零にならず、残留電気分極Ａを有する。

次に、逆方向に印加電界を増大していくと、保持電界Ｂ
の値に達したときに電気分極が零になり、さらに印加電
界を増大していくと、逆方向の電気分極が飽和する。こ
の後、逆方向の印加電界を弱めていって零にしても、電
気分極は零にならず、残留電気分極Ｃを有する。

次に、正方向に印加電界を増大していくと、保持電界Ｄ
の値に達したときに電気分極が零になる。従って、第２
図の強誘電体ゲート膜23を有するトランジスタに対する
データの書込みは、強誘電体の残留電気分極を所定の向
きに設定することにより可能になる。即ち、第４図
（ａ）に示すように、ゲート電極24から基板（ウエル領
域）22に向かう方向の電界を与えて、ゲート電極24から
基板22に向かう方向に残留電気分極を一度設定すると、
以後は基板22およびゲート電極24を接地電位にしておい
ても、電気分極によって現れる正電荷40を中和するよう
に、半導体境面に負電荷41が蓄積層として形成される。
このため、ソース領域25とドレイン領域26とは電気的に
絶縁される。

しかし、第４図（ｂ）に示すように、基板22からゲート
電極24に向かう方向の電界を与えて、基板22からゲート
電極24に向かう方向に残留電気分極を一度設定すると、
以後は基板22およびゲート電極24を接地電位にしておい
ても、電気分極によって現れる負電荷42を中和するよう
に、半導体境面に正電荷が誘起される。この正電荷は、
反転層電荷43および空乏層電荷44であり、残留電気分極
が十分に大きければ、半導体境面に反転層が形成され、
この反転層を通じてソース領域25とドレイン領域26とは
電気的に導通する。即ち、データの書込みは、基板22と
ゲート電極24との間に所定の向きの電圧を与えて残留電
気分極の向きを設定することにより“1"、“0"を書込む
ことができ、データの読出しは、ソース領域25とドレイ
ン領域26との間の導通、非導通により“1"、“0"を判定
することができる。

また、強誘電体ゲート膜23を有するFETは、電界の印加
のみで“1"、“0"のデータの書込みが可能であり、書込
みデータの消去に紫外線の照射という特殊な手続きが不
必要である。

また、強誘電体ゲート膜23を有するFETに体するデータ
の書込み時間は、電気分極の反転に要するスイッチ時間
であり、この値は強誘電体ゲート膜23の膜厚に比例し、
有効印加電界（電界から保持力を引いた量とほぼ等し
い）に反比例することが知られている。従って、十分に
薄い強誘電体膜を含むゲート膜23を用いれば、特に高電
圧を用意しなくても、例えばVcc/2電位（Vcc＝5Vとして
2.5V）で十分に高速に電気分極の反転およびデータの書
込みが可能である。例えば強誘電体材料としてBaTiO₃が
用いられた厚さ１μｍの強誘電体ゲート膜23を用いれ
ば、1V程度の印加電圧で電気分極の反転スイッチ時間は
4ns程度であり、通常の読出し時間なみの高速でデータ
の書込みが可能となることがわかる。

これに対して、従来の浮遊ゲートを有するMOSトランジ
スタを用いたEPROMでは、データの書込みのために10V以
上の高電圧を必要とし、データ書込み時間も1ms以上の
如く極端に長い時間を必要としていた。

次に、第１図のSRAMにおける書込み動作および読出し動
作について第５図および第６図を参照して説明する。先
ず、書込み動作に際しては、第１のワード線WL1をVcc電
位にしてトランジスタT1をオンにすると共に、第２のワ
ード線WL2をVss電位（接地電位）にしてトランジスタT2
をオフにし、ビット線BLからのデータをトランジスタTM
のソース・基板に印加する。これにより、トランジスタ
TMはゲート・基板間にVcc/2電位が印加されて強誘電体
が所定の電気分極状態になり、データの書込みが可能に
なる。

一方、読出し動作に際しては、第２のワード線WL2をVcc
電位にしてトランジスタT2をオンにしておき、第１のワ
ード線WL1をVcc電位にしてトランジスタT1をオンにす
る。ここで、あらかじめプリチャージ回路PRによりビッ
ト線BL…をVcc/2以上の電位にプリチャージしておく
と、トランジスタTMが導通している場合には電流が流
れ、このトランジスタTMが接続されているビット線BLの
電位が下がる。これに対して、トランジスタTMが導通し
ていない場合には電流が流れないので、このトランジス
タTMが接続されているビット線BLの電位は変わらない。
従って、トランジスタTMの導通、非導通をデータの
“1"、“0"に対応させ、ビット線BLの電位変化を対応す
るセンスアンプSAにより検出・増幅することでデータの
読出しが可能になる。この場合、読出しによる妨害でト
ランジスタTMの強誘電体の電気分極状態が大きな影響を
受けないように、ビット線BL…のプリチャージレベルを
前記したようにVcc/2近くの電位に設定する必要があ
る。

なお、上記したようなメモリセルMCは、非破壊読出しを
行い、読出時には電気分極の反転を伴わないので、書込
み回数が余り多くないような使い方（例えばEEPROMのよ
うな使い方）をすれば、電気分極の反転可能なサイクル
数が10¹⁰サイクル程度でも十分に実用可能と思われる。
この場合、電源のオン、オフ時の電気分極への妨害を避
けるように回路上の工夫をすることが望ましい。

なお、上記実施例では、強誘電体ゲート膜23を有するト
ランジスタTMの基板をソースに接続し、そのゲートに一
定電位を印加したが、これに限ることなく、トランジス
タTMの基板・ゲート間に所定の向きの電圧を与えて残留
電気分極の向きを任意に設定し得る構成であれば、書込
みを行うことができる。

また、上記実施例では、強誘電体ゲート膜23を有するＰ
チャネルのFETを示したが、強誘電体ゲート膜を有する
ＮチャネルのFETの場合にも上記実施例の動作に準じて
同様のメモリ機能を有する。

また、上記実施例では、ゲート膜23として強誘電体材料
を用いたものを示したが、強誘電体材料と基板22との間
あるいは強誘電体材料とゲート電極24との間に強誘電体
ではない極薄の絶縁膜（SiO₂など）を挟んだような、一
部を強誘電体を含む構造の強誘電体ゲート膜23を用いた
場合にも、上記実施例と同様のメモリ機能を有する。

［発明の効果］上述したように本発明によれば、強誘電体ゲート膜を有
するFETの特性を活かした非破壊読出型のメモリセルを
有し、電気的にデータの書換えが可能で自由に読み書き
可能な不揮発性半導体メモリを実現できる。

【図面の簡単な説明】

第１図は本発明の不揮発性半導体メモリの一実施例に係
るSRAMの一部を示す回路図、第２図は第１図中の強誘電
体ゲート膜を有するトランジスタの構造を示す断面図、
第３図は強誘電体材料のヒステリシス特性を示す図、第
４図（ａ）および（ｂ）は第２図のトランジスタの動作
を説明するために示す図、第５図は第１図のSRAMの書込
み動作を示す波形図、第６図は第１図のSRAMの読出し動
作を示す波形図、第７図は従来の浮遊ゲートを有するMO
Sトランジスタの構造を示す断面図である。 MC……メモリセル、TM……強誘電体ゲート膜を有するト
ランジスタ、T1、T2……MOSトランジスタ、WL1、WL2…
…ワード線、BL……ビット線、SA……センスアンプ、CS
……カラムスイッチ、CD……カラムデコーダ、PR……プ
リチャージ回路。

Claims

【特許請求の範囲】

【請求項１】強誘電体ゲート膜を有する電界効果型トラ
ンジスタの前後に通常の絶縁ゲート型トランジスタが１
個づつ直列に接続され、一方の絶縁ゲート型トランジス
タはビット線に接続され、他方の絶縁ゲート型トランジ
スタは基準電位ノードに接続され、前記電界効果型トラ
ンジスタが形成される半導体領域は前記電界効果型トラ
ンジスタと前記一方の絶縁ゲート型トランジスタの接続
点に接続されているメモリセル複数個を行列状に配列し
たメモリセルアレイを有することを特徴とする不揮発性
半導体メモリ。
【請求項２】請求項１に記載の不揮発性半導体メモリに
おいて、書込み動作に際して、前記電界効果型トランジスタが形
成される半導体領域に印加する電位は、第１電源電位又
は第２電源電位であり、前記電界効果型トランジスタのゲート電位は、前記第１
電源電位及び前記第２電源電位の中間電位であることを特徴とする不揮発性半導体メモリ。
【請求項３】請求項１に記載の不揮発性半導体メモリに
おいて、書込み動作に際しては、前記一方の絶縁ゲート型トラン
ジスタをオンにし、前記他方の絶縁ゲート型トランジス
タをオフにし、前記ビット線からのデータを前記半導体
領域に印加することにより、前記強誘電体ゲート膜を所
定の電気分極状態にし、読出し動作に際しては、前記ビット線をプリチャージ
し、前記一方の絶縁ゲート型トランジスタ及び前記他方
の絶縁ゲート型トランジスタを共にオンにすることによ
り、前記電界効果型トランジスタの導通、非導通に応じ
て前記ビット線の電位を変化させることを特徴とする不揮発性半導体メモリ。