JPH08279297A - Ｎａｎｄ構造の不揮発性半導体メモリとそのプログラム方法 - Google Patents
Ｎａｎｄ構造の不揮発性半導体メモリとそのプログラム方法Info
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- JPH08279297A JPH08279297A JP7570896A JP7570896A JPH08279297A JP H08279297 A JPH08279297 A JP H08279297A JP 7570896 A JP7570896 A JP 7570896A JP 7570896 A JP7570896 A JP 7570896A JP H08279297 A JPH08279297 A JP H08279297A
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Abstract
(57)【要約】
【課題】 ＮＡＮＤ形メモリセルをもつＥＥＰＲＯＭ
で、消去データを維持するメモリトランジスタのしきい
電圧の変動を確実に防止できるようにする。 【解決手段】 ワード線ＷＬ２へプログラム電圧Ｖｐｇ
ｍを提供してページプログラムを行う場合、隣接ワード
線ＷＬ１，ＷＬ３へ第１パス電圧Ｖｐａｓｓ１より低い
第２パス電圧Ｖｐａｓｓ２を提供する。ビット線ＢＬ１
にＶｃｃが提供されメモリトランジスタＭ２１が消去デ
ータを維持するセルである場合、ワード線電圧の容量カ
ップリングに従ってメモリトランジスタＭ２１の両隣の
メモリトランジスタＭ１１，Ｍ３１が非道通化するの
で、メモリトランジスタＭ２１にプログラム電圧による
局部的昇圧電圧が充電され、しきい値電圧の変化が確実
に防止される。
で、消去データを維持するメモリトランジスタのしきい
電圧の変動を確実に防止できるようにする。 【解決手段】 ワード線ＷＬ２へプログラム電圧Ｖｐｇ
ｍを提供してページプログラムを行う場合、隣接ワード
線ＷＬ１，ＷＬ３へ第１パス電圧Ｖｐａｓｓ１より低い
第２パス電圧Ｖｐａｓｓ２を提供する。ビット線ＢＬ１
にＶｃｃが提供されメモリトランジスタＭ２１が消去デ
ータを維持するセルである場合、ワード線電圧の容量カ
ップリングに従ってメモリトランジスタＭ２１の両隣の
メモリトランジスタＭ１１，Ｍ３１が非道通化するの
で、メモリトランジスタＭ２１にプログラム電圧による
局部的昇圧電圧が充電され、しきい値電圧の変化が確実
に防止される。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リに関するもので、特に、ＮＡＮＤ構造のセルを有する
不揮発性半導体メモリのプログラム回路及び方法に関す
るものである。
リに関するもので、特に、ＮＡＮＤ構造のセルを有する
不揮発性半導体メモリのプログラム回路及び方法に関す
るものである。
【０００２】
【従来の技術】現在の不揮発性半導体メモリは電気的消
去及びプログラムを可能としたものが主流を占め、中で
も特に、チップ上のメモリセルの占有面積を減少できる
ＮＡＮＤ構造のセルを有するＥＥＰＲＯＭの需要が高
い。ＮＡＮＤ構造のセル（“ＮＡＮＤセルユニット”又
は“セルユニット”とする）は、ドレインが対応ビット
線にコンタクトホールを介し接続された第１選択トラン
ジスタと、ソースが共通ソース線に接続された第２選択
トランジスタと、を両端にもち、これら選択トランジス
タの間、即ち第１選択トランジスタのソースと第２選択
トランジスタのドレインとの間に複数のメモリトランジ
スタのチャネル（又はドレイン−ソース通路）を直列接
続した構造をもっている。各メモリトランジスタは、そ
のソース−ドレイン間のチャネル領域上にゲート酸化膜
を介し形成されたフローティングゲートと、このフロー
ティングゲート上に中間絶縁膜を介して形成された制御
ゲートと、を有してなり、このようなＮＡＮＤセルユニ
ットは主に半導体基板内のＰ形ウェルに形成される。Ｎ
ＡＮＤセルユニットはセル当りの選択トランジスタ数や
ビット線コンタクト数を減らすことができるので、ＮＡ
ＮＤセルユニットを有するＥＥＰＲＯＭは、チップ面積
を抑えた高密度化が容易で大メモリ容量を達成しやす
い。
去及びプログラムを可能としたものが主流を占め、中で
も特に、チップ上のメモリセルの占有面積を減少できる
ＮＡＮＤ構造のセルを有するＥＥＰＲＯＭの需要が高
い。ＮＡＮＤ構造のセル（“ＮＡＮＤセルユニット”又
は“セルユニット”とする）は、ドレインが対応ビット
線にコンタクトホールを介し接続された第１選択トラン
ジスタと、ソースが共通ソース線に接続された第２選択
トランジスタと、を両端にもち、これら選択トランジス
タの間、即ち第１選択トランジスタのソースと第２選択
トランジスタのドレインとの間に複数のメモリトランジ
スタのチャネル（又はドレイン−ソース通路）を直列接
続した構造をもっている。各メモリトランジスタは、そ
のソース−ドレイン間のチャネル領域上にゲート酸化膜
を介し形成されたフローティングゲートと、このフロー
ティングゲート上に中間絶縁膜を介して形成された制御
ゲートと、を有してなり、このようなＮＡＮＤセルユニ
ットは主に半導体基板内のＰ形ウェルに形成される。Ｎ
ＡＮＤセルユニットはセル当りの選択トランジスタ数や
ビット線コンタクト数を減らすことができるので、ＮＡ
ＮＤセルユニットを有するＥＥＰＲＯＭは、チップ面積
を抑えた高密度化が容易で大メモリ容量を達成しやす
い。
【０００３】上記のようなＥＥＰＲＯＭのメモリセルア
レイは、行と列のマトリックス状に配列した多数のＮＡ
ＮＤセルユニットで構成される。同一行に配列されたＮ
ＡＮＤセルユニットの第１選択トランジスタのゲート、
直列接続されたメモリトランジスタの制御ゲート、第２
選択トランジスタのゲートはそれぞれ、第１選択線、ワ
ード線、第２選択線に接続され、そして同一行に配列さ
れたＮＡＮＤセルユニットで行ブロックが構成される。
また、同一列に配列されたＮＡＮＤセルユニットの一
端、即ち第１選択トランジスタのドレインは、対応ビッ
ト線に接続され、そしてビット線はページバッファとな
るデータラッチへ接続される。
レイは、行と列のマトリックス状に配列した多数のＮＡ
ＮＤセルユニットで構成される。同一行に配列されたＮ
ＡＮＤセルユニットの第１選択トランジスタのゲート、
直列接続されたメモリトランジスタの制御ゲート、第２
選択トランジスタのゲートはそれぞれ、第１選択線、ワ
ード線、第２選択線に接続され、そして同一行に配列さ
れたＮＡＮＤセルユニットで行ブロックが構成される。
また、同一列に配列されたＮＡＮＤセルユニットの一
端、即ち第１選択トランジスタのドレインは、対応ビッ
ト線に接続され、そしてビット線はページバッファとな
るデータラッチへ接続される。
【０００４】この構造のＥＥＰＲＯＭでは、高速プログ
ラム実行のために、１つの選択ワード線に接続されたメ
モリトランジスタにデータを一気に書込むページプログ
ラムを実施するようにしている。このためにまず、１つ
の選択ワード線に接続のメモリトランジスタをプログラ
ムする前段階として、該当選択ワード線に関連した行ブ
ロック又はメモリセルアレイ内のメモリトランジスタの
消去が実施される。消去は、行ブロック又はメモリセル
アレイ内のワード線に０Ｖを印加しながらセルユニット
を形成したＰ形ウェルに約２０Ｖの消去電圧を印加する
ことによって行われる。これにより、消去対象のメモリ
トランジスタのフローティングゲートからＦ−Ｎ(Fowle
r-Nordheim) 電流で電子が抜け出し、負のしきい値を有
するデプレッションモードのトランジスタとなる。この
消去されたメモリトランジスタはデータ“１”を貯蔵し
ていると仮定する。
ラム実行のために、１つの選択ワード線に接続されたメ
モリトランジスタにデータを一気に書込むページプログ
ラムを実施するようにしている。このためにまず、１つ
の選択ワード線に接続のメモリトランジスタをプログラ
ムする前段階として、該当選択ワード線に関連した行ブ
ロック又はメモリセルアレイ内のメモリトランジスタの
消去が実施される。消去は、行ブロック又はメモリセル
アレイ内のワード線に０Ｖを印加しながらセルユニット
を形成したＰ形ウェルに約２０Ｖの消去電圧を印加する
ことによって行われる。これにより、消去対象のメモリ
トランジスタのフローティングゲートからＦ−Ｎ(Fowle
r-Nordheim) 電流で電子が抜け出し、負のしきい値を有
するデプレッションモードのトランジスタとなる。この
消去されたメモリトランジスタはデータ“１”を貯蔵し
ていると仮定する。
【０００５】メモリトランジスタの消去後にプログラム
が行われる。ページプログラムは、ビット線とそれぞれ
接続されたデコーダのデータラッチに対し外部データ入
力端子を通じた入力データをローディングした後、該デ
ータラッチの貯蔵データを１つの選択ワード線に接続の
メモリトランジスタへ一度に書込む方式である。図１
に、１つの行ブロックに関連するＮＡＮＤセルユニット
の回路図を示し、従来技術のページプログラム方法につ
いて説明する。
が行われる。ページプログラムは、ビット線とそれぞれ
接続されたデコーダのデータラッチに対し外部データ入
力端子を通じた入力データをローディングした後、該デ
ータラッチの貯蔵データを１つの選択ワード線に接続の
メモリトランジスタへ一度に書込む方式である。図１
に、１つの行ブロックに関連するＮＡＮＤセルユニット
の回路図を示し、従来技術のページプログラム方法につ
いて説明する。
【０００６】ワード線ＷＬ２と接続されたメモリトラン
ジスタＭ２１〜Ｍ２ｎに対してプログラムが行われると
仮定する。また、選択メモリトランジスタＭ２１がデー
タ“１”にそしてメモリトランジスタＭ２ｎがデータ
“０”にプログラムされると仮定する。この場合、ビッ
ト線ＢＬｌに接続のデータラッチはデータ“１”を、ビ
ット線ＢＬｎに接続のデータラッチはデータ“０”を、
それぞれプログラムに際して貯蔵している。尚、プログ
ラム中、データ“１”つまり消去データを維持させるメ
モリトランジスタに対応のビット線は非選択ビット線と
定義し、データ“０”つまりデータが変更されるメモリ
トランジスタに対応のビット線は選択ビット線と定義す
る。
ジスタＭ２１〜Ｍ２ｎに対してプログラムが行われると
仮定する。また、選択メモリトランジスタＭ２１がデー
タ“１”にそしてメモリトランジスタＭ２ｎがデータ
“０”にプログラムされると仮定する。この場合、ビッ
ト線ＢＬｌに接続のデータラッチはデータ“１”を、ビ
ット線ＢＬｎに接続のデータラッチはデータ“０”を、
それぞれプログラムに際して貯蔵している。尚、プログ
ラム中、データ“１”つまり消去データを維持させるメ
モリトランジスタに対応のビット線は非選択ビット線と
定義し、データ“０”つまりデータが変更されるメモリ
トランジスタに対応のビット線は選択ビット線と定義す
る。
【０００７】プログラム動作において、ビット線ＢＬ１
〜ＢＬｎには、データラッチの貯蔵データ“１”（電源
電圧Ｖｃｃ）又はデータ“０”（接地電圧０Ｖ）が送ら
れる。また、第１選択線ＳＳＬには電源電圧Ｖｃｃが印
加され、非選択ワード線ＷＬ１，ＷＬ３〜ＷＬ１６には
例えば１０Ｖのパス電圧Ｖｐａｓｓが印加される。選択
ワード線ＷＬ２に対しては、例えば１８Ｖのプログラム
電圧Ｖｐｇｍが印加され、そして第２選択ＧＳＬには第
２選択トランジスタＧＴ１１〜ＧＴ１ｎを非導通化する
０Ｖの電圧が印加される。
〜ＢＬｎには、データラッチの貯蔵データ“１”（電源
電圧Ｖｃｃ）又はデータ“０”（接地電圧０Ｖ）が送ら
れる。また、第１選択線ＳＳＬには電源電圧Ｖｃｃが印
加され、非選択ワード線ＷＬ１，ＷＬ３〜ＷＬ１６には
例えば１０Ｖのパス電圧Ｖｐａｓｓが印加される。選択
ワード線ＷＬ２に対しては、例えば１８Ｖのプログラム
電圧Ｖｐｇｍが印加され、そして第２選択ＧＳＬには第
２選択トランジスタＧＴ１１〜ＧＴ１ｎを非導通化する
０Ｖの電圧が印加される。
【０００８】データ“０”プログラムのメモリトランジ
スタＭ２ｎに対応の選択ビット線ＢＬｎには、データ
“０”に対応する例えば接地電圧が印加される。そし
て、第１選択トランジスタＳＴ１ｎはゲートに電源電圧
Ｖｃｃを受けて導通しており、また、選択ビット線ＢＬ
ｎに接続のメモリトランジスタＭ１ｎ〜Ｍ１６ｎは各制
御ゲートにパス電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇ
ｍを受けて導通しているので、これらのドレイン、ソー
ス、及びチャネルはすべてほぼ接地電圧となる。且つこ
のとき、選択ワード線ＷＬ２に接続のメモリトランジス
タＭ２ｎの制御ゲートにはプログラム電圧Ｖｐｇｍが印
加されるため、当該メモリトランジスタＭ２ｎではその
プログラム電圧ＶｐｇｍによるＦ−Ｎ電流が生じ、フロ
ーティグゲートへ電子が注入される。この結果、メモリ
トランジスタＭ２ｎは正のしきい値電圧を有するエンハ
ンスメントモードのトランジスタに変更され、データ
“０”を記憶する。
スタＭ２ｎに対応の選択ビット線ＢＬｎには、データ
“０”に対応する例えば接地電圧が印加される。そし
て、第１選択トランジスタＳＴ１ｎはゲートに電源電圧
Ｖｃｃを受けて導通しており、また、選択ビット線ＢＬ
ｎに接続のメモリトランジスタＭ１ｎ〜Ｍ１６ｎは各制
御ゲートにパス電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇ
ｍを受けて導通しているので、これらのドレイン、ソー
ス、及びチャネルはすべてほぼ接地電圧となる。且つこ
のとき、選択ワード線ＷＬ２に接続のメモリトランジス
タＭ２ｎの制御ゲートにはプログラム電圧Ｖｐｇｍが印
加されるため、当該メモリトランジスタＭ２ｎではその
プログラム電圧ＶｐｇｍによるＦ−Ｎ電流が生じ、フロ
ーティグゲートへ電子が注入される。この結果、メモリ
トランジスタＭ２ｎは正のしきい値電圧を有するエンハ
ンスメントモードのトランジスタに変更され、データ
“０”を記憶する。
【０００９】一方、消去データ“１”をメモリトランジ
スタＭ２１に維持させるため、非選択ビット線ＢＬ１に
は、データラッチからデータ“１”に対応する例えば電
源電圧Ｖｃｃが印加される。そして第１選択線ＳＳＬに
電源電圧Ｖｃｃが印加されるので、第１選択トランジス
タＳＴ１１のゲートとドレインに電源電圧Ｖｃｃが印加
されることになる。この第１選択トランジスタＳＴ１１
のソースから直列接続されたメモリトランジスタＭ１１
〜Ｍ１６１における各制御ゲートの電圧が０Ｖからパス
電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇｍに増加する
と、メモリトランジスタＭ１１〜Ｍ１６１のドレイン、
ソース、及びチャネルは、容量カップリングによりＶｃ
ｃ−Ｖｔｈの電圧より高い昇圧電圧Ｖｂｔに充電され
る。尚、Ｖｔｈは第１選択トランジスタＳＴ１１のしき
い値電圧である。
スタＭ２１に維持させるため、非選択ビット線ＢＬ１に
は、データラッチからデータ“１”に対応する例えば電
源電圧Ｖｃｃが印加される。そして第１選択線ＳＳＬに
電源電圧Ｖｃｃが印加されるので、第１選択トランジス
タＳＴ１１のゲートとドレインに電源電圧Ｖｃｃが印加
されることになる。この第１選択トランジスタＳＴ１１
のソースから直列接続されたメモリトランジスタＭ１１
〜Ｍ１６１における各制御ゲートの電圧が０Ｖからパス
電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇｍに増加する
と、メモリトランジスタＭ１１〜Ｍ１６１のドレイン、
ソース、及びチャネルは、容量カップリングによりＶｃ
ｃ−Ｖｔｈの電圧より高い昇圧電圧Ｖｂｔに充電され
る。尚、Ｖｔｈは第１選択トランジスタＳＴ１１のしき
い値電圧である。
【００１０】各メモリトランジスタの制御ゲートとソー
ス、ドレイン、チャネルとの間の容量をＣ１、また、チ
ャネル、ソース、ドレインとＰ形ウェルとの間の容量を
Ｃ２とし、Ｃ１／（Ｃ１＋Ｃ２）をカップリング係数ｒ
と定義すると、昇圧電圧Ｖｂｔは次の数式１で表すこと
ができる。尚、ｎはＮＡＮＤセルユニット内のメモリト
ランジスタ数である。
ス、ドレイン、チャネルとの間の容量をＣ１、また、チ
ャネル、ソース、ドレインとＰ形ウェルとの間の容量を
Ｃ２とし、Ｃ１／（Ｃ１＋Ｃ２）をカップリング係数ｒ
と定義すると、昇圧電圧Ｖｂｔは次の数式１で表すこと
ができる。尚、ｎはＮＡＮＤセルユニット内のメモリト
ランジスタ数である。
【数１】Ｖｂｔ＝〔（ｎ−１）ｒＶｐａｓｓ＋ｒＶｐｇ
ｍ〕／ｎ＋Ｖｃｃ−Ｖｔｈ
ｍ〕／ｎ＋Ｖｃｃ−Ｖｔｈ
【００１１】メモリトランジスタＭ１１〜Ｍ１６１のド
レイン、ソース、及びチャネルがＶｃｃ−Ｖｔｈの電圧
まで増加した時点で第１選択トランジスタＳＴ１１は非
導通となり、従ってメモリトランジスタＭ１１〜Ｍ１６
１のドレイン、ソース、及びチャネルは昇圧電圧Ｖｂｔ
に均一に充電される。これによって選択メモリトランジ
スタＭ２１の制御ゲートとドレイン、ソース、及びチャ
ネルとの間の電圧差がＶｐｇｍ−Ｖｂｔとなり、この電
圧差はＦ−Ｎ電流を生じるほど高くないので、メモリト
ランジスタＭ２１のプログラムが防止される。即ち、メ
モリトランジスタＭ２１は消去時の負のしきい値電圧を
維持することになる。このような自己プログラム防止技
術は、１９９４年８月１９日付公開の韓国特許公開９４
−１８８７０号に開示されている。
レイン、ソース、及びチャネルがＶｃｃ−Ｖｔｈの電圧
まで増加した時点で第１選択トランジスタＳＴ１１は非
導通となり、従ってメモリトランジスタＭ１１〜Ｍ１６
１のドレイン、ソース、及びチャネルは昇圧電圧Ｖｂｔ
に均一に充電される。これによって選択メモリトランジ
スタＭ２１の制御ゲートとドレイン、ソース、及びチャ
ネルとの間の電圧差がＶｐｇｍ−Ｖｂｔとなり、この電
圧差はＦ−Ｎ電流を生じるほど高くないので、メモリト
ランジスタＭ２１のプログラムが防止される。即ち、メ
モリトランジスタＭ２１は消去時の負のしきい値電圧を
維持することになる。このような自己プログラム防止技
術は、１９９４年８月１９日付公開の韓国特許公開９４
−１８８７０号に開示されている。
【００１２】
【発明が解決しようとする課題】上記の自己プログラム
防止技術では以下のような改善点が指摘されている。
防止技術では以下のような改善点が指摘されている。
【００１３】パス電圧Ｖｐａｓｓが高い場合、データ
“０”にプログラムされるメモリトランジスタＭ２ｎの
属するＮＡＮＤセルユニット内の非選択メモリトランジ
スタＭ１ｎ，Ｍ３ｎ〜Ｍ１６ｎの各制御ゲート対する電
圧が上がることになるので、これら非選択のメモリトラ
ンジスタＭ１ｎ，Ｍ３ｎ〜Ｍ１６ｎのしきい値電圧が増
加し得ることになる。従って、パス電圧Ｖｐａｓｓを低
めるのが望ましいが、これは一方で、消去データである
データ“１”を維持する選択メモリトランジスタＭ２１
の制御ゲートとドレイン、ソース、チャネルとの間の電
圧差Ｖｐｇｍ−Ｖｂｔの増加につながり、その結果メモ
リトランジスタＭ２１のしきい値電圧増加を招く可能性
をもつ。そこで、選択メモリセルと非選択メモリセルの
しきい値電圧増加にできるだけつながらないようなパス
電圧Ｖｐａｓｓの妥協点が要求される。これにつき図２
を参照してより具体的に説明する。
“０”にプログラムされるメモリトランジスタＭ２ｎの
属するＮＡＮＤセルユニット内の非選択メモリトランジ
スタＭ１ｎ，Ｍ３ｎ〜Ｍ１６ｎの各制御ゲート対する電
圧が上がることになるので、これら非選択のメモリトラ
ンジスタＭ１ｎ，Ｍ３ｎ〜Ｍ１６ｎのしきい値電圧が増
加し得ることになる。従って、パス電圧Ｖｐａｓｓを低
めるのが望ましいが、これは一方で、消去データである
データ“１”を維持する選択メモリトランジスタＭ２１
の制御ゲートとドレイン、ソース、チャネルとの間の電
圧差Ｖｐｇｍ−Ｖｂｔの増加につながり、その結果メモ
リトランジスタＭ２１のしきい値電圧増加を招く可能性
をもつ。そこで、選択メモリセルと非選択メモリセルの
しきい値電圧増加にできるだけつながらないようなパス
電圧Ｖｐａｓｓの妥協点が要求される。これにつき図２
を参照してより具体的に説明する。
【００１４】図２は、パス電圧Ｖｐａｓｓ（横軸）が増
加するときに、選択ビット線に接続のＮＡＮＤセルユニ
ット（選択セルユニット）における非選択メモリトラン
ジスタと、非選択ビット線に接続のＮＡＮＤセルユニッ
ト（非選択セルユニット）における消去データを維持す
る選択メモリトランジスタと、の各しきい値電圧の変動
状態を表したグラフである。曲線Ａは、選択ビット線に
関連したＮＡＮＤセルユニット、即ちデータ“０”プロ
グラムの選択メモリトランジスタの属するＮＡＮＤセル
ユニットにおける非選択メモリトランジスタのしきい値
電圧の変動を示し、曲線Ｂは、消去データ“１”を維持
する選択メモリトランジスタ、即ち非選択ＮＡＮＤセル
ユニットにおける選択メモリトランジスタのしきい値電
圧の変動を示している。この図２のグラフは、メモリト
ランジスタのしきい値電圧が−３Ｖになるように消去を
行った後、１８Ｖのプログラム電圧Ｖｐｇｍを使用して
プログラムを実施し、カップリング係数ｒが約０．６で
ある場合の測定値を用いたものである。
加するときに、選択ビット線に接続のＮＡＮＤセルユニ
ット（選択セルユニット）における非選択メモリトラン
ジスタと、非選択ビット線に接続のＮＡＮＤセルユニッ
ト（非選択セルユニット）における消去データを維持す
る選択メモリトランジスタと、の各しきい値電圧の変動
状態を表したグラフである。曲線Ａは、選択ビット線に
関連したＮＡＮＤセルユニット、即ちデータ“０”プロ
グラムの選択メモリトランジスタの属するＮＡＮＤセル
ユニットにおける非選択メモリトランジスタのしきい値
電圧の変動を示し、曲線Ｂは、消去データ“１”を維持
する選択メモリトランジスタ、即ち非選択ＮＡＮＤセル
ユニットにおける選択メモリトランジスタのしきい値電
圧の変動を示している。この図２のグラフは、メモリト
ランジスタのしきい値電圧が−３Ｖになるように消去を
行った後、１８Ｖのプログラム電圧Ｖｐｇｍを使用して
プログラムを実施し、カップリング係数ｒが約０．６で
ある場合の測定値を用いたものである。
【００１５】同図から分かるように、曲線Ａ，Ｂのパス
電圧Ｖｐａｓｓに対する依存性は相反する特性をもつ。
この場合のパス電圧Ｖｐａｓｓの範囲は、曲線Ａのしき
い値電圧に対する影響ができるだけ小さい範囲で、曲線
Ｂのしきい値電圧に対する影響を最少化できる範囲をと
って定められる。例えば、消去メモリトランジスタのし
きい値電圧が−２Ｖまで変わってもメモリトランジスタ
に対する正常な読出動作が可能であれば、図２の場合、
パス電圧Ｖｐａｓｓは９．５〜１２Ｖの範囲で決定され
る。
電圧Ｖｐａｓｓに対する依存性は相反する特性をもつ。
この場合のパス電圧Ｖｐａｓｓの範囲は、曲線Ａのしき
い値電圧に対する影響ができるだけ小さい範囲で、曲線
Ｂのしきい値電圧に対する影響を最少化できる範囲をと
って定められる。例えば、消去メモリトランジスタのし
きい値電圧が−２Ｖまで変わってもメモリトランジスタ
に対する正常な読出動作が可能であれば、図２の場合、
パス電圧Ｖｐａｓｓは９．５〜１２Ｖの範囲で決定され
る。
【００１６】しかし、グラフから分かる通り、この範囲
内にあるパス電圧Ｖｐａｓｓにあっては曲線Ａ，Ｂのし
きい値電圧は変動する可能性を有するので、データ
“０”プログラムのメモリトランジスタが属した選択Ｎ
ＡＮＤセルユニット内の非選択メモリトランジスタのデ
ータ、或いは消去データを維持すべき選択メモリトラン
ジスタのデータが変更される可能性は残る。特に、選択
ワード線に接続のメモリトランジスタをデータ“０”に
プログラムする場合、プログラム実施後に当該メモリト
ランジスタが例えば１Ｖの所定のしきい値電圧をもって
いなければ、プログラム検証で感知されて再プログラム
が実施される。この場合、該当メモリトランジスタが所
望のしきい値電圧をもつまでプログラムが繰返し実施さ
れるため、このメモリトランジスタの属する選択ＮＡＮ
Ｄセルユニットの非選択メモリトランジスタのしきい値
電圧、或いは選択ワード線に接続の消去データを維持す
べき他の選択メモリトランジスタのしきい値電圧は、デ
ータ反転可能なまでに変化し得る。
内にあるパス電圧Ｖｐａｓｓにあっては曲線Ａ，Ｂのし
きい値電圧は変動する可能性を有するので、データ
“０”プログラムのメモリトランジスタが属した選択Ｎ
ＡＮＤセルユニット内の非選択メモリトランジスタのデ
ータ、或いは消去データを維持すべき選択メモリトラン
ジスタのデータが変更される可能性は残る。特に、選択
ワード線に接続のメモリトランジスタをデータ“０”に
プログラムする場合、プログラム実施後に当該メモリト
ランジスタが例えば１Ｖの所定のしきい値電圧をもって
いなければ、プログラム検証で感知されて再プログラム
が実施される。この場合、該当メモリトランジスタが所
望のしきい値電圧をもつまでプログラムが繰返し実施さ
れるため、このメモリトランジスタの属する選択ＮＡＮ
Ｄセルユニットの非選択メモリトランジスタのしきい値
電圧、或いは選択ワード線に接続の消去データを維持す
べき他の選択メモリトランジスタのしきい値電圧は、デ
ータ反転可能なまでに変化し得る。
【００１７】更に、従来のＥＥＰＲＯＭでは行ブロック
に対し消去を実施し、そして消去した行ブロック内の多
数のワード線を対象にしてプログラムを行わなければな
らない。これは、プログラム対象ではないワード線に接
続のメモリトランジスタに対しても再プログラムを実施
しなければならないという不具合をもつ。従来技術でワ
ード線単位でプログラムを実行できないのは次の理由に
よる。即ち、選択ワード線に接続のプログラム対象の選
択メモリトランジスタのうちいずれか１つでも所定のし
きい値電圧をもっていなければ再プログラムを実行しな
ければならないが、上述のようにパス電圧の妥協範囲で
しきい値電圧は変動し得るので、選択ワード線と非選択
ワード線に対して反復的にプログラム電圧とパス電圧が
印加されると、プログラム失敗となったメモリトランジ
スタ以外のメモリトランジスタにもしきい値電圧の変動
が発生してデータが変化し誤データとなる可能性がある
ためである。
に対し消去を実施し、そして消去した行ブロック内の多
数のワード線を対象にしてプログラムを行わなければな
らない。これは、プログラム対象ではないワード線に接
続のメモリトランジスタに対しても再プログラムを実施
しなければならないという不具合をもつ。従来技術でワ
ード線単位でプログラムを実行できないのは次の理由に
よる。即ち、選択ワード線に接続のプログラム対象の選
択メモリトランジスタのうちいずれか１つでも所定のし
きい値電圧をもっていなければ再プログラムを実行しな
ければならないが、上述のようにパス電圧の妥協範囲で
しきい値電圧は変動し得るので、選択ワード線と非選択
ワード線に対して反復的にプログラム電圧とパス電圧が
印加されると、プログラム失敗となったメモリトランジ
スタ以外のメモリトランジスタにもしきい値電圧の変動
が発生してデータが変化し誤データとなる可能性がある
ためである。
【００１８】また、各メモリトランジスタが数種類のビ
ット情報を記憶するマルチステートメモリセルである場
合の問題もある。この場合、各ステート間のしきい値電
圧の差は非常に小さい。例えば、各メモリトランジスタ
が４種類のビット情報を記憶する４ステートメモリセル
であると仮定すると、最上位ビット情報を示す例えば−
３Ｖのしきい値電圧と、最下位ビット情報を示す例えば
０Ｖのしきい値電圧との間に、２ステートのビット情報
を示すしきい値電圧、例えば−２Ｖと−１Ｖのしきい値
電圧が必要である。このときの各ステート間のしきい値
電圧の差は１Ｖとなる。従ってメモリセルが正常に動作
するために、プログラム電圧Ｖｐｇｍとパス電圧Ｖｐａ
ｓｓによるしきい値電圧の変動は、理論的には最大０．
５Ｖ以下になるべきであり、実際の多様な変数を考慮す
れば現実には約０．１Ｖ以下に抑える必要がある。しか
しながら図２から分かるように、しきい値電圧の変動が
最大０．１Ｖ以下にあるパス電圧Ｖｐａｓｓの範囲は存
在しないので、ＮＡＮＤセルユニットはマルチステート
メモリセルに使用することができない。
ット情報を記憶するマルチステートメモリセルである場
合の問題もある。この場合、各ステート間のしきい値電
圧の差は非常に小さい。例えば、各メモリトランジスタ
が４種類のビット情報を記憶する４ステートメモリセル
であると仮定すると、最上位ビット情報を示す例えば−
３Ｖのしきい値電圧と、最下位ビット情報を示す例えば
０Ｖのしきい値電圧との間に、２ステートのビット情報
を示すしきい値電圧、例えば−２Ｖと−１Ｖのしきい値
電圧が必要である。このときの各ステート間のしきい値
電圧の差は１Ｖとなる。従ってメモリセルが正常に動作
するために、プログラム電圧Ｖｐｇｍとパス電圧Ｖｐａ
ｓｓによるしきい値電圧の変動は、理論的には最大０．
５Ｖ以下になるべきであり、実際の多様な変数を考慮す
れば現実には約０．１Ｖ以下に抑える必要がある。しか
しながら図２から分かるように、しきい値電圧の変動が
最大０．１Ｖ以下にあるパス電圧Ｖｐａｓｓの範囲は存
在しないので、ＮＡＮＤセルユニットはマルチステート
メモリセルに使用することができない。
【００１９】以上のような従来技術に鑑みて本発明は、
上記ＥＥＰＲＯＭのように、プログラム中に選択ワード
線へプログラム電圧、非選択ワード線へパス電圧が印加
されるＮＡＮＤセルユニットを有する不揮発性半導体メ
モリについて、メモリトランジスタのしきい値電圧変動
をより確実に防止できるようなプログラムの技術を提供
することを目的とする。或いは、メモリトランジスタの
しきい値電圧変動をより確実に防止し、ワード線単位で
の消去、プログラムの実行を可能とするようなプログラ
ム回路及び方法を提供する。また、ＮＡＮＤセルユニッ
トでもマルチステート情報を記憶できるように、プログ
ラムによる不必要なメモリトランジスタのしきい値電圧
の変動を防止可能なプログラム回路及び方法を提供す
る。
上記ＥＥＰＲＯＭのように、プログラム中に選択ワード
線へプログラム電圧、非選択ワード線へパス電圧が印加
されるＮＡＮＤセルユニットを有する不揮発性半導体メ
モリについて、メモリトランジスタのしきい値電圧変動
をより確実に防止できるようなプログラムの技術を提供
することを目的とする。或いは、メモリトランジスタの
しきい値電圧変動をより確実に防止し、ワード線単位で
の消去、プログラムの実行を可能とするようなプログラ
ム回路及び方法を提供する。また、ＮＡＮＤセルユニッ
トでもマルチステート情報を記憶できるように、プログ
ラムによる不必要なメモリトランジスタのしきい値電圧
の変動を防止可能なプログラム回路及び方法を提供す
る。
【００２０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、直列接続した複数のフローティング
ゲート形メモリトランジスタを有してなる多数のセルユ
ニットをメモリセルアレイに備えた不揮発性半導体メモ
リにおいて、消去後のプログラムで、前記セルユニット
のうち少なくとも１つを選択して該選択セルユニット内
の１メモリトランジスタを選択しそしてその対応ワード
線へプログラム電圧を提供すると共に、該ワード線に接
続した消去データを維持する他のメモリトランジスタに
おける前記プログラム電圧の容量カップリングで当該他
のメモリトランジスタに接続した隣接メモリトランジス
タが非導通化するようにして前記他のメモリトランジス
タに局部的昇圧電圧を充電するデコーダを備えることを
特徴とする。
るために本発明は、直列接続した複数のフローティング
ゲート形メモリトランジスタを有してなる多数のセルユ
ニットをメモリセルアレイに備えた不揮発性半導体メモ
リにおいて、消去後のプログラムで、前記セルユニット
のうち少なくとも１つを選択して該選択セルユニット内
の１メモリトランジスタを選択しそしてその対応ワード
線へプログラム電圧を提供すると共に、該ワード線に接
続した消去データを維持する他のメモリトランジスタに
おける前記プログラム電圧の容量カップリングで当該他
のメモリトランジスタに接続した隣接メモリトランジス
タが非導通化するようにして前記他のメモリトランジス
タに局部的昇圧電圧を充電するデコーダを備えることを
特徴とする。
【００２１】このようなデコーダは、選択セルユニット
内の選択メモリトランジスタ及びその両隣の隣接メモリ
トランジスタを除いた残りのメモリトランジスタの制御
ゲートに対応のワード線へプログラム電圧より低い第１
パス電圧を提供し、前記隣接メモリトランジスタの制御
ゲートに対応のワード線へ前記第１パス電圧より低い第
２パス電圧を提供するようにすることができる。或い
は、デコーダは、選択メモリトランジスタのビット線側
に接続した隣接メモリトランジスタとビット線との間に
あるメモリトランジスタの制御ゲートに対応のワード線
へプログラム電圧より低い第１パス電圧を提供すると共
に前記ビット線側隣接メモリトランジスタの制御ゲート
に対応のワード線へ前記第１パス電圧より低い第２パス
電圧を提供し、また前記ビット線側隣接メモリトランジ
スタとは反対側の隣接トランジスタの制御ゲートに対応
のワード線へ前記第２パス電圧より低い電圧を提供し、
そして、消去データを維持する他のメモリトランジスタ
の属するセルユニットに対応のビット線及び各セルユニ
ットのビット線接続端に設けられた選択トランジスタの
ゲートに対し第１電圧を提供するようにすることができ
る。
内の選択メモリトランジスタ及びその両隣の隣接メモリ
トランジスタを除いた残りのメモリトランジスタの制御
ゲートに対応のワード線へプログラム電圧より低い第１
パス電圧を提供し、前記隣接メモリトランジスタの制御
ゲートに対応のワード線へ前記第１パス電圧より低い第
２パス電圧を提供するようにすることができる。或い
は、デコーダは、選択メモリトランジスタのビット線側
に接続した隣接メモリトランジスタとビット線との間に
あるメモリトランジスタの制御ゲートに対応のワード線
へプログラム電圧より低い第１パス電圧を提供すると共
に前記ビット線側隣接メモリトランジスタの制御ゲート
に対応のワード線へ前記第１パス電圧より低い第２パス
電圧を提供し、また前記ビット線側隣接メモリトランジ
スタとは反対側の隣接トランジスタの制御ゲートに対応
のワード線へ前記第２パス電圧より低い電圧を提供し、
そして、消去データを維持する他のメモリトランジスタ
の属するセルユニットに対応のビット線及び各セルユニ
ットのビット線接続端に設けられた選択トランジスタの
ゲートに対し第１電圧を提供するようにすることができ
る。
【００２２】また、制御ゲートが対応ワード線へ接続さ
れる複数のフローティングゲート形メモリトランジスタ
を直列接続してなるセルユニットを行と列のマトリック
ス状に多数配列し、１行に配列の前記セルユニットで行
ブロックを構成するようにしたメモリセルアレイを有す
る不揮発性半導体メモリにおいて、選択行ブロックの選
択ワード線に接続された選択メモリトランジスタのうち
の第１グループの選択メモリトランジスタを消去データ
に維持し、残りの第２グループの選択メモリトランジス
タを前記消去データと異なるデータにプログラムする消
去後のプログラムで、前記選択ワード線とこれに隣接し
たワード線を除いたた残りの前記選択行ブロック内ワー
ド線に第１パス電圧を提供すると共に前記隣接ワード線
に前記第１パス電圧より低い第２パス電圧を提供し、前
記第１グループの選択メモリトランジスタは充電とする
と共に前記第２グループの選択メモリトランジスタは放
電とし、そして、前記選択ワード線に前記第１パス電圧
より高いプログラム電圧を提供することにより、前記第
１グループの選択メモリトランジスタの前記充電電圧を
更に高めてしきい値電圧が変更されないように充電する
と共に前記第２グループの選択メモリトランジスタをプ
ログラムするデコーダを有することを特徴とする。
れる複数のフローティングゲート形メモリトランジスタ
を直列接続してなるセルユニットを行と列のマトリック
ス状に多数配列し、１行に配列の前記セルユニットで行
ブロックを構成するようにしたメモリセルアレイを有す
る不揮発性半導体メモリにおいて、選択行ブロックの選
択ワード線に接続された選択メモリトランジスタのうち
の第１グループの選択メモリトランジスタを消去データ
に維持し、残りの第２グループの選択メモリトランジス
タを前記消去データと異なるデータにプログラムする消
去後のプログラムで、前記選択ワード線とこれに隣接し
たワード線を除いたた残りの前記選択行ブロック内ワー
ド線に第１パス電圧を提供すると共に前記隣接ワード線
に前記第１パス電圧より低い第２パス電圧を提供し、前
記第１グループの選択メモリトランジスタは充電とする
と共に前記第２グループの選択メモリトランジスタは放
電とし、そして、前記選択ワード線に前記第１パス電圧
より高いプログラム電圧を提供することにより、前記第
１グループの選択メモリトランジスタの前記充電電圧を
更に高めてしきい値電圧が変更されないように充電する
と共に前記第２グループの選択メモリトランジスタをプ
ログラムするデコーダを有することを特徴とする。
【００２３】即ち本発明によれば、複数のフローティン
グゲート形メモリトランジスタを直列接続してなるセル
ストリングを備えた不揮発性半導体メモリのプログラム
方法において、プログラム中に消去データのしきい値電
圧を維持する選択メモリトランジスタの制御ゲートへプ
ログラム電圧を提供することで該選択メモリトランジス
タの両隣の隣接メモリトランジスタが非導通化するよう
にし、これにより前記選択メモリトランジスタに局部的
昇圧電圧を充電してそのしきい値電圧の変化を防止する
ことを特徴とするプログラム方法が提供される。
グゲート形メモリトランジスタを直列接続してなるセル
ストリングを備えた不揮発性半導体メモリのプログラム
方法において、プログラム中に消去データのしきい値電
圧を維持する選択メモリトランジスタの制御ゲートへプ
ログラム電圧を提供することで該選択メモリトランジス
タの両隣の隣接メモリトランジスタが非導通化するよう
にし、これにより前記選択メモリトランジスタに局部的
昇圧電圧を充電してそのしきい値電圧の変化を防止する
ことを特徴とするプログラム方法が提供される。
【００２４】この場合、選択メモリトランジスタのビッ
ト線側に接続した隣接メモリトランジスタとビット線と
の間のメモリトランジスタの制御ゲートへプログラム電
圧より低い第１パス電圧を印加し、前記ビット線側隣接
メモリトランジスタの制御ゲートへ前記第１パス電圧よ
り低い第２パス電圧を印加するようにできる。そして、
選択メモリトランジスタのビット線とは反対側に接続し
た隣接メモリトランジスタの制御ゲートに第２パス電圧
を印加する、或いは、選択メモリトランジスタのビット
線とは反対側に接続した隣接メモリトランジスタの制御
ゲートに第２パス電圧より低い電圧を印加するようにで
きる。
ト線側に接続した隣接メモリトランジスタとビット線と
の間のメモリトランジスタの制御ゲートへプログラム電
圧より低い第１パス電圧を印加し、前記ビット線側隣接
メモリトランジスタの制御ゲートへ前記第１パス電圧よ
り低い第２パス電圧を印加するようにできる。そして、
選択メモリトランジスタのビット線とは反対側に接続し
た隣接メモリトランジスタの制御ゲートに第２パス電圧
を印加する、或いは、選択メモリトランジスタのビット
線とは反対側に接続した隣接メモリトランジスタの制御
ゲートに第２パス電圧より低い電圧を印加するようにで
きる。
【００２５】或いはまた、本発明によれば、対応ワード
線へ制御ゲートを接続した複数のフローティングゲート
形メモリトランジスタを直列接続してなる多数のセルユ
ニットから構成されたメモリセルアレイをもち、プログ
ラムで、前記セルユニットのうちの少なくとも１つを選
択し、該選択セルユニットのうちの１メモリトランジス
タを選択するデコーダを備えた不揮発性半導体メモリに
おいて、前記選択メモリトランジスタ及び該選択メモリ
トランジスタに接続した隣接メモリトランジスタを除く
前記選択セルユニット内の残りのメモリトランジスタの
制御ゲートに対応したワード線には第１パス電圧を提供
し、また前記隣接メモリトランジスタの制御ゲートに対
応したワード線には前記第１パス電圧より低い第２パス
電圧を提供し、そして前記選択メモリトランジスタの制
御ゲートに対応したワード線には前記第１パス電圧より
高いプログラム電圧を提供することにより、非選択セル
ユニットにおける前記第２パス電圧としたワード線に接
続のメモリトランジスタを非導通化させて前記プログラ
ム電圧としたワード線に接続のメモリトランジスタを局
部的昇圧電圧に充電するプログラム回路を備えることを
特徴とする。
線へ制御ゲートを接続した複数のフローティングゲート
形メモリトランジスタを直列接続してなる多数のセルユ
ニットから構成されたメモリセルアレイをもち、プログ
ラムで、前記セルユニットのうちの少なくとも１つを選
択し、該選択セルユニットのうちの１メモリトランジス
タを選択するデコーダを備えた不揮発性半導体メモリに
おいて、前記選択メモリトランジスタ及び該選択メモリ
トランジスタに接続した隣接メモリトランジスタを除く
前記選択セルユニット内の残りのメモリトランジスタの
制御ゲートに対応したワード線には第１パス電圧を提供
し、また前記隣接メモリトランジスタの制御ゲートに対
応したワード線には前記第１パス電圧より低い第２パス
電圧を提供し、そして前記選択メモリトランジスタの制
御ゲートに対応したワード線には前記第１パス電圧より
高いプログラム電圧を提供することにより、非選択セル
ユニットにおける前記第２パス電圧としたワード線に接
続のメモリトランジスタを非導通化させて前記プログラ
ム電圧としたワード線に接続のメモリトランジスタを局
部的昇圧電圧に充電するプログラム回路を備えることを
特徴とする。
【００２６】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００２７】この例のメモリセルアレイは行と列のマト
リックス状に配列した多数のＮＡＮＤセルユニットで構
成され、各セルユニットは、第１選択トランジスタ、１
６個のメモリトランジスタ、そして第２選択トランジス
タの各ドレイン−ソース通路を直列接続した構成をもっ
ている。各セルユニット内の第１選択トランジスタのド
レインは対応ビット線に接続され、第２選択トランジス
タのソースは共通ソース線に接続されている。各行に配
列されたセルユニットから行ブロックが構成され、各行
ブロック内の第１選択トランジスタのゲートは第１選択
線に接続されている。また、各行ブロック内の第２選択
トランジスタのゲートは第２選択線に接続されている。
そして、各行ブロック内の１６の同一行に配列されたメ
モリトランジスタの各制御ゲートは、１６本のワード線
とそれぞれ接続されている。勿論、本発明はこれらの数
に限定されるものではない。
リックス状に配列した多数のＮＡＮＤセルユニットで構
成され、各セルユニットは、第１選択トランジスタ、１
６個のメモリトランジスタ、そして第２選択トランジス
タの各ドレイン−ソース通路を直列接続した構成をもっ
ている。各セルユニット内の第１選択トランジスタのド
レインは対応ビット線に接続され、第２選択トランジス
タのソースは共通ソース線に接続されている。各行に配
列されたセルユニットから行ブロックが構成され、各行
ブロック内の第１選択トランジスタのゲートは第１選択
線に接続されている。また、各行ブロック内の第２選択
トランジスタのゲートは第２選択線に接続されている。
そして、各行ブロック内の１６の同一行に配列されたメ
モリトランジスタの各制御ゲートは、１６本のワード線
とそれぞれ接続されている。勿論、本発明はこれらの数
に限定されるものではない。
【００２８】メモリセルアレイは、例えば半導体基板に
つくられたＰ形ウェル領域に形成される。図３及び図４
に、メモリセルアレイを構成するセルユニットの１つに
ついて代表的に平面図と断面図で示してある。半導体基
板１０は〈１００〉の結晶面と約７×１０14／ｃｍ3 の
不純物濃度を有するＰ形シリコン単結晶半導体基板であ
る。そして、約２×１０16ｃｍ3 の不純物濃度を有する
Ｐ形ウェル領域１４が半導体基板１０の主表面から約４
μｍの深さで形成されている。このＰ形ウェル領域１４
は、深さが１０μｍで不純物濃度が約５×１０15／ｃｍ
3 のＮ形ウェル領域１２に囲まれている。Ｐ形ウェル領
域１４内には、Ｎ形不純物で高濃度ドーピングされたＮ
+ 領域１６，１８，…，３０が主表面でチャネル領域３
８を挟むようにして形成されている。
つくられたＰ形ウェル領域に形成される。図３及び図４
に、メモリセルアレイを構成するセルユニットの１つに
ついて代表的に平面図と断面図で示してある。半導体基
板１０は〈１００〉の結晶面と約７×１０14／ｃｍ3 の
不純物濃度を有するＰ形シリコン単結晶半導体基板であ
る。そして、約２×１０16ｃｍ3 の不純物濃度を有する
Ｐ形ウェル領域１４が半導体基板１０の主表面から約４
μｍの深さで形成されている。このＰ形ウェル領域１４
は、深さが１０μｍで不純物濃度が約５×１０15／ｃｍ
3 のＮ形ウェル領域１２に囲まれている。Ｐ形ウェル領
域１４内には、Ｎ形不純物で高濃度ドーピングされたＮ
+ 領域１６，１８，…，３０が主表面でチャネル領域３
８を挟むようにして形成されている。
【００２９】Ｎ+ 領域１６は、コンタクトホール３２を
通じてアルミニウム等の金属によるビット線ＢＬｋと接
続される接続領域で、且つ第１選択トランジスタＳＴ１
ｋのドレイン領域となる。Ｎ+ 領域１８〜２８は、トラ
ンジスタＳＴ１ｋ，Ｍ１ｋ〜Ｍ１６Ｋ，ＧＴ１ｋの隣り
合った２つのトランジスタの共通ソース・ドレイン領域
となる。Ｎ+ 領域３０は、第２選択トランジスタＧＴ１
ｋのソース領域であると共に埋設形の共通ソース線ＣＳ
Ｌとなる。尚、この共通ソース線ＣＳＬは、Ｎ + 領域３
０とコンタクトホール介して低抵抗接続し、絶縁層４０
内に絶縁形成される導体層とすることも可能である。
通じてアルミニウム等の金属によるビット線ＢＬｋと接
続される接続領域で、且つ第１選択トランジスタＳＴ１
ｋのドレイン領域となる。Ｎ+ 領域１８〜２８は、トラ
ンジスタＳＴ１ｋ，Ｍ１ｋ〜Ｍ１６Ｋ，ＧＴ１ｋの隣り
合った２つのトランジスタの共通ソース・ドレイン領域
となる。Ｎ+ 領域３０は、第２選択トランジスタＧＴ１
ｋのソース領域であると共に埋設形の共通ソース線ＣＳ
Ｌとなる。尚、この共通ソース線ＣＳＬは、Ｎ + 領域３
０とコンタクトホール介して低抵抗接続し、絶縁層４０
内に絶縁形成される導体層とすることも可能である。
【００３０】第１及び第２選択トランジスタＳＴ１ｋ，
ＧＴ１ｋのチャネル領域上部には、約１５００Å厚のタ
ングステンシリサイドのような高融点の金属シリサイド
物質からなるゲート層４２，４４が約３００Åのゲート
絶縁膜４５を介してそれぞれ形成されている。また、メ
モリトランジスタＭ１ｋ〜Ｍ１６ｋの各チャネル領域３
８の上部には、約１５００Å厚の多結晶シリコン物質か
らなるフローティングゲート３４が厚さ約９０Åのゲー
ト絶縁膜３６を介してそれぞれ形成されている。更にこ
のフローティングゲート３４上に、約１５００Å厚の高
融点金属シリサイド物質からなる制御ゲート４６が、例
えばＳｉＯ2 −Ｓｉ3 Ｎ4 −ＳｉＯ2 のＯＮＯ絶縁膜か
らなる約２５０Å厚の中間絶縁膜４８を介在し、それぞ
れ形成されている。これら第１及び第２選択トランジス
タＳＴ１ｋ，ＧＴ１ｋのゲート層４２，４４とメモリト
ランジスタＭ１ｋ〜Ｍ１６ｋの各制御ゲート４６は、こ
れらと同じ物質で形成された第１及び第２選択線ＳＳ
Ｌ，ＧＳＬとワード線ＷＬ１〜ＷＬ１６へそれぞれ接続
されている。第１及び第２選択線ＳＳＬ，ＧＳＬとワー
ド線ＷＬ１〜ＷＬ１６は、ＢＰＳＧやＰＳＧ或いはシリ
コン酸化物などの絶縁物質からなる絶縁層４０で相互に
絶縁されている。
ＧＴ１ｋのチャネル領域上部には、約１５００Å厚のタ
ングステンシリサイドのような高融点の金属シリサイド
物質からなるゲート層４２，４４が約３００Åのゲート
絶縁膜４５を介してそれぞれ形成されている。また、メ
モリトランジスタＭ１ｋ〜Ｍ１６ｋの各チャネル領域３
８の上部には、約１５００Å厚の多結晶シリコン物質か
らなるフローティングゲート３４が厚さ約９０Åのゲー
ト絶縁膜３６を介してそれぞれ形成されている。更にこ
のフローティングゲート３４上に、約１５００Å厚の高
融点金属シリサイド物質からなる制御ゲート４６が、例
えばＳｉＯ2 −Ｓｉ3 Ｎ4 −ＳｉＯ2 のＯＮＯ絶縁膜か
らなる約２５０Å厚の中間絶縁膜４８を介在し、それぞ
れ形成されている。これら第１及び第２選択トランジス
タＳＴ１ｋ，ＧＴ１ｋのゲート層４２，４４とメモリト
ランジスタＭ１ｋ〜Ｍ１６ｋの各制御ゲート４６は、こ
れらと同じ物質で形成された第１及び第２選択線ＳＳ
Ｌ，ＧＳＬとワード線ＷＬ１〜ＷＬ１６へそれぞれ接続
されている。第１及び第２選択線ＳＳＬ，ＧＳＬとワー
ド線ＷＬ１〜ＷＬ１６は、ＢＰＳＧやＰＳＧ或いはシリ
コン酸化物などの絶縁物質からなる絶縁層４０で相互に
絶縁されている。
【００３１】コンタクトホール３２を介してＮ+ 領域１
６と接続されたビット線ＢＬｋは、絶縁層４０上を列方
向へ伸張している。また、Ｐ形ウェル領域１４及びＮ形
ウェル領域１２は、図示せぬコンタクトを通じてウェル
電極５０へ共通に接続される。尚、メモリセルアレイ
は、Ｎ形半導体基板に形成したＰ形ウェル領域に形成し
てもよいことは勿論である。
６と接続されたビット線ＢＬｋは、絶縁層４０上を列方
向へ伸張している。また、Ｐ形ウェル領域１４及びＮ形
ウェル領域１２は、図示せぬコンタクトを通じてウェル
電極５０へ共通に接続される。尚、メモリセルアレイ
は、Ｎ形半導体基板に形成したＰ形ウェル領域に形成し
てもよいことは勿論である。
【００３２】図５は、多数の行ブロックのうちの１つの
行ブロックについて示した回路図である。同図には、選
択行ブロック内のワード線ＷＬ２を選択してこれに接続
のメモリトランジスタＭ２１〜Ｍ２ｎに対しページプロ
グラムを実施する状態が示されている。図１に示した従
来技術の場合と比べると、選択ワード線ＷＬ２に隣接し
た２つの非選択ワード線ＷＬ１，ＷＬ３に対し第１パス
電圧Ｖｐａｓｓ１よりも低い第２パス電圧Ｖｐａｓｓ２
を印加しておいて、プログラム電圧Ｖｐｇｍを選択ワー
ド線ＷＬ２に印加するところが異なっている。それによ
り、選択メモリトランジスタＭ２１の両隣の隣接メモリ
トランジスタＭ１１，Ｍ３１が非導通化し、消去データ
を維持すべき選択メモリトランジスタＭ２１のソース、
ドレイン、及びチャネルは、該メモリトランジスタＭ２
１のしきい値電圧が変更されないよう十分に容量カップ
リングにより充電される。以下にこれを詳述する。
行ブロックについて示した回路図である。同図には、選
択行ブロック内のワード線ＷＬ２を選択してこれに接続
のメモリトランジスタＭ２１〜Ｍ２ｎに対しページプロ
グラムを実施する状態が示されている。図１に示した従
来技術の場合と比べると、選択ワード線ＷＬ２に隣接し
た２つの非選択ワード線ＷＬ１，ＷＬ３に対し第１パス
電圧Ｖｐａｓｓ１よりも低い第２パス電圧Ｖｐａｓｓ２
を印加しておいて、プログラム電圧Ｖｐｇｍを選択ワー
ド線ＷＬ２に印加するところが異なっている。それによ
り、選択メモリトランジスタＭ２１の両隣の隣接メモリ
トランジスタＭ１１，Ｍ３１が非導通化し、消去データ
を維持すべき選択メモリトランジスタＭ２１のソース、
ドレイン、及びチャネルは、該メモリトランジスタＭ２
１のしきい値電圧が変更されないよう十分に容量カップ
リングにより充電される。以下にこれを詳述する。
【００３３】プログラムにおいて、選択ワード線ＷＬ２
に接続の選択メモリトランジスタＭ２１〜Ｍ２ｎのう
ち、メモリトランジスタＭ２１が消去データであるデー
タ“１”を維持するセルで、残りのメモリトランジスタ
Ｍ２２〜Ｍ２ｎが例えばデータ“０”の消去データと異
なるデータへ変更されるセルと仮定する。この場合、ビ
ット線ＢＬ１に接続のデータラッチ（図示略）はデータ
“１”をローディングし、ビット線ＢＬ２〜ＢＬｎにそ
れぞれ接続のデータラッチはデータ“０”をローディン
グする。このようなプログラムに際してのデータローデ
ィング技術は前述の韓国特許公開９４−１８８７０号に
開示されている。このデータローディングによりプログ
ラムでは、非選択ビット線ＢＬ１に接続のデータラッチ
がデータ“１”に対応する電源電圧Ｖｃｃを非選択ビッ
ト線ＢＬ１に提供し、選択ビット線ＢＬ２〜ＢＬｎに接
続のデータラッチがデータ“０”に対応する０Ｖの接地
電圧を選択ビット線ＢＬ２〜ＢＬｎに提供する。
に接続の選択メモリトランジスタＭ２１〜Ｍ２ｎのう
ち、メモリトランジスタＭ２１が消去データであるデー
タ“１”を維持するセルで、残りのメモリトランジスタ
Ｍ２２〜Ｍ２ｎが例えばデータ“０”の消去データと異
なるデータへ変更されるセルと仮定する。この場合、ビ
ット線ＢＬ１に接続のデータラッチ（図示略）はデータ
“１”をローディングし、ビット線ＢＬ２〜ＢＬｎにそ
れぞれ接続のデータラッチはデータ“０”をローディン
グする。このようなプログラムに際してのデータローデ
ィング技術は前述の韓国特許公開９４−１８８７０号に
開示されている。このデータローディングによりプログ
ラムでは、非選択ビット線ＢＬ１に接続のデータラッチ
がデータ“１”に対応する電源電圧Ｖｃｃを非選択ビッ
ト線ＢＬ１に提供し、選択ビット線ＢＬ２〜ＢＬｎに接
続のデータラッチがデータ“０”に対応する０Ｖの接地
電圧を選択ビット線ＢＬ２〜ＢＬｎに提供する。
【００３４】そして、図６に示すように、時点ｔ0 で電
源電圧Ｖｃｃが選択行ブロック内の第１選択線ＳＳＬへ
行デコーダ５２から提供される。その後、時点ｔ1 で、
選択ワード線ＷＬ２に隣接の非選択ワード線ＷＬ１，Ｗ
Ｌ３に第２パス電圧Ｖｐａｓｓ２が提供され、残りの非
選択ワード線ＷＬ４〜ＷＬ１６に第２パス電圧Ｖｐａｓ
ｓ２よりも高い第１パス電圧Ｖｐａｓｓ１が提供され
る。この第１パス電圧Ｖｐａｓｓ１は、データ“０”に
変更される選択メモリトランジスタＭ２２〜Ｍ２ｎにつ
らなる非選択メモリトランジスタのしきい値電圧を変更
しない程度に十分高いレベルの電圧である。また、第１
パス電圧Ｖｐａｓｓ１は、この電圧が印加される非選択
メモリトランジスタがデータ“０”を示す正のしきい値
電圧にプログラムされているときでも、データ“０”に
プログラムされる選択メモリトランジスタへ接地電圧を
伝送できる十分なレベルの電圧である。従って、第１パ
ス電圧Ｖｐａｓｓ１及び第２パス電圧Ｖｐａｓｓ２の印
加により、選択ビット線ＢＬ２〜ＢＬｎに接続された選
択セルユニット内の非選択メモリトランジスタのドレイ
ン、ソース、及びチャネルは接地電圧になる。
源電圧Ｖｃｃが選択行ブロック内の第１選択線ＳＳＬへ
行デコーダ５２から提供される。その後、時点ｔ1 で、
選択ワード線ＷＬ２に隣接の非選択ワード線ＷＬ１，Ｗ
Ｌ３に第２パス電圧Ｖｐａｓｓ２が提供され、残りの非
選択ワード線ＷＬ４〜ＷＬ１６に第２パス電圧Ｖｐａｓ
ｓ２よりも高い第１パス電圧Ｖｐａｓｓ１が提供され
る。この第１パス電圧Ｖｐａｓｓ１は、データ“０”に
変更される選択メモリトランジスタＭ２２〜Ｍ２ｎにつ
らなる非選択メモリトランジスタのしきい値電圧を変更
しない程度に十分高いレベルの電圧である。また、第１
パス電圧Ｖｐａｓｓ１は、この電圧が印加される非選択
メモリトランジスタがデータ“０”を示す正のしきい値
電圧にプログラムされているときでも、データ“０”に
プログラムされる選択メモリトランジスタへ接地電圧を
伝送できる十分なレベルの電圧である。従って、第１パ
ス電圧Ｖｐａｓｓ１及び第２パス電圧Ｖｐａｓｓ２の印
加により、選択ビット線ＢＬ２〜ＢＬｎに接続された選
択セルユニット内の非選択メモリトランジスタのドレイ
ン、ソース、及びチャネルは接地電圧になる。
【００３５】一方、非選択ビット線ＢＬ１に接続された
第１選択トランジスタＳＴ１１のソースは、第１選択線
ＳＳＬが電源電圧Ｖｃｃになった後、時点ｔ1 前にＶｃ
ｃ−Ｖｔｈになる。尚、Ｖｔｈは第１選択トランジスタ
ＳＴ１１のしきい値電圧である。もし、メモリトランジ
スタＭ１１，Ｍ３１がデータ“０”を示す正のしきい値
電圧（Ｖｔｈ+ ）にプログラムされたセルであれば、時
点ｔ1 前においてメモリトランジスタＭ１１は非導通状
態にある。従って、このときのメモリトランジスタＭ２
１〜Ｍ１６１のドレイン、ソース、及びチャネルは接地
状態にある。
第１選択トランジスタＳＴ１１のソースは、第１選択線
ＳＳＬが電源電圧Ｖｃｃになった後、時点ｔ1 前にＶｃ
ｃ−Ｖｔｈになる。尚、Ｖｔｈは第１選択トランジスタ
ＳＴ１１のしきい値電圧である。もし、メモリトランジ
スタＭ１１，Ｍ３１がデータ“０”を示す正のしきい値
電圧（Ｖｔｈ+ ）にプログラムされたセルであれば、時
点ｔ1 前においてメモリトランジスタＭ１１は非導通状
態にある。従って、このときのメモリトランジスタＭ２
１〜Ｍ１６１のドレイン、ソース、及びチャネルは接地
状態にある。
【００３６】Ｖｐａｓｓ２＜Ｖｃｃ−Ｖｔｈと仮定する
と、時点ｔ1 後の時点ｔ2 前では、第２パス電圧Ｖｐａ
ｓｓ２の印加により選択メモリトランジスタＭ２１のド
レイン、ソース、及びチャネルはＶｐａｓｓ２−Ｖｔｈ
+ の電圧に充電される。また、第１パス電圧Ｖｐａｓｓ
１の印加によりメモリトランジスタＭ４１のドレイン
は、容量カップリングでｒＶｐａｓｓ１に充電される。
このときＶｐａｓｓ２−ｒＶｐａｓｓ１＜Ｖｔｈ+ なの
で、メモリトランジスタＭ３１もオフ状態にある。
と、時点ｔ1 後の時点ｔ2 前では、第２パス電圧Ｖｐａ
ｓｓ２の印加により選択メモリトランジスタＭ２１のド
レイン、ソース、及びチャネルはＶｐａｓｓ２−Ｖｔｈ
+ の電圧に充電される。また、第１パス電圧Ｖｐａｓｓ
１の印加によりメモリトランジスタＭ４１のドレイン
は、容量カップリングでｒＶｐａｓｓ１に充電される。
このときＶｐａｓｓ２−ｒＶｐａｓｓ１＜Ｖｔｈ+ なの
で、メモリトランジスタＭ３１もオフ状態にある。
【００３７】時点ｔ2 後は、ワード線ＷＬ２へ印加され
るプログラム電圧Ｖｐｇｍにより、選択メモリトランジ
スタＭ２１のドレイン、ソース、及びチャネルの電圧が
ｒＶｐｇｍ＋Ｖｐａｓｓ２−Ｖｔｈ+ へ昇圧される。そ
してこの昇圧によって、選択メモリトランジスタＭ２１
の両隣の隣接メモリトランジスタＭ１１，Ｍ３１は完全
に非導通化し、選択メモリトランジスタＭ２１のドレイ
ン、ソース、及びチャネルは、しきい値電圧の変更を防
止するべく局部的に前記昇圧電圧に充電される。
るプログラム電圧Ｖｐｇｍにより、選択メモリトランジ
スタＭ２１のドレイン、ソース、及びチャネルの電圧が
ｒＶｐｇｍ＋Ｖｐａｓｓ２−Ｖｔｈ+ へ昇圧される。そ
してこの昇圧によって、選択メモリトランジスタＭ２１
の両隣の隣接メモリトランジスタＭ１１，Ｍ３１は完全
に非導通化し、選択メモリトランジスタＭ２１のドレイ
ン、ソース、及びチャネルは、しきい値電圧の変更を防
止するべく局部的に前記昇圧電圧に充電される。
【００３８】隣接メモリトランジスタＭ１１，Ｍ３１が
消去データ“１”を示す負のしきい値電圧を有する場
合、時点ｔ1 後の時点ｔ2 前において、選択メモリトラ
ンジスタＭ２１のドレイン、ソース、及びチャネルはＶ
ｃｃ−Ｖｔｈよりも高い電圧に充電される。そして時点
ｔ2 後は、プログラム電圧Ｖｐｇｍの印加により選択メ
モリトランジスタＭ２１のドレイン、ソース、及びチャ
ネルはｒＶｐｇｍ＋Ｖｃｃ−Ｖｔｈの電圧以上に局部的
に充電され、これに従って両隣のメモリトランジスタＭ
１１，Ｍ３１が非導通化する。従って、選択メモリトラ
ンジスタＭ２１のしきい値電圧は、その局部的昇圧電圧
により変動を防止される。
消去データ“１”を示す負のしきい値電圧を有する場
合、時点ｔ1 後の時点ｔ2 前において、選択メモリトラ
ンジスタＭ２１のドレイン、ソース、及びチャネルはＶ
ｃｃ−Ｖｔｈよりも高い電圧に充電される。そして時点
ｔ2 後は、プログラム電圧Ｖｐｇｍの印加により選択メ
モリトランジスタＭ２１のドレイン、ソース、及びチャ
ネルはｒＶｐｇｍ＋Ｖｃｃ−Ｖｔｈの電圧以上に局部的
に充電され、これに従って両隣のメモリトランジスタＭ
１１，Ｍ３１が非導通化する。従って、選択メモリトラ
ンジスタＭ２１のしきい値電圧は、その局部的昇圧電圧
により変動を防止される。
【００３９】選択メモリトランジスタＭ２１のドレイ
ン、ソース、及びチャネルに充電される電圧は高いほ
ど、当該選択メモリトランジスタＭ２１のしきい値電圧
の変動をより容易に防止可能である。本例における局部
的昇圧電圧つまりｒＶｐｇｍ＋Ｖｐａｓｓ２−Ｖｔｈ+
は、従来技術の容量カップリングによる充電電圧よりも
高くなるため、選択メモリトランジスタＭ２１のしきい
値電圧の変動を十分効果的に防止し得る。
ン、ソース、及びチャネルに充電される電圧は高いほ
ど、当該選択メモリトランジスタＭ２１のしきい値電圧
の変動をより容易に防止可能である。本例における局部
的昇圧電圧つまりｒＶｐｇｍ＋Ｖｐａｓｓ２−Ｖｔｈ+
は、従来技術の容量カップリングによる充電電圧よりも
高くなるため、選択メモリトランジスタＭ２１のしきい
値電圧の変動を十分効果的に防止し得る。
【００４０】選択ワード線ＷＬ２に隣接した非選択ワー
ド線ＷＬ１，ＷＬ３のうち、ビット線とは反対側の共通
ソース線ＣＳＬ側の非選択ワード線ＷＬ３には、第２パ
ス電圧Ｖｐａｓｓ２に代えて、この電圧よりも低い電
圧、例えば接地電圧を印加することも可能である。メモ
リトランジスタＭ３１〜Ｍ３ｎがデータ“０”プログラ
ムである場合は、その接地電圧の印加によって非導通化
することになる。この場合も選択メモリトランジスタＭ
２１のドレイン、ソース、及びチャネルは局部的昇圧電
圧に充電され、しきい値電圧の変動が避けられる。
ド線ＷＬ１，ＷＬ３のうち、ビット線とは反対側の共通
ソース線ＣＳＬ側の非選択ワード線ＷＬ３には、第２パ
ス電圧Ｖｐａｓｓ２に代えて、この電圧よりも低い電
圧、例えば接地電圧を印加することも可能である。メモ
リトランジスタＭ３１〜Ｍ３ｎがデータ“０”プログラ
ムである場合は、その接地電圧の印加によって非導通化
することになる。この場合も選択メモリトランジスタＭ
２１のドレイン、ソース、及びチャネルは局部的昇圧電
圧に充電され、しきい値電圧の変動が避けられる。
【００４１】メモリトランジスタＭ２２〜Ｍ２ｎのドレ
イン、ソース、及びチャネルは上述したように接地状態
となり、これら選択メモリトランジスタＭ２２〜Ｍ２ｎ
の制御ゲートに印加されるプログラム電圧Ｖｐｇｍによ
って、そのしきい値電圧は正のしきい値電圧つまりデー
タ“０”に変更される。また、ワード線ＷＬ４〜ＷＬ１
６に接続のメモリトランジスタのドレイン、ソース、及
びチャネルは、それぞれｒＶｐａｓｓ１の電圧に充電さ
れるので、これらトランジスタのしきい値電圧の変動は
防止される。
イン、ソース、及びチャネルは上述したように接地状態
となり、これら選択メモリトランジスタＭ２２〜Ｍ２ｎ
の制御ゲートに印加されるプログラム電圧Ｖｐｇｍによ
って、そのしきい値電圧は正のしきい値電圧つまりデー
タ“０”に変更される。また、ワード線ＷＬ４〜ＷＬ１
６に接続のメモリトランジスタのドレイン、ソース、及
びチャネルは、それぞれｒＶｐａｓｓ１の電圧に充電さ
れるので、これらトランジスタのしきい値電圧の変動は
防止される。
【００４２】図７は、選択ワード線ＷＬ２に接続の選択
メモリトランジスタをプログラムするための他の電圧印
加タイミングを示した電圧波形図である。図６を参照し
て説明したように、メモリトランジスタＭ１１，Ｍ３１
がデータ“０”プログラムのとき、選択メモリトランジ
スタＭ２１のドレイン、ソース、及びチャネルは時点ｔ
1 前でＶｃｃ−Ｖｔｈよりも低い電圧に充電される。そ
して図７の時間ｔ1 〜ｔ2 では、第１パス電圧Ｖｐａｓ
ｓ１及び第２パス電圧Ｖｐａｓｓ２を、より高い昇圧レ
ベルＶｐａｓｓ３で所定期間、例えば約４５〜１００ｎ
ｓｅｃの間印加することにより、時点ｔ3 前に選択メモ
リトランジスタＭ２１のドレイン、ソース、及びチャネ
ルをＶｃｃ−Ｖｔｈの電圧に充電可能である。従って、
選択ワード線ＷＬ２へプログラム電圧Ｖｐｇｍが印加さ
れるときに、図６の場合の局部的昇圧電圧よりも高い昇
圧電圧を、選択メモリトランジスタＭ２１のドレイン、
ソース、及びチャネルへ充電可能となる。
メモリトランジスタをプログラムするための他の電圧印
加タイミングを示した電圧波形図である。図６を参照し
て説明したように、メモリトランジスタＭ１１，Ｍ３１
がデータ“０”プログラムのとき、選択メモリトランジ
スタＭ２１のドレイン、ソース、及びチャネルは時点ｔ
1 前でＶｃｃ−Ｖｔｈよりも低い電圧に充電される。そ
して図７の時間ｔ1 〜ｔ2 では、第１パス電圧Ｖｐａｓ
ｓ１及び第２パス電圧Ｖｐａｓｓ２を、より高い昇圧レ
ベルＶｐａｓｓ３で所定期間、例えば約４５〜１００ｎ
ｓｅｃの間印加することにより、時点ｔ3 前に選択メモ
リトランジスタＭ２１のドレイン、ソース、及びチャネ
ルをＶｃｃ−Ｖｔｈの電圧に充電可能である。従って、
選択ワード線ＷＬ２へプログラム電圧Ｖｐｇｍが印加さ
れるときに、図６の場合の局部的昇圧電圧よりも高い昇
圧電圧を、選択メモリトランジスタＭ２１のドレイン、
ソース、及びチャネルへ充電可能となる。
【００４３】図８は、約２Ｖの第２パス電圧Ｖｐａｓｓ
２、約１８Ｖのプログラム電圧Ｖｐｇｍ、約０．６０の
カップリング係数ｒとした場合において、第１パス電圧
Ｖｐａｓｓ１（横軸）の増加に依存するしきい値電圧の
変動を表すグラフである。曲線Ａは、選択ビット線に接
続された選択セルユニットにおける非選択メモリトラン
ジスタのしきい値電圧の変動を示し、曲線Ｂは、非選択
ビット線に接続された非選択セルユニットにおける選択
メモリトランジスタのしきい値電圧の変動を示す。同図
から分かるように、−３Ｖのしきい値電圧にメモリトラ
ンジスタが消去された後にプログラムが行われる場合、
第１パス電圧Ｖｐａｓｓ１が６．０〜９．５Ｖの電圧範
囲にあれば、両曲線Ａ，Ｂの選択、非選択メモリトラン
ジスタのしきい値電圧には変動がない。即ち、第１パス
電圧Ｖｐａｓｓ１がその範囲内の電圧でありさえすれ
ば、しきい値電圧変動を起こすおそれがないということ
であり、従来のように両者の妥協点を探す必要はない。
従って、メモリトランジスタのしきい値電圧変動を生じ
ない第１パス電圧Ｖｐａｓｓ１とプログラム電圧Ｖｐｇ
ｍに関するマージンがひろくなり、再プログラムなどの
実施でデータ変化の発生するおそれを排除できるので、
ワード線単位のページ消去とプログラムが行えるように
なる。また、しきい値電圧の変動がないということは、
ＮＡＮＤセルユニット内の各メモリトランジスタについ
てマルチステートのビット情報記憶が可能である。
２、約１８Ｖのプログラム電圧Ｖｐｇｍ、約０．６０の
カップリング係数ｒとした場合において、第１パス電圧
Ｖｐａｓｓ１（横軸）の増加に依存するしきい値電圧の
変動を表すグラフである。曲線Ａは、選択ビット線に接
続された選択セルユニットにおける非選択メモリトラン
ジスタのしきい値電圧の変動を示し、曲線Ｂは、非選択
ビット線に接続された非選択セルユニットにおける選択
メモリトランジスタのしきい値電圧の変動を示す。同図
から分かるように、−３Ｖのしきい値電圧にメモリトラ
ンジスタが消去された後にプログラムが行われる場合、
第１パス電圧Ｖｐａｓｓ１が６．０〜９．５Ｖの電圧範
囲にあれば、両曲線Ａ，Ｂの選択、非選択メモリトラン
ジスタのしきい値電圧には変動がない。即ち、第１パス
電圧Ｖｐａｓｓ１がその範囲内の電圧でありさえすれ
ば、しきい値電圧変動を起こすおそれがないということ
であり、従来のように両者の妥協点を探す必要はない。
従って、メモリトランジスタのしきい値電圧変動を生じ
ない第１パス電圧Ｖｐａｓｓ１とプログラム電圧Ｖｐｇ
ｍに関するマージンがひろくなり、再プログラムなどの
実施でデータ変化の発生するおそれを排除できるので、
ワード線単位のページ消去とプログラムが行えるように
なる。また、しきい値電圧の変動がないということは、
ＮＡＮＤセルユニット内の各メモリトランジスタについ
てマルチステートのビット情報記憶が可能である。
【００４４】図９及び図１０は、この例における行デコ
ーダの回路例を示しており、両図で１行デコーダの構成
を表している。
ーダの回路例を示しており、両図で１行デコーダの構成
を表している。
【００４５】図９は行デコード回路の部分を示してお
り、ＮＡＮＤゲート（５４−０）〜（５４−１５），
（５８−０）〜（５８−１５），（６０−０）〜（６０
−１５）と、インバータ（５６−０）〜（５６−１
５），（６２−０）〜（６２−１５），（６４−０）〜
（６４−１５）と、を用いて構成されている。ＮＡＮＤ
ゲート（５４−０）〜（５４−１５）は、選択行ブロッ
ク内の１６本のワード線のうちいずれか１つを選択する
ために、アドレス信号Ａ0 〜Ａ3 とその相補信号バーＡ
0 〜バーＡ3 の組合せで演算を行う。インバータ（５６
−０）〜（５６−１５）は、ＮＡＮＤゲート（５４−
０）〜（５４−１５）の出力を受けて、１６本のワード
線のうちいずれか１つを選択するプログラムデコーディ
ング信号Ｔｐｇｍ0〜Ｔｐｇｍ15を発生する。
り、ＮＡＮＤゲート（５４−０）〜（５４−１５），
（５８−０）〜（５８−１５），（６０−０）〜（６０
−１５）と、インバータ（５６−０）〜（５６−１
５），（６２−０）〜（６２−１５），（６４−０）〜
（６４−１５）と、を用いて構成されている。ＮＡＮＤ
ゲート（５４−０）〜（５４−１５）は、選択行ブロッ
ク内の１６本のワード線のうちいずれか１つを選択する
ために、アドレス信号Ａ0 〜Ａ3 とその相補信号バーＡ
0 〜バーＡ3 の組合せで演算を行う。インバータ（５６
−０）〜（５６−１５）は、ＮＡＮＤゲート（５４−
０）〜（５４−１５）の出力を受けて、１６本のワード
線のうちいずれか１つを選択するプログラムデコーディ
ング信号Ｔｐｇｍ0〜Ｔｐｇｍ15を発生する。
【００４６】ＮＡＮＤゲート（５８−０）〜（５８−１
５），（６０−０）〜（６０−１５）及びインバータ
（６２−０）〜（６２−１５），（６４−０）〜（６４
−１５）で構成された回路部分は、ＮＡＮＤゲート（５
４−０）〜（５４−１５）からの出力信号バーＴ0 〜バ
ーＴ15の組合せに応答して、第１及び第２パス電圧を発
生するための第１デコーディング信号Ｔｌｂ0 〜Ｔｌｂ
15及び第２デコーディング信号Ｔｆｂ0 〜Ｔｆｂ15を発
生する。例えば、ワード線ＷＬ４の選択であれば、プロ
グラムデコーディング信号Ｔｐｇｍ3 、第１デコーディ
ング信号Ｔｌｂ2，Ｔｌｂ4 、第２デコーディング信号
Ｔｆｂ0 ，Ｔｆｂ1 ，Ｔｆｂ5 〜Ｔｆｂ15が“Ｈ”レベ
ル（電源電圧Ｖｃｃ）となり、残りの信号Ｔｐｇｍ0 〜
Ｔｐｇｍ2，Ｔｐｇｍ4 〜Ｔｐｇｍ15、信号Ｔｌｂ0 ，
Ｔｌｂ1 ，Ｔｌｂ3 ，Ｔｌｂ5 〜Ｔｌｂ15、信号Ｔｆｂ
2 〜Ｔｆｂ4 は“Ｌ”レベル（接地電圧）となる。
５），（６０−０）〜（６０−１５）及びインバータ
（６２−０）〜（６２−１５），（６４−０）〜（６４
−１５）で構成された回路部分は、ＮＡＮＤゲート（５
４−０）〜（５４−１５）からの出力信号バーＴ0 〜バ
ーＴ15の組合せに応答して、第１及び第２パス電圧を発
生するための第１デコーディング信号Ｔｌｂ0 〜Ｔｌｂ
15及び第２デコーディング信号Ｔｆｂ0 〜Ｔｆｂ15を発
生する。例えば、ワード線ＷＬ４の選択であれば、プロ
グラムデコーディング信号Ｔｐｇｍ3 、第１デコーディ
ング信号Ｔｌｂ2，Ｔｌｂ4 、第２デコーディング信号
Ｔｆｂ0 ，Ｔｆｂ1 ，Ｔｆｂ5 〜Ｔｆｂ15が“Ｈ”レベ
ル（電源電圧Ｖｃｃ）となり、残りの信号Ｔｐｇｍ0 〜
Ｔｐｇｍ2，Ｔｐｇｍ4 〜Ｔｐｇｍ15、信号Ｔｌｂ0 ，
Ｔｌｂ1 ，Ｔｌｂ3 ，Ｔｌｂ5 〜Ｔｌｂ15、信号Ｔｆｂ
2 〜Ｔｆｂ4 は“Ｌ”レベル（接地電圧）となる。
【００４７】図１０はプログラム回路の部分を示してお
り、プログラムデコーディング信号Ｔｐｇｍ0 〜Ｔｐｇ
ｍ15と第１デコーディング信号Ｔｌｂ0 〜Ｔｌｂ15及び
第２デコーディング信号Ｔｆｂ0 〜Ｔｆｂ15に応答し
て、ワード線ＷＬ１〜ＷＬ１６を駆動する信号を発生す
る回路である。図示の回路は、エンハンスメントモード
のＮチャネルＭＯＳトランジスタ６６〜８８、デプレッ
ションモードのＮチャネルＭＯＳトランジスタ９０〜１
０６、そしてＭＯＳキャパシタ１０８〜１１２から構成
されている。
り、プログラムデコーディング信号Ｔｐｇｍ0 〜Ｔｐｇ
ｍ15と第１デコーディング信号Ｔｌｂ0 〜Ｔｌｂ15及び
第２デコーディング信号Ｔｆｂ0 〜Ｔｆｂ15に応答し
て、ワード線ＷＬ１〜ＷＬ１６を駆動する信号を発生す
る回路である。図示の回路は、エンハンスメントモード
のＮチャネルＭＯＳトランジスタ６６〜８８、デプレッ
ションモードのＮチャネルＭＯＳトランジスタ９０〜１
０６、そしてＭＯＳキャパシタ１０８〜１１２から構成
されている。
【００４８】デプレッションモードのＮチャネルＭＯＳ
トランジスタ９０〜１０６は、高電圧の伝達によるトラ
ンジスタ６６〜７０，７８〜８２，８４〜８８の絶縁破
壊を防止する機能をもつ。ＭＯＳキャパシタ１０８とト
ランジスタ７２，７８，９６で構成された部分は、ライ
ン１１４が“Ｈ”レベルのときに、リング発振器（図示
略）によるクロック信号φに応答してライン１１４へプ
ログラム電圧Ｖｐｇｍよりも高い高電圧を発生し、トラ
ンジスタ１０２，８４のチャネルを通じてプログラム電
圧Ｖｐｇｍがワード線ＷＬｉ＋１へ確実に伝わるように
する一般的な高電圧発生回路１２０である。同様に、Ｍ
ＯＳキャパシタ１１０とトランジスタ７４，８０，９８
で構成された部分は第２パス電圧Ｖｐａｓｓ２をワード
線ＷＬｉ＋１へ伝達するための高電圧発生回路１２１で
あり、ＭＯＳキャパシタ１１２とトランジスタ７６，８
２，１００で構成された部分は第１パス電圧Ｖｐａｓｓ
１をワード線ＷＬｉ＋１へ伝達するための高電圧発生回
路１２２である。高電圧発生回路１２１は、第１デコー
ディング信号Ｔｌｂｉが“Ｈ”レベルのときに第２パス
電圧Ｖｐａｓｓ２をワード線ＷＬｉ＋１へ伝え、高電圧
発生回路１２２は、第２デコーディング信号Ｔｆｂｉが
“Ｈ”レベルのときに第１パス電圧Ｖｐａｓｓ１をワー
ド線ＷＬｉ＋１へ伝える。
トランジスタ９０〜１０６は、高電圧の伝達によるトラ
ンジスタ６６〜７０，７８〜８２，８４〜８８の絶縁破
壊を防止する機能をもつ。ＭＯＳキャパシタ１０８とト
ランジスタ７２，７８，９６で構成された部分は、ライ
ン１１４が“Ｈ”レベルのときに、リング発振器（図示
略）によるクロック信号φに応答してライン１１４へプ
ログラム電圧Ｖｐｇｍよりも高い高電圧を発生し、トラ
ンジスタ１０２，８４のチャネルを通じてプログラム電
圧Ｖｐｇｍがワード線ＷＬｉ＋１へ確実に伝わるように
する一般的な高電圧発生回路１２０である。同様に、Ｍ
ＯＳキャパシタ１１０とトランジスタ７４，８０，９８
で構成された部分は第２パス電圧Ｖｐａｓｓ２をワード
線ＷＬｉ＋１へ伝達するための高電圧発生回路１２１で
あり、ＭＯＳキャパシタ１１２とトランジスタ７６，８
２，１００で構成された部分は第１パス電圧Ｖｐａｓｓ
１をワード線ＷＬｉ＋１へ伝達するための高電圧発生回
路１２２である。高電圧発生回路１２１は、第１デコー
ディング信号Ｔｌｂｉが“Ｈ”レベルのときに第２パス
電圧Ｖｐａｓｓ２をワード線ＷＬｉ＋１へ伝え、高電圧
発生回路１２２は、第２デコーディング信号Ｔｆｂｉが
“Ｈ”レベルのときに第１パス電圧Ｖｐａｓｓ１をワー
ド線ＷＬｉ＋１へ伝える。
【００４９】この図９及び図１０に示す行デコーダは、
ワード線ＷＬ４の選択で信号Ｔｐｇｍ3 ，Ｔｌｂ2 ，Ｔ
ｌｂ4 ，Ｔｆｂ0 ，Ｔｆｂ1 ，Ｔｆｂ5 〜Ｔｆｂ15が
“Ｈ”レベルとなり、これにより、ワード線ＷＬ１，Ｗ
Ｌ２，ＷＬ５〜ＷＬ１５へ第１パス電圧Ｖｐａｓｓ１
を、ワード線ＷＬ３，ＷＬ５へ第２パス電圧Ｖｐａｓｓ
２を、そしてワード線ＷＬ４へプログラム電圧Ｖｐｇｍ
を提供する。
ワード線ＷＬ４の選択で信号Ｔｐｇｍ3 ，Ｔｌｂ2 ，Ｔ
ｌｂ4 ，Ｔｆｂ0 ，Ｔｆｂ1 ，Ｔｆｂ5 〜Ｔｆｂ15が
“Ｈ”レベルとなり、これにより、ワード線ＷＬ１，Ｗ
Ｌ２，ＷＬ５〜ＷＬ１５へ第１パス電圧Ｖｐａｓｓ１
を、ワード線ＷＬ３，ＷＬ５へ第２パス電圧Ｖｐａｓｓ
２を、そしてワード線ＷＬ４へプログラム電圧Ｖｐｇｍ
を提供する。
【００５０】尚、多数の行ブロックのうちいずれか１つ
を選択する行ブロック選択回路と共通ソース線を駆動す
る回路等については、前述の韓国特許公開９４−１８８
７０号に開示されているものを流用可能である。
を選択する行ブロック選択回路と共通ソース線を駆動す
る回路等については、前述の韓国特許公開９４−１８８
７０号に開示されているものを流用可能である。
【００５１】この実施形態では、第１及び第２パス電圧
の印加後にプログラム電圧を印加するようにしてある
が、第１及び第２パス電圧と同時にプログラム電圧を印
加するようにもできる。また、非選択ビット線と第１選
択トランジスタのゲートに電源電圧を印加する例を示し
たが、非選択ビット線と第１選択トランジスタのゲート
には第１電圧として、例えば第１パス電圧やそれより低
い中間電圧を印加するようにもできる。
の印加後にプログラム電圧を印加するようにしてある
が、第１及び第２パス電圧と同時にプログラム電圧を印
加するようにもできる。また、非選択ビット線と第１選
択トランジスタのゲートに電源電圧を印加する例を示し
たが、非選択ビット線と第１選択トランジスタのゲート
には第１電圧として、例えば第１パス電圧やそれより低
い中間電圧を印加するようにもできる。
【００５２】
【発明の効果】以上述べてきたように本発明によれば、
メモリトランジスタのしきい値電圧を変動させるおそれ
のない電圧範囲を得られるので、ワード線単位で消去や
プログラム動作を行え、且つデータ保有の信頼性を向上
させる。また、低電圧の第２パス電圧を使用することか
ら第１パス電圧を低めに設定可能で、消費電力低減にも
効果がある。
メモリトランジスタのしきい値電圧を変動させるおそれ
のない電圧範囲を得られるので、ワード線単位で消去や
プログラム動作を行え、且つデータ保有の信頼性を向上
させる。また、低電圧の第２パス電圧を使用することか
ら第１パス電圧を低めに設定可能で、消費電力低減にも
効果がある。
【図１】従来技術のページプログラム方法を説明するメ
モリセルアレイの１行ブロックについての概略回路図。
モリセルアレイの１行ブロックについての概略回路図。
【図２】従来におけるパス電圧とメモリトランジスタの
しきい値電圧の関係を示したグラフ。
しきい値電圧の関係を示したグラフ。
【図３】１ＮＡＮＤセルユニットの平面図。
【図４】図３中の断面線Ｉ−Ｉに沿う断面図。
【図５】本発明のページプログラム方法を説明するメモ
リセルアレイの１行ブロックについての概略回路図。
リセルアレイの１行ブロックについての概略回路図。
【図６】本発明のページプログラム方法による電圧印加
タイミングの一例を示した電圧波形図。
タイミングの一例を示した電圧波形図。
【図７】本発明のページプログラム方法による電圧印加
タイミングの他の例を示した電圧波形図。
タイミングの他の例を示した電圧波形図。
【図８】本発明における第１パス電圧とメモリトランジ
スタのしきい値電圧の関係を示したグラフ。
スタのしきい値電圧の関係を示したグラフ。
【図９】本発明のページプログラム方法用の行デコーダ
の一例を示す回路図。
の一例を示す回路図。
【図１０】本発明のページプログラム方法用の行デコー
ダの一例を示す回路図。
ダの一例を示す回路図。
Ｖｃｃ 電源電圧 Ｖｐｇｍ プログラム電圧 Ｖｐａｓｓ１ 第１パス電圧 Ｖｐａｓｓ２ 第２パス電圧 Ｖｐａｓｓ３ 昇圧レベル ＳＳＬ 第１選択線 ＷＬ１〜ＷＬ１６ ワード線 ＧＳＬ 第２選択線 ＣＳＬ 共通ソース線
Claims (18)
- 【請求項１】 直列接続した複数のフローティングゲー
ト形メモリトランジスタを有してなる多数のセルユニッ
トをメモリセルアレイに備えた不揮発性半導体メモリに
おいて、 消去後のプログラムで、前記セルユニットのうち少なく
とも１つを選択して該選択セルユニット内の１メモリト
ランジスタを選択しそしてその対応ワード線へプログラ
ム電圧を提供すると共に、該ワード線に接続した消去デ
ータを維持する他のメモリトランジスタにおける前記プ
ログラム電圧の容量カップリングで当該他のメモリトラ
ンジスタに接続した隣接メモリトランジスタが非導通化
するようにして前記他のメモリトランジスタに局部的昇
圧電圧を充電するデコーダを備えることを特徴とする不
揮発性半導体メモリ。 - 【請求項２】 デコーダは、選択セルユニット内の選択
メモリトランジスタ及びその両隣の隣接メモリトランジ
スタを除いた残りのメモリトランジスタの制御ゲートに
対応のワード線へプログラム電圧より低い第１パス電圧
を提供し、前記隣接メモリトランジスタの制御ゲートに
対応のワード線へ前記第１パス電圧より低い第２パス電
圧を提供する請求項１記載の不揮発性半導体メモリ。 - 【請求項３】 プログラム電圧が、第１及び第２パス電
圧と同時に又は前記第１及び第２パス電圧の印加後に提
供される請求項２記載の不揮発性半導体メモリ。 - 【請求項４】 第２パス電圧が、消去データではないデ
ータにプログラムされるメモリトランジスタのしきい値
電圧より高い請求項３記載の不揮発性半導体メモリ。 - 【請求項５】 第１及び第２パス電圧が、印加開始後の
所定期間昇圧レベルで提供される請求項３記載の不揮発
性半導体メモリ。 - 【請求項６】 デコーダは、選択メモリトランジスタの
ビット線側に接続した隣接メモリトランジスタとビット
線との間にあるメモリトランジスタの制御ゲートに対応
のワード線へプログラム電圧より低い第１パス電圧を提
供すると共に前記ビット線側隣接メモリトランジスタの
制御ゲートに対応のワード線へ前記第１パス電圧より低
い第２パス電圧を提供し、また前記ビット線側隣接メモ
リトランジスタとは反対側の隣接トランジスタの制御ゲ
ートに対応のワード線へ前記第２パス電圧より低い電圧
を提供し、そして、消去データを維持する他のメモリト
ランジスタの属するセルユニットに対応のビット線及び
各セルユニットのビット線接続端に設けられた選択トラ
ンジスタのゲートに対し第１電圧を提供する請求項１記
載の不揮発性半導体メモリ。 - 【請求項７】 第１電圧が電源電圧である請求項６記載
の不揮発性半導体メモリ。 - 【請求項８】 ビット線の第１電圧はデータラッチに貯
蔵されたデータに対応する電圧である請求項６記載の不
揮発性半導体メモリ。 - 【請求項９】 デコーダは、第１電圧を印加した後に第
２パス電圧及び該第２パス電圧より低い電圧を印加し、
そして同時に又はそれ以後にプログラム電圧を印加する
請求項６記載の不揮発性半導体メモリ。 - 【請求項１０】 制御ゲートが対応ワード線へ接続され
る複数のフローティングゲート形メモリトランジスタを
直列接続してなるセルユニットを行と列のマトリックス
状に多数配列し、１行に配列の前記セルユニットで行ブ
ロックを構成するようにしたメモリセルアレイを有する
不揮発性半導体メモリにおいて、 選択行ブロックの選択ワード線に接続された選択メモリ
トランジスタのうちの第１グループの選択メモリトラン
ジスタを消去データに維持し、残りの第２グループの選
択メモリトランジスタを前記消去データと異なるデータ
にプログラムする消去後のプログラムで、前記選択ワー
ド線とこれに隣接したワード線を除いたた残りの前記選
択行ブロック内ワード線に第１パス電圧を提供すると共
に前記隣接ワード線に前記第１パス電圧より低い第２パ
ス電圧を提供し、前記第１グループの選択メモリトラン
ジスタは充電とすると共に前記第２グループの選択メモ
リトランジスタは放電とし、そして、前記選択ワード線
に前記第１パス電圧より高いプログラム電圧を提供する
ことにより、前記第１グループの選択メモリトランジス
タの前記充電電圧を更に高めてしきい値電圧が変更され
ないように充電すると共に前記第２グループの選択メモ
リトランジスタをプログラムするデコーダを有すること
を特徴とする不揮発性半導体メモリ。 - 【請求項１１】 第２パス電圧が第２グループの選択メ
モリトランジスタのしきい値電圧よりは高い請求項１０
記載の不揮発性半導体メモリ。 - 【請求項１２】 複数のフローティングゲート形メモリ
トランジスタを直列接続してなるセルストリングを備え
た不揮発性半導体メモリのプログラム方法において、 プログラム中に消去データのしきい値電圧を維持する選
択メモリトランジスタの制御ゲートへプログラム電圧を
提供することで該選択メモリトランジスタの両隣の隣接
メモリトランジスタが非導通化するようにし、これによ
り前記選択メモリトランジスタに局部的昇圧電圧を充電
してそのしきい値電圧の変化を防止することを特徴とす
るプログラム方法。 - 【請求項１３】 選択メモリトランジスタのビット線側
に接続した隣接メモリトランジスタとビット線との間の
メモリトランジスタの制御ゲートへプログラム電圧より
低い第１パス電圧を印加し、前記ビット線側隣接メモリ
トランジスタの制御ゲートへ前記第１パス電圧より低い
第２パス電圧を印加する請求項１２記載のプログラム方
法。 - 【請求項１４】 第１及び第２パス電圧の印加と同時に
又はそれ以後にプログラム電圧を印加する請求項１３記
載のプログラム方法。 - 【請求項１５】 選択メモリトランジスタのビット線と
は反対側に接続した隣接メモリトランジスタの制御ゲー
トに第２パス電圧を印加する請求項１４記載のプログラ
ム方法。 - 【請求項１６】 選択メモリトランジスタのビット線と
は反対側に接続した隣接メモリトランジスタの制御ゲー
トに第２パス電圧より低い電圧を印加する請求項１４記
載のプログラム方法。 - 【請求項１７】 第１及び第２パス電圧を印加開始から
所定期間昇圧レベルで印加する請求項１４〜１６のいず
れか１項に記載のプログラム方法。 - 【請求項１８】 対応ワード線へ制御ゲートを接続した
複数のフローティングゲート形メモリトランジスタを直
列接続してなる多数のセルユニットから構成されたメモ
リセルアレイをもち、プログラムで、前記セルユニット
のうちの少なくとも１つを選択し、該選択セルユニット
のうちの１メモリトランジスタを選択するデコーダを備
えた不揮発性半導体メモリにおいて、 前記選択メモリトランジスタ及び該選択メモリトランジ
スタに接続した隣接メモリトランジスタを除く前記選択
セルユニット内の残りのメモリトランジスタの制御ゲー
トに対応したワード線には第１パス電圧を提供し、また
前記隣接メモリトランジスタの制御ゲートに対応したワ
ード線には前記第１パス電圧より低い第２パス電圧を提
供し、そして前記選択メモリトランジスタの制御ゲート
に対応したワード線には前記第１パス電圧より高いプロ
グラム電圧を提供することにより、非選択セルユニット
における前記第２パス電圧としたワード線に接続のメモ
リトランジスタを非導通化させて前記プログラム電圧と
したワード線に接続のメモリトランジスタを局部的昇圧
電圧に充電するプログラム回路を備えることを特徴とす
る不揮発性半導体メモリ。
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|---|---|---|---|
| KR1995P7532 | 1995-03-31 | ||
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| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP3167919B2 (ja) |
| KR (1) | KR0145475B1 (ja) |
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