KR960035654A - 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법 - Google Patents

낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
불휘발성 반도체 메모리의 프로그램장치 및 방법
2. 발명이 해결하려고 하는 기술적 과제
낸드구조의 메모리 쎌에서 소거된 데이타를 유지해야 하는 메모리 트랜지스터의 드레쉬 홀드 전압의 변동방지
3. 발명의 해결방법의 요지
메모리 트랜지스터들의 드레인 소오스통로가 직렬로 접속된 낸드쎌 유닐을 가지는 불휘발성 반도체 메모리에서 선택된 메모리 트렌지스터가 소거된 데이타를 유지해야할 때 상기 선택된 메모리 트렌지스터의 제어게이트의 프로그램전압을 인가하여 이 메모리 트랜지스터의 드레인 소오스 및 채널에 충전된 국부적인 부우스트 전압에 의해 선택된 메모리 트랜지스터와 인접한 메모리 트랜지스터를 턴오프시켜 르로그램을 방지함.
4. 발명의 중요한 용도
데이타의 영구 보존

Description

낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 쎌 유닐의 평면도, 제4도는 제3도의 절단선 I-I에서 취한 단면도, 제5도는 본 발명에 따라 선택된 행브럭에 대한 페이지 프로그램방법을 보여주는 메모리 쎌 어레이의 일부분의 회로도, 제9A 및 제9B도는 본 방명에 따른 행디코오더의 회로도.

Claims (19)

  1. 다수의 쎌 유닐들을 가지며, 각 쎌 유닐은 일단과 타단사이에 직렬로 접속된 다수의 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터는 드레인, 소오스, 플로팅케이트 및 제어게이트를 가지며, 상기 쎌 유닐들중 적어도 하나의 쎌 유닐을 선택하고, 상기 선택된 쎌 유닐내에서 하나의 메모리 트랜지스터를 선택하고, 상기 선택된 메모리 트랜지스터가 소거 데이타에 대응하는 드레쉬 홀드 전압을 갖도록 소거된후 행해지는 프로그램동작에서 상기 선택된 메모리 트랜지스터가 상기 소거 데이타로 프로그램될 때 상기 선택된 메모리 트랜지스터의 제어게이트로 프로그램전압을 제공하고, 상기 프로그램 전압의 용량 결합으로 상기 선택된 메모리 트랜지스터의 들인과 소오스에 각각 접속된 제1 및 제2인접 메모리 트랜지스터들을 턴오프하고 상기 선택된 메모리 트랜지스터의 드레인과 소오스를 국부적인 부우스터 전압으로 충전하는 디코오더를 가짐을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 디코오더를 상기 선택된 쎌유닐내의 상기 다수의 메모리 트랜지스터들중 상기 선택된 메모리 트랜지스터와 상기 제1 및 제2인접 트랜지스터들을 제외한 나머지 트랜지스터들의 제어게이트들로 상기 프로그램전압보다 낮은 제1패스전압을 제공하고 상기 제1 및 제2인접트랜지스터들의 제어게이트들로 상기 제1패스전압보다 낮은 제2패스전압을 제공함을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 프로그램전압은 상기 제1 및 제2 패스전압과 동시에 또는 상기 제1 및 제2 패스전압의 인가후 제공됨을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 제2패스전압은 상기 소거 데이타와 다른 데이타로 프로그램되는 메모리 트랜지스터들의 드레쉬홀드 전압보다 높음을 특징으로 하는 반도체 메모리.
  5. 제3항에 있어서, 상기 제1 및 제2패스전압과 상기 프로그램전압은 소정기간동안 부우스트 전압을 가짐을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 각 쎌유닐의 상기 일단과 대응 비트라인과는 선택트랜지스터의 소오스 및 드레인이 각각 접속되고, 상기 제1인접 트랜지스터는 상기 선택된 메모리 트랜지스터에 관하여 상기 선택된 쎌유닐의 일단측에 접속되고, 상기 제2인접 트랜지스터는 상기 선택된 메모리 트랜지스터에 관하여 타단측에 접속되며, 상기 디코오더는 상기 제1인접 트랜지스터와 상기 일단사이의 메모리 트랜지스터들의 제어게이트들로 상기 프로그램전압보다 낮은 제1패스전압을 인가하고, 상기 제1인접 트랜지스터의 제어게이트로 상기 제1패스전압보다 낮은 제2패스전압을 인가하고, 상기 제2인접트랜지스터의 제어게이트로 상기 제2패스전압보다 낮은 전압을 인가하고, 상기 선택된 쎌유닐과 접속된 비트라인 및 선택 트랜지스터의 게이트에 제1전압을 인가함을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 제1전압은 전원공급전압임을 특징으로 하는 반도체 메모리.
  8. 제6항에 있어서, 상기 비트라인상의 제1전압은 데이타 래치에 저장된 데이타에 따라 제공됨을 특징으로 하는 반도체 메모리.
  9. 제6항에 있어서, 상기 디코오더는 상기 제1전압을 인가한 후 상기 제2패스전압과 상기 제2피스전압보다 낮은 전압을 인가하고, 이와 동시에 또는 이후에 상기 프로그램전압을 인가함을 특징으로 하는 반도체 메모리.
  10. 제1항에 있어서, 각 쎌유닐의 상기 일단과 대응 비트라인과 제1선택 트랜지스터의 소오스 및 드레인이 각각 접속되고, 각 쎌 유닐의 상기 타단과 공통 소오스 라인과는 제2선택 트랜지스터의 드레인 및 소오스가 각각 접속되고, 상기 디코오더는 상기 선택된 쎌 유닐과 접속된 제2선택 트랜지스터를 턴오프하고 상기 선택된 쎌유닐과 접속된 제1선택 트랜지스터를 턴온하고, 상기 선택된 쎌유닐과 접속된 비트라인상의 전압중 소정전압을 상기 제1 및 제2패스전압의 인가시 상기 선택된 메모리 트랜지스터의 드레인과 소오스로 제공하여 상기 프로그램전압 인가시 상기 선택된 메모리 트랜지스터의 드레인과 소오스의 국부적인 부우스트전압에 의하여 상기 제1 및 제2인접 트랜지스터를 턴오프함을 특징으로 하는 반도체 메모리.
  11. 행과 열의 매트릭스형으로 배열된 다수의 쎌 유닐들을 가지며, 각 쎌 유닐은 드레인 소오스 통로들이 직렬로 접속된 다수의 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터는 드레인, 소오스, 플로팅게이트 및 제어게이트를 가지며, 각 행에 배열된 쎌 유닐들을 행블럭을 형성하고 각 행에 배열된 메모리 트랜지스터들의 제어게이트들이 대응 워드라인과 접속되는 다수의 워드라인들을 가지며, 선택된 행블럭내의 하나의 선택된 워드라인과 접속된 선택된 메모리 트랜지스터들이 소거 데이타에 대응하는 드레쉬 홀드 전압을 갖도록 소거된후 행해지는 프로그램동작중 상기 선택된 메모리 트랜지스터들중 제1그룹의 메모리 트랜지스터들과 나머지 제2그룹의 메모리 트랜지스터들이 상기 소거데이타와 다른 데이타로 각각 프로그램될 때, 상기 선택된 워드라인과 이와 인접한 워드라인을 제외한 상기 선택된 행블럭내의 나머지의 워드라인들로 제1패스전압을 제공하고, 상기 인접한 워드라인으로 상기 제1패스전압보다 낮은 제2패스전압을 제공하여 상기 제1그룹의 메모리 트랜지스터들의 드레인, 소오스들을 소정의 전압으로 충전하고, 상기 제2그룹의 메모리 트랜지스터들의 드레인, 소오스들을 소정의 전압으로 충전하고, 상기 제2그룹의 메모리 트랜지스터들의 드레인, 소오들을 방전하고, 상기 선택된 워드라인으로 상기 제1패스전압보다 높은 프로그램전압을 인가하여 상기 제1그룹의 메모리 트랜지스터 들의 드레쉬홀드 전압이 변경되지 않도록 상기 제1 그릅의 메모리 트랜지스터들의 드레인 소오스들을 상기 충전전압보다 높은 전압으로 충전하고, 상기 제2그룹의 메모리 트랜지스터들을 프로그램하는 디코오더를 가짐을 특징으로 하는 반도체 메모리.
  12. 제11항에 있어서, 상기 제2패스전압은 다른 데이타로 프로그램되는 메모리 트랜지스터의 드레쉬홀드 전압보다 높음을 특징으로 하는 반도체 메모리.
  13. 적어도 하나의 쎌 유닐을 가지며, 상기 쎌 유닐의 일단과 타단사이에 드레인 소오스 통로들이 직렬로 접속된 다수의 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터는 드레인, 소오스, 플로팅게이트 및 제어게이트를 가지며, 상기 쎌 유닐내의 하나의 메모리 트랜지스터를 선택하고, 이 선택된 메모리 트랜지스터가 소거 데이타에 대응하는 드레쉬홀드 전압을 갖도록 소거한후 행해지는 프로그램중 상기 선택된 메모리 트랜지스터의 상기 드레쉬홀드 전압이 변동하지 않도록 상기 선택된 메모리 트랜지스터의 제어게이트에 프로그램전압을 인가하는 반도체 메모리의 프로그램 방법에 있어서, 상기 프로그램전압의 인가에 의해 상기 선택된 메모리 트랜지스터의 드레인 및 소오스와 접속된 제1 및 제2인접 메모리 트랜지스터들을 턴오프하고 상기 선택된 메모리 트랜지스터의 드레인 및 소오스를 국부적인 부우스트 전압으로 충전함을 특징으로 하는 반도체 메모리의 프로그램방법.
  14. 제13항에 있어서, 상기 제1 및 제2인접 메모리 트랜지스터들은 상기 선택된 메모리 트랜지스터에 관하여 각각 상기 일단측과 타단측으로 접속되고 상기 제1인접 메모리 트랜지스터와 상기 일단 사이의 메모리 트랜지스터들의 제어게이트들로 상기 프로그램전압보다 낮은 제1패스전압을 인가하고 상기 제1인접 메모리 트랜지스터의 제어게이트에 상기 제1패스전압보다 낮은 제2패스전압을 인가함을 특징으로 하는 반도체 메모리의 프로그램방법.
  15. 제14항에 있어서, 상기 프로그램전압은 상기 제1 및 제2패스전압의 인가와 동시에 또 그후에 인가함을 특징으로 하는 반도체 메모리의 프로그램방법.
  16. 제15항에 있어서, 상기 프로그램전압은 상기 제1 및 제2패스전압의 인가와 동시에 또 그후에 인가함을 특징으로 하는 반도체 메모리의 프로그램방법.
  17. 제15항에 있어서, 상기 제2인접 메모리 트랜지스터의 제어게이트에 상기 제2패스전압보다 낮은 전압을 인가함을 특징으로 하는 반도체 메모리의 프로그램방법.
  18. 제15항에 있어서, 상기 제1 및 제2패스전압과 상기 프로그램전압을 소정기간동안 부우스트 전압을 가짐을 특징으로 하는 반도체 메모리의 프로그램 방법.
  19. 다수의 쎌 유닐들을 가지며 각 쎌유닐들은 드레인 소오스 통로들이 직렬로 접속된 복수개의 메모리 트랜지스터들을 가지며 각 메모리 트랜지스터들은 드레인, 소오스 및 플로팅 게이트 및 제어게이트를 가지며, 프로그램 동작중 상기 다수의 쎌유닐들 중 적어도 하나의 쎌유닐을 선택하고, 이 선택된 메모리 트랜지스터내에 저장된 데이타에 대응하는 드레쉬 홀드 전압이 변경되지 않도록 상기 선택된 메모리 트랜지스터의 제어게이트에 프로그램전압을 제공하는 디코오더를 가지는 불휘발성 반도체 메모리에 있어서 상기 디코오더는 상기 선택된 메모리 트랜지스터와, 상기 선택된 메모리 트랜지스터와 인접한 메모리 트랜지스터를 제외한 상기 선택된 쎌유닐내의 나머지 메모리 트랜지스터의 제어게이트에 상기 프로그램전압보다 낮은 제1패스전압을 제공하여 상기 나머지 메모리 트랜지스터의 소오스, 드레인 및 채널을 제1층전전압으로 용량충전하고 상기 인접한 메모리 트랜지스터의 제어게이트에 상기 제1패스전압보다 낮은 제2패스전압을 제공하여 상기 인접한 메모리 트랜지스터를 턴오프하고 상기 선택된 메모리 트랜지스터의 제어게이트로 제공되는 상기 프로그램전압에 의해 상기 선택된 메모리 트랜지스터의 드레인 소오스 및 채널을 국부적인 제2층전전압으로 충전함을 특징으로 하는 불휘발성 반도체 메모리의 프로그램장치.
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