DE19612666A1

DE19612666A1 - Verfahren und Vorrichtung zur Programmierung eines nichtflüchtigen Halbleiterspeichers mit Zellen in NAND-Struktur

Info

Publication number: DE19612666A1
Application number: DE19612666A
Authority: DE
Inventors: Tae-Sung Jung
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-03-31
Filing date: 1996-03-29
Publication date: 1996-10-02
Anticipated expiration: 2016-03-30
Also published as: JP3167919B2; DE19612666C2; US5621684A; JPH08279297A; KR0145475B1; KR960035654A

Description

Die vorliegende Erfindung bezieht sich auf das Gebiet nichtflüchtiger Halbleiterspeicher mit Zellen in NAND- Struktur und insbesondere auf ein Verfahren und eine Vorrichtung zur Programmierung nichtflüchtiger Halblei terspeicher mit Zellen in NAND-Struktur.

Als nichtflüchtige Halbleiterspeicher wie z. B. elek trisch löschbare und programmierbare Nur-Lese-Speicher (im folgenden als EEPROMs bezeichnet), bei denen die von den Speicherzellen beanspruchte Fläche auf dem Chip verringert werden kann, wurden EEPROMs mit Zellen in NAND-Struktur entwickelt. Die Zelle in NAND-Struktur (im folgenden als Zelleneinheit bezeichnet) umfaßt einen ersten Auswahltransistor, dessen Drain über ein Kontakt loch mit einer zugehörigen Bitleitung verbunden ist, einen zweiten Auswahltransistor, dessen Source mit einer gemeinsamen Sourceleitung verbunden ist, sowie mehrere Speichertransistoren, deren Kanäle oder Drain-Source- Pfade zwischen der Source des ersten Auswahltransistors und dem Drain des zweiten Auswahltransistors in Serie geschaltet sind. Die Zelleneinheiten sind auf einer p- Typ-Schicht auf einem Halbleitersubstrat ausgebildet. Jeder Speichertransistor besitzt ein schwebendes Gate, das über einem Kanalbereich zwischen dessen Source- und Drain-Bereichen über einem Gate-Tunneloxid ausgebildet ist, sowie ein Steuergate, das über einer Zwischeniso lierschicht über dem schwebenden Gate ausgebildet ist. Da durch Verwendung einer solchen Zelleneinheit die Anzahl der Auswahltransistoren pro Zelle und die Anzahl der Kontaktlöcher für den Ohmschen Kontakt mit einer Bitlei tung verringert werden kann, kann mit einem EEPROM mit solchen Zelleneinheiten eine hohe Speicherdichte ohne Zunahme der Chipfläche erreicht werden.

Eine Speicherzellenanordnung eines solchen EEPROMs ent hält mehrere Zelleneinheiten, die in Matrixform in Zeilen und Spalten angeordnet sind. Die Gate der ersten Auswahl transistoren der Zelleneinheiten in einer entsprechenden Zeile sind mit einer gemeinsamen ersten Auswahlleitung verbunden. Die Steuergates der in Serie geschalteten Speichertransistoren der jeweiligen Zelleneinheiten in einer entsprechenden Zeile sind jeweils mit Wortleitungen verbunden. Die Gates der zweiten Auswahltransistoren der Zelleneinheiten in einer entsprechenden Zeile sind mit einer gemeinsamen zweiten Auswahlleitung verbunden. Die Zelleneinheiten in jeder Zeile bilden einen Zeilenblock. Die Bitleitungen sind mit Datenzwischenspeichern verbun den, die einen Seitenpuffer bilden.

Vor dem Programmieren der Speichertransistoren, die mit einer ausgewählten Wortleitung verbunden sind, müssen alle Speichertransistoren in einem Zeilenblock, der der ausgewählten Wortleitung oder einer Speicherzellenanord nung zugeordnet ist, gelöscht werden. Das Löschen wird bewerkstelligt, indem eine Löschspannung von ungefähr 20 V an den p-Typ-Schichtbereich angelegt wird, wobei an die Wortleitungen des Zeilenblocks oder der Speicherzel lenanordnung 0 V angelegt werden. Dabei werden die ge löschten Speichertransistoren in Verarmungstyp-Transisto ren mit negativen Schwellenspannungen umgewandelt, indem mittels Fowler-Nordheim-Tunnelung Elektronen von ihren schwebenden Gates abgezogen werden. Es sei angenommen, daß die gelöschten Speichertransistoren das Datum "1" speichern.

Nach dem Löschen der Speichertransistoren wird die Pro grammierung durchgeführt. Um die Programmierung mit hoher Geschwindigkeit durchzuführen, wird die Programmierung mit einer Seitenprogrammierung durchgeführt, die in alle Speichertransistoren, die mit einer ausgewählten Wortlei tung verbunden sind, gleichzeitig Daten schreibt. Nach dem Laden der Dateneingabe über externe Dateneingangsan schlüsse in die Datenzwischenspeicher, die mit den jewei ligen Bitleitungen verbunden sind, wird die Seitenpro grammierung durchgeführt, indem die darin gespeicherten Daten auf einmal in die Speichertransistoren geschrieben werden, die mit einer ausgewählten Wortleitung verbunden sind.

Fig. 3 ist ein Schaltbild zur Erläuterung der Vorgehens weise bei der Seitenprogrammierung des Standes der Tech nik in Verbindung mit einem Zeilenblock.

Nun sei angenommen, daß die Programmierung für die Spei chertransistoren M21 bis M2n, die mit einer Wortleitung WL2 verbunden sind, durchgeführt werden soll. Zur Verein fachung der Erläuterung sei ferner angenommen, daß die ausgewählten Speichertransistoren M21 und M2n mit dem Datum "1" bzw. dem Datum "0" programmiert werden sollen. Somit speichert der Datenzwischenspeicher, der mit der Bitleitung BL1 verbunden ist, das Datum "1", während der Datenzwischenspeicher, der mit der Bitleitung BLn verbun den ist, das Datum "0" speichert.

Während der Programmierung stellt eine Bitleitung, die mit einem Speichertransistor verbunden ist, der das Datum "1", d. h. ein gelöschtes Datum, behalten soll, eine nicht ausgewählte Bitleitung dar, während eine Bitlei tung, die mit einem Speichertransistor verbunden ist, der auf das Datum "0" geändert werden soll, eine ausgewählte Bitleitung darstellt.

Beim Programmiervorgang werden die Bitleitungen BL1 und BLn mit dem Datum "1" (Versorgungsspannungspotential Vcc) bzw. dem Datum "0" (Massepotential von 0 V) verbunden, die in den zugehörigen Datenzwischenspeichern gespeichert sind. Das Versorgungsspannungspotential Vcc wird an die erste Auswahlleitung SSL angelegt. Ein Durchgangspoten tial Vpass von z. B. 10 V wird an die nicht ausgewählten Wortleitungen WL1 und WL3 bis WL16 angelegt, während ein Programmierpotential Vpgm von z. B. 18 V an die ausge wählte Wortleitung WL2 angelegt wird. Ferner wird das Massepotential von 0 V an die zweite Auswahlleitung GSL angelegt, wodurch die zweiten Auswahltransistoren GT11 bis GT1n abgeschaltet werden. Dann wird an die ausge wählte Bitleitung BLn das Potential angelegt, das dem Datum "0" entspricht, d. h. Massepotential, während an das Gate des ersten Auswahltransistors ST1n das Versor gungsspannungspotential Vcc angelegt wird, wodurch der Transistor ST1n eingeschaltet wird. Das Durchgangspoten tial Vpass und das Programmierpotential Vpgm werden ferner an die Steuergates der Speichertransistoren M1n bis M16n angelegt, die mit der ausgewählten Bitleitung BLn verbunden sind. Somit sind die Speichertransistoren Min bis M16n alle eingeschaltet, wobei deren Drains, Sources und Kanäle auf das allgemeine Massepotential gebracht werden. Gleichzeitig wird an das Steuergate des Speichertransistors M2n, der mit der ausgewählten Wort leitung WL2 verbunden ist, das Programmierpotential Vpgm angelegt. Damit wird das Programmierpotential Vpgm zwi schen dessen Steuergate und Drain, Source und Kanal angelegt, wodurch in das schwebende Gate des Speicher transistors M2n Elektronen tunneln. Somit wird der Spei chertransistor M2n in einen Anreicherungstyp-Transistor mit positiver Schwellenspannung umgewandelt, d. h. er speichert das Datum "0".

Andererseits wird das Versorgungsspannungspotential Vcc, das dem Datum "1" entspricht ist, vom Datenzwischenspei cher an die daran angeschlossene nicht ausgewählte Bit leitung BL1 angelegt, so daß der Speichertransistor M21 das gelöschte Datum, d. h. das Datum "1", behält. Da das Versorgungsspannungspotential Vcc an die ersten Auswahl leitungen SSL angelegt ist, liegt das Potential Vcc am Gate und am Drain des ersten Auswahltransistors ST11 an. Anschließend steigt das Potential der Steuergates der Speichertransistoren M11 bis M161, die mit der Source des ersten Auswahltransistors ST11 verbunden sind, von 0 V auf das Durchgangspotential Vpass bzw. das Programmierpo tential Vpgm an, wobei die Drains, Sources und Kanäle der Transistoren M11 bis M161 durch kapazitive Kopplung auf ein Verstärkungspotential Vbt aufgeladen werden, das höher liegt als das Potential Vcc - Vth, wobei Vth eine Schwellenspannung des ersten Auswahltransistors ST11 ist. Das Verstärkungspotential Vbt kann durch folgende Glei chung ausgedrückt werden:

wobei C1 eine Kapazität zwischen dem Steuergate und Source, Drain und Kanal jedes Speichertransistors ist, C2 eine Kapazität zwischen Kanal, Source und Drain desselben und der p-Typ-Schicht ist, der Kopplungskoeffizient r = C1/(C1 + C2) beträgt und n die Anzahl der Speicher transistoren in jeder Zelleneinheit ist. Sind die Drains, Sources und Kanäle der Speichertransistoren M11 bis M161 auf Vcc - Vth aufgeladen, wird der erste Auswahltransi stor ST11 abgeschaltet, wodurch die Drains, Sources und Kanäle der Speichertransistoren M11 bis M161 gleichmäßig auf das Verstärkungspotential Vbt aufgeladen werden. Somit wird die Potentialdifferenz zwischen dem Steuergate und Drain, Source und Kanal des ausgewählten Speicher transistors M21 gleich Vpgm - Vbt. Diese Potentialdiffe renz von Vpgm - Vbt ist nicht groß genug, um das F-N- Tunneln zu ermöglichen, wodurch die Programmierung des Speichertransistors M21 verhindert wird. Daher behält der Speichertransistor M21 aufgrund seiner Löschung die negative Schwellenspannung. Dieses Selbstprogrammierungs- Verhinderungsschema ist im US-Patent Nr. 5,473,563 offen bart, das dem Anmelder der vorliegenden Erfindung zuge teilt ist.

Das Selbstprogrammierungs-Verhinderungsschema, wie es oben erwähnt worden ist, bringt jedoch mehrere Probleme mit sich. Wenn das Durchgangspotential Vpass erhöht wird, können aufgrund des zwischen den Steuergates und den Drains, Sources und Kanälen der nicht ausgewählten Spei chertransistoren Min und M3n bis M16n anliegenden Durch gangspotentials Vpass die Schwellenspannungen der nicht ausgewählten Speichertransistoren Min und M3n bis M16n innerhalb der Zelleneinheit, die dem mit dem Datum "0" programmierten Speichertransistor M2n zugeordnet ist, erhöht werden. Es ist daher wünschenswert, den Wert des Durchgangspotentials Vpass zu verringern, was jedoch ein Ansteigen der Potentialdifferenz Vpgm - Vbt zwischen dem Steuergate und dem Drain, dem Source und dem Kanal des ausgewählten Speichertransistors M21, der das gelöschte Datum, d. h. das Datum "1", behalten soll, erlaubt, wodurch die Schwellenspannung des ausgewählten Speicher transistors M21 ansteigt. Daher ist für das Durchgangspo tential Vpass ein geeigneter Kompromiß erforderlich, so daß die Schwellenspannungen der ausgewählten und der nicht ausgewählten Speichertransistoren nicht erhöht werden.

Fig. 2 ist ein Schaubild, das eine Veränderung der Schwellenspannungen der nicht ausgewählten Speichertran sistoren innerhalb der Zelleneinheiten, die den ausge wählten Bitleitungen zugeordnet sind, und den ausgewähl ten Speichertransistoren, die den nicht ausgewählten Bitleitungen zugeordnet sind und gelöschte Daten behalten sollen, zeigt, wenn das Durchgangspotential Vpass gemäß dem Stand der Technik ansteigt. In der Zeichnung stellt die Kurve A eine Veränderung der Schwellenspannungen der nicht ausgewählten Speichertransistoren innerhalb der Zelleneinheiten dar, die den mit dem Datum "0" program mierten ausgewählten Speichertransistoren, d. h. den mit den ausgewählten Bitleitungen verbundenen Speichertransi storen, zugeordnet sind, während die Kurve B eine Verän derung der Schwellenspannungen der ausgewählten Speicher transistoren darstellt, die den nicht ausgewählten Bit leitungen zugeordnet sind und gelöschte Daten, d. h. das Datum "1", behalten sollen. Die Kurven der Fig. 2 stellen gemessene Werte dar, wobei der Kopplungskoeffizient r ungefähr 0,6 beträgt und nach dem Löschen das Program mierpotential Vpgm von 18 V angelegt wurde, so daß die Schwellenspannungen der Speichertransistoren -3 V errei chen. Wie aus der Zeichnung deutlich wird, besitzen die zwei Kurven A und B über dem Durchgangspotential Vpass zueinander inverse Eigenschaften. Somit kann der zuläs sige Bereich des Durchgangspotentials Vpass erhalten werden, in dem der Einfluß der Schwellenspannung für die Kurve A denjenigen der Schwellenspannung für die Kurve B minimieren kann. Wird z. B. angenommen, daß ein Lesevor gang selbst dann für die Speichertransistoren möglich ist, wenn sich die Schwellenspannungen der gelöschten Speichertransistoren bis auf -2 V ändern, beträgt der Bereich des Durchgangspotentials Vpass 9,5 bis 12 V, wie in Fig. 2 gezeigt ist. Da sich jedoch die Schwellenspan nungen der Speichertransistoren bei beliebigem Durch gangspotential Vpass innerhalb des obenerwähnten Bereichs verändern, kann das Problem auftreten, daß die Daten, die in den nicht ausgewählten Speichertransistoren in den Zelleneinheiten, die den mit dem Datum "0" programmierten Speichertransistoren zugeordnet sind, oder in den ausge wählten Speichertransistoren, die gelöschte Daten behal ten sollen, gespeichert sind, verändert werden können. Das heißt, wenn einer der mit einer ausgewählten Wortlei tung verbundenen Speichertransistoren mit dem Datum "0" programmiert werden soll, muß der Wiederholungsprogram miervorgang für diesen Speichertransistor nach Abschluß des Programmierungs-Überprüfungsvorgangs durchgeführt werden, wenn er nicht die gewünschte Schwellenspannung, z. B. eine Schwellenspannung von 1 V, aufweist. Da der Programmiervorgang für diesen Speichertransistor wieder holt ausgeführt wird, bis er die gewünschte Schwellen spannung aufweist, können daher die Schwellenspannungen der nicht ausgewählten Speichertransistoren innerhalb der Zelleneinheit, die diesem zugeordnet ist, oder der ande ren ausgewählten Speichertransistoren, die mit der ausge wählten Wortleitung verbunden sind und gelöschte Daten behalten sollen, so stark verändert werden, daß das Datum invertiert wird.

Das Löschen gemäß dem Stand der Technik wurde für jeden Zeilenblock durchgeführt. Daher wurden nach dem Löschen eines Zeilenblocks die Speichertransistoren programmiert, die mit mehreren Wortleitungen innerhalb des Zeilenblocks verbunden sind. Dies brachte das Problem mit sich, daß nach dem Löschen der mit den Wortleitungen verbundenen Speichertransistoren, die nicht programmiert werden mußten, für diese eine Wiederholungsprogrammierung durch geführt werden mußte. Der Grund dafür, daß die Program mierung gemäß dem Stand der Technik nicht für jede Wort leitung ausgeführt werden kann, ist folgender. Das Pro grammieren der Speichertransistoren, die mit einer ausge wählten Wortleitung verbunden sind, wird nach Abschluß ihrer Löschung durchgeführt. Nach dem Programmieren wird für jeden Speichertransistor, der nicht die gewünschte Schwellenspannung aufweist, eine Wiederholungsprogrammie rung durchgeführt. Somit können das Programmierpotential und das Durchgangspotential an die ausgewählte Wortlei tung und die nicht ausgewählten Wortleitungen wiederholt angelegt werden. Wie oben beschrieben worden ist, werden die Schwellenspannungen der Speichertransistoren an der ausgewählten Wortleitung, die gelöschte Daten behalten sollen, verändert, wobei in diesen fehlerhafte Daten auftreten können.

Wenn andererseits jeder Speichertransistor eine Mehrfach zustand-Speicherzelle ist, die mehr Information als zwei Bits speichert, ist die Differenz der Schwellenspannungen zwischen aufeinanderfolgenden Zuständen sehr klein. Es sei z. B. angenommen, daß jeder Speichertransistor eine Vier-Zustand-Speicherzelle ist, die alle möglichen Kombi nationen von zwei Bits (d. h. 2² = 4 mögliche Kombinatio nen) speichert, so sind z. B. Schwellenspannungen von -2 V und -1 V erforderlich, die die Zwei-Zustand-Informa tion zwischen der höchstwertigen Bit-Information, z. B. einer Schwellenspannung von -3 V, und einer niedrigstwer tigen Bit-Information, z. B. einer Schwellenspannung von 0 V, darstellen. In diesem Fall wird die Differenz der Schwellenspannungen zwischen aufeinanderfolgenden Zustän den gleich 1 V. Obwohl die Veränderung der Schwellenspan nungen durch das Programmierpotential Vpgm und das Durch gangspotential Vpass für einen normalen Betrieb jeder Speicherzelle theoretisch weniger als maximal 0,5 V betragen kann, muß sie im Hinblick auf verschiedene Faktoren wie z. B. Prozeßschwankungen, Umgebungstempera tur usw. im wesentlichen gleich oder kleiner als ungefähr 0,1 V sein. Da somit, wie in Fig. 2 gezeigt ist, kein Bereich des Durchgangspotentials Vpass vorhanden ist, in dem die Veränderung der Schwellenspannungen gleich oder kleiner als maximal 0,1 V ist, tritt das Problem auf, daß die Speichertransistoren in den Zelleneinheiten nicht als Mehrfachzustand-Speicherzellen verwendet werden können.

Es ist daher die Aufgabe der vorliegenden Erfindung, die Nachteile des obenerwähnten Standes der Technik zu besei tigen und ein EEPROM zu schaffen, das Zelleneinheiten besitzt, die die Veränderung der Schwellenspannungen für ausgewählte Speichertransistoren, die nach ihrer Löschung während des Programmierens gelöschte Daten behalten sollen, verhindern können.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein EEPROM zu schaffen, das Zelleneinheiten besitzt, in welchen die jeweiligen Speichertransistoren stabile, zuverlässige Mehrfachzustand-Daten speichern können, indem während der Programmierung eine Veränderung ihrer Schwellenspannungen verhindert wird.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein EEPROM zu schaffen, das Zelleneinheiten besitzt, die durch jede Wortleitung unmittelbar gelöscht und program miert werden können, so daß nach dem Löschen die Verände rung der Schwellenspannungen der Speichertransistoren mit gelöschten Daten während der Programmierung der damit verbundenen Speichertransistoren im wesentlichen verhin dert wird.

Diese Aufgaben werden erfindungsgemäß gelöst durch einen nichtflüchtigen Halbleiterspeicher, der die in den unab hängigen Ansprüchen 1, 11 oder 19 angegebenen Merkmale besitzt, sowie durch ein Programmierverfahren, das die in den unabhängigen Ansprüchen 10, 13 oder 14 angegebenen Merkmale besitzt. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen gerichtet.

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:

Fig. 1 eine Draufsicht einer Zelleneinheit gemäß der vorliegenden Erfindung;

Fig. 2 den bereits erwähnten Graphen, der die Verän derung der Schwellenspannungen der Speicher transistoren zeigt, die mit einer ausgewähl ten Wortleitung verbunden sind, wenn ein Durchgangspotential gemäß dem Stand der Tech nik ansteigt;

Fig. 3 das bereits erwähnte schematische Schaltbild eines Abschnitts einer Speicherzellenanord nung, das eine Seitenprogrammierungsweise für einen ausgewählten Zeilenblock gemäß dem Stand der Technik zeigt;

Fig. 4 eine Querschnittsansicht längs der Linie 1-1 der Fig. 1;

Fig. 5 ein schematisches Schaltbild eines Abschnitts einer Speicherzellenanordnung, die eine Sei tenprogrammierungsweise für einen ausgewähl ten Zeilenblock gemäß der vorliegenden Erfin dung zeigt;

Fig. 6 ein Zeitablaufdiagramm für die Programmierung eines ausgewählten Zeilenblocks gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 7 ein Zeitablaufdiagramm für die Programmierung eines ausgewählten Zeilenblocks gemäß einer weiteren Ausführungsform der vorliegenden Er findung;

Fig. 8 einen Graphen, der eine Veränderung der Schwellenspannungen der Speichertransistoren zeigt, wenn ein erstes Programmierpotential gemäß der vorliegenden Erfindung zunimmt; und

Fig. 9A, 9B schematische Schaltbilder eines Zeilendeco dierers gemäß der vorliegenden Erfindung.

Eine Speicherzellenanordnung der vorliegenden Erfindung umfaßt mehrere Zelleneinheiten, die in Matrixform in Zeilen und Spalten angeordnet sind. Jede Zelleneinheit enthält einen ersten Auswahltransistor, 16 Speichertran sistoren sowie einen zweiten Auswahltransistor, deren Source-Drain-Pfade in Serie geschaltet sind. Der Drain des ersten Auswahltransistors jeder Zelleneinheit ist mit einer zugeordneten Bitleitung verbunden. Die Source des zweiten Auswahltransistors jeder Zelleneinheit ist mit einer gemeinsamen Sourceleitung verbunden. Die Zellenein heiten jeder Zeile bilden einen Zeilenblock. Die Gates der ersten Auswahltransistoren jedes Zeilenblocks sind mit einer ersten Auswahlleitung verbunden, während die Gates der zweiten Auswahltransistoren jedes Zeilenblocks mit einer zweiten Auswahlleitung verbunden sind. Die Steuergates der in 16 Zeilen angeordneten Speichertransi storen jedes Zeilenblocks sind mit 16 Wortleitungen verbunden. Obwohl in der Ausführungsform der vorliegenden Erfindung in jedem Zeilenblock 16 Speichertransistoren verwendet werden, ist zu beachten, daß die vorliegende Erfindung nicht auf diese Anzahl von Speichertransistoren beschränkt ist.

Die Speicherzellenanordnung ist auf einem p-Typ-Schicht bereich auf einem Halbleitersubstrat ausgebildet. Die Fig. 1 und 4 zeigen eine Draufsicht und eine Quer schnittsansicht einer der Zelleneinheiten, die die Spei cherzellenanordnung bilden.

Wie in den Fig. 1 und 4 gezeigt, besteht das Halbleiter substrat aus einem monokristallinen p-Typ-Siliciummate rial mit einer Dotierungsdichte von ungefähr 1014 Atome/cm³, das in der (100)-Kristallgitterorien tierung geschnitten ist. Ein p-Typ-Schichtbereich 14 mit einer Dotierungsdichte von ungefähr 2 · 10¹⁶ Atome/cm³ ist von einer Hauptquelle des Substrats 10 ausgehend mit einer Tiefe von ungefähr 4 µm ausgebildet. Der Schichtbe reich 14 ist von einem n-Typ-Schichtbereich 12 mit unge fähr 10 µm Tiefe und einer Dotierungsdichte von ungefähr 5 · 10^-15 Atome/cm³ umgeben. Auf der Hauptoberfläche des Schichtbereichs 14 sind stark dotierte N⁺-Bereiche 16 bis 30 ausgebildet und jeweils durch einen von mehreren Kanalbereichen 38 voneinander getrennt. Ein Teil des N⁺- Bereichs 16 ist ein Kontaktbereich, der über ein Kontakt loch 32 mit einer Bitleitung BLk aus einem Metallmaterial wie z. B. Aluminium verbunden ist, die oberhalb einer Isolierschicht 40 verläuft, während der andere Teil des N⁺-Bereichs 16 als Drainbereich des ersten Auswahltransi stors ST1k dient. Die N⁺-Bereiche 18 bis 28 dienen als gemeinsame Source-Drain-Bereiche jeweils zweier benach barter Transistoren ST1k, M1k bis M16k und GT1k. Ein Teil des N⁺-Bereichs 30 ist ein Sourcebereich des zweiten Auswahltransistors GT1k, während der andere Teil des N⁺- Bereichs 30 als vergrabene gemeinsame Sourceleitung CSL dient. Die Leitung CSL kann jedoch eine Leiterschicht sein, die isoliert innerhalb der Isolierschicht 40 ausge bildet ist und den N⁺-Sourcebereich 30 des Transistors GT1k über ein Kontaktloch kontaktiert. Die Gateschichten 42 und 44 aus einem hochschmelzenden Metallsiliciummate rial wie z. B. einem Wolframsilicid, die jeweils eine Dicke von ungefähr 1500 Å besitzen, sind jeweils auf Gateisolierschichten 45 mit einer Dicke von ungefähr 300 Å ausgebildet, die über den Kanalbereichen der ersten und zweiten Auswahltransistoren ST1k und GT1k liegen.

Die schwebenden Gateschichten 34 aus polykristallinem Siliciummetall sind isoliert mit einer Dicke von ungefähr 1500 Å auf Gateisolierschichten 36 mit einer Dicke von ungefähr 100 Å ausgebildet, die über den Kanalbereichen 38 der Speichertransistoren M1k bis M16k liegen. Die Steuergates 46, die aus dem gleichen Material und in der gleichen Dicke ausgebildet sind wie die Gateschichten 42 und 44, sind jeweils über den schwebenden Gateschichten 34 ausgebildet, wobei dazwischen Zwischenisolierschichten 48, wie z. B. ONO-Isolierschichten aus Siliciumdioxid- Siliciumnitrid-Siliciumdioxid-Materialien, mit einer Dicke von ungefähr 250 Å ausgebildet sind. Die Gate schichten 42 und 44 und die Steuergateschichten 46 werden jeweils von den ersten und zweiten Auswahlleitungen SSL und GSL und den Wortleitungen WL1 bis WL16, d. h. den Leiterschichten, die aus dem gleichen Material herge stellt sind wie die Gate- und Steuergateschichten 42, 44 und 46, gemeinsam genutzt. Die Gateschichten 42 und 44, die Steuergateschichten 46, die schwebenden Gateschichten 34, die ersten und zweiten Auswahlleitungen SSL und GSL sowie die Wortleitungen WL1 bis WL16 sind durch die Isolierschicht 40 aus Isolationsmaterialien wie z. B. einem Siliciumdioxid und einem BPSG oder einem PSG von einander isoliert.

Die Bitleitung BLk ist über ein Kontaktloch 32 mit dem N⁺-Bereich 16 verbunden und erstreckt sich in Spalten richtung auf der Isolierschicht 40. Der p-Typ-Schichtbe reich 14 und der n-Typ-Schichtbereich 12 sind über ge meinsame (nicht gezeigte) Kontaktlöcher mit einer Schichtelektrode 50 verbunden. Die Speicherzellenanord nung der vorliegenden Erfindung kann auch auf einem p- Typ-Schichtbereich auf einem monokristallinen n-Typ- Siliciumsubstrat ausgebildet sein.

Fig. 5 ist ein schematisches Schaltbild, das ein neuarti ges Programmierungsschema für einen ausgewählten Zeilen block gemäß der bevorzugten Ausführungsform der vorlie genden Erfindung zeigt. Es ist zu beachten, daß zwecks einer übersichtlicheren Darstellung nur einer von mehre ren Zeilenblöcken gezeigt ist.

In Fig. 5 ist ein Seitenprogrammierungsschema für die Speichertransistoren M21 bis M2n gezeigt, die mit einer ausgewählten Wortleitung WL2 in einem ausgewählten Zei lenblock verbunden sind. Im Vergleich zum Stand der Technik in Fig. 3 besitzt die vorliegende Erfindung das charakteristische Merkmal, daß das Programmierpotential Vpgm an die ausgewählte Wortleitung WL2 angelegt wird, nachdem während des Programmiervorgangs ein zweites Durchgangspotential Vpass2 unterhalb eines ersten Durch gangspotentials Vpass1 an die neben der ausgewählten Wortleitung WL2 liegenden Wortleitungen WL1 und WL3 angelegt worden ist, während das erste Durchgangspoten tial Vpass1 an die Wortleitungen WL4 bis WL16 angelegt worden ist. Das Anlegen dieser Potentiale bewirkt, daß die ersten und zweiten Speichertransistoren neben den ausgewählten Speichertransistoren, die gelöschte Daten behalten sollen, abgeschaltet werden und somit die Sour ces, Drains und Kanäle der ausgewählten Speichertransi storen durch kapazitive Kopplung aufgeladen werden, so daß die Veränderung der Schwellenspannungen der ausge wählten Speichertransistoren im wesentlichen verhindert wird.

Nun sei angenommen, daß eine Wortleitung WL2 ausgewählt ist und ein Speichertransistor M21 während des Program miervorgangs ein gelöschtes Datum, d. h. das Datum "1", behalten soll, während die übrigen Speichertransistoren N22 bis N2n auf ein Datum geändert werden sollen, das sich vom gelöschten Datum unterscheidet, z. B. auf das Datum "0". Dabei wird der (nicht gezeigte) Datenzwischen speicher, der mit der Bitleitung BL1 verbunden ist, mit dem Datum "1" geladen, während die Datenzwischenspeicher, die jeweils mit den Bitleitungen BL2 bis BLn verbunden sind, das Datum "0" laden. Eine solche Datenladetechnik vor der Programmierung ist im US-Patent Nr. 5,473,563 offenbart. Der mit der nicht ausgewählten Bitleitung BL1 verbundene Datenzwischenspeicher legt an die nicht ausge wählte Bitleitung BL1 das Versorgungsspannungspotential Vcc an, das dem Datum "1" entspricht, während die mit den ausgewählten Bitleitungen BL2 bis BLn verbundenen Daten zwischenspeicher an die Bitleitungen BL2 bis BLn das Massepotential anlegen, das dem Datum "0" entspricht. Gleichzeitig wird vom Zeilendecodierer 52 zum Zeitpunkt t0 der Fig. 6 an die erste Auswahlleitung SSL im ausge wählten Zeilenblock ein auf das Versorgungsspannungspo tential Vcc ansteigendes Potential angelegt. Anschließend gehen zum Zeitpunkt t1 die nicht ausgewählten Wortleitun gen WL1 und WL3 neben der ausgewählten Wortleitung WL2 auf das zweite Durchgangspotential Vpass2, während die nicht ausgewählten Wortleitungen WL4 bis WL16 auf das erste Durchgangspotential Vpass1 gehen, das höher liegt als das zweite Durchgangspotential Vpass2. Das erste Durchgangspotential Vpass1 besitzt ein ausreichend hohes Niveau, so daß die Schwellenspannungen der nicht ausge wählten Speichertransistoren, die mit den ausgewählten Speichertransistoren verbunden sind, welche auf das Datum "0" geändert werden, im wesentlichen nicht verändert werden. Das erste Durchgangspotential Vpass1 besitzt selbst dann, wenn die nicht ausgewählten Speichertransi storen, an die das Potential Vpass1 angelegt ist, auf das Datum "0", d. h. auf positive Schwellenspannungen, pro grammiert worden sind, ein ausreichend hohes Niveau, so daß durch dieses hindurch das Massepotential zu den mit dem Datum "0" programmierten Speichertransistoren über tragen werden kann. Somit bewirkt das Anlegen der ersten und zweiten Durchgangspotentiale Vpass1 und Vpass2, daß die Drains, Sources und Kanäle der Speichertransistoren, die mit den ausgewählten Bitleitungen BL2 bis BLn im ausgewählten Zeilenblock verbunden sind, Massepotential annehmen. Andererseits nimmt die Source des ersten Aus wahltransistors ST11, die mit der nicht ausgewählten Bitleitung BL1 verbunden ist, vor dem Zeitpunkt t1 nach dem Anlegen von Vcc an die erste Auswahlleitung SSL das Potential Vcc - Vth an, wobei Vth eine Schwellenspannung des ersten Auswahltransistors ST11 ist. Wenn die Spei chertransistoren M11 und M31 Speicherzellen sind, die mit dem Datum "0", d. h., mit positiver Schwellenspannungen Vth+, programmiert sind, wird der Speichertransistor M11 vor dem Zeitpunkt t1 in einen nichtleitenden Zustand versetzt. Somit befinden sich die Drains, Sources und Kanäle der Speichertransistoren M21 bis M161 in den Grundzuständen. Wenn Vpass1 < Vcc - Vth gilt, werden Drain, Source und Kanal des ausgewählten Speichertransi stors M21 durch das Anlegen von Vpass2 nach dem Zeitpunkt t1 auf Vpass2 - Vth+ aufgeladen. Da Vpass2 - rVpass1 < Vth+ gilt, befindet sich der Speicher transistor M31 ebenfalls im nichtleitenden Zustand. Nach dem Zeitpunkt t2 wird das Potential von Drain, Source und Kanal des ausgewählten Speichertransistors M21 durch Anlegen des Programmierpotentials Vpgm an die Wortleitung WL2 auf rVpgm + Vpass2 - Vth⁺ verstärkt. Das lokale Verstärkungspotential bewirkt, daß der ausgewählte Spei chertransistor M21 und seine benachbarten ersten und zweiten Speichertransistoren M11 und M31 abgeschaltet werden. Somit wird die Veränderung der Schwellenspannung des Transistors M21 verhindert, indem Drain, Source und Kanal desselben auf das lokale Verstärkungspotential aufgeladen werden.

Wenn andererseits die ersten und zweiten Speichertransi storen M11 und M31 gelöschte Daten "1", d. h. negative Schwellenspannungen, aufweisen, werden Drain, Source und Kanal des ausgewählten Speichertransistors M21 zwischen den Zeitpunkten t1 und t2 auf ein höheres Potential als Vcc - Vth aufgeladen. Somit werden nach dem Zeitpunkt t2 Drain, Source und Kanal des ausgewählten Speichertransi stors M21 durch das Anlegen von Vpgm an dessen Steuergate auf ein Potential rVpgm + Vcc - Vth oder höher aufgela den, wodurch die ersten und zweiten Speichertransistoren M11 und M31 abgeschaltet werden. Somit wird die Schwel lenspannung des ausgewählten Speichertransistors M21 durch das lokale Verstärkungspotential nicht verändert. Je höher das lokale Verstärkungspotential ist, auf das Drain, Source und Kanal des ausgewählten Speichertransi stors M21 aufgeladen werden, desto besser kann die Verän derung der Schwellenspannung des Transistors M21 verhin dert werden. Das heißt, da das lokale Verstärkungspoten tial, d. h. rVpgm + Vpass1 - Vth⁺, höher ist als das Aufladungspotential des Standes der Technik, kann die Veränderung der Schwellenspannung des ausgewählten Spei chertransistors M21 in ausreichendem Maß verhindert werden.

An die Wortleitung WL3, die neben der gemeinsamen Source leitung CSL der zwei nicht ausgewählten Wortleitungen WL1 und WL3 neben der ausgewählten Wortleitung WL2 liegt, kann ein Potential angelegt werden, das niedriger ist als Vpass2, wie z. B. Massepotential. Wenn die Speichertran sistoren M31 bis M3n auf das Datum "0" programmiert worden sind, werden diese Speichertransistoren M31 bis M3n durch das Anlegen des Massepotentials an ihr Steuer gate abgeschaltet. Somit werden Drain, Source und Kanal des Speichertransistors 21 auf das obenerwähnte lokale Verstärkungspotential aufgeladen, wodurch die Schwellen spannungsveränderung desselben verhindert werden kann. Die Drains, Sources und Kanäle der Speichertransistoren M22 bis M2n gehen wie oben erwähnt in die Grundzustände über, wobei durch Anlegen des Programmierpotentials Vpgm an die Steuergates der Transistoren M22 bis M2n deren Schwellenspannungen in positive Schwellenspannungen (Datum "0") geändert werden. Da andererseits die Drains, Sources und Kanäle der Speichertransistoren, die mit den Wortleitungen WL4 bis WL16 verbunden sind, auf das Poten tial rVpass1 aufgeladen werden, werden deren Schwellen spannungen nicht verändert.

Fig. 7 ist ein Zeitablaufdiagramm einer weiteren Ausfüh rungsform für die Programmierung von Speichertransisto ren, die mit einer ausgewählten Wortleitung WL2 verbunden sind. Wie in Verbindung mit Fig. 6 erläutert worden ist, werden dann, wenn die Speichertransistoren M11 und M31 auf das Datum "0" programmiert worden sind, vor dem Zeitpunkt t1 Drain, Source und Kanal des ausgewählten Speichertransistors M21 auf das Potential unterhalb von Vcc - Vth aufgeladen. Zwischen den Zeitpunkten t1 und t2 der Fig. 7 bewirkt das Anlegen eines Verstärkungspotenti als Vpass3, das höher ist als Vpass1, an die Wortleitun gen WL4 bis WL16 für eine vorgegebene Zeitspanne von z. B. ungefähr 45 bis 100 ns, daß Drain, Source und Kanal des ausgewählten Speichertransistors M21 auf Vcc - Vth aufgeladen werden. Wenn somit das Programmierpotential Vpgm an die ausgewählte Wortleitung WL2 angelegt wird, können Drain, Source und Kanal des ausgewählten Speicher transistors M21 auf ein höheres Potential als das lokale Verstärkungspotential aufgeladen werden, wie in Verbin dung mit Fig. 6 erläutert worden ist.

Fig. 8 ist ein Graph, der die Veränderung der Schwellen spannungen in Abhängigkeit vom Anstieg des ersten Durch gangspotentials Vpass1 zeigt, wenn gemäß der vorliegenden Erfindung ein zweites Durchgangspotential Vpass2 von ungefähr 2 V, ein Programmierpotential Vpgm von ungefähr 18 V und ein Kopplungskoeffizient r von ungefähr 0,6 verwendet werden. Die Kurve A stellt die Schwellenspan nungsveränderungen der nicht ausgewählten Speichertransi storen dar, die mit ausgewählten Bitleitungen verbunden sind, während die Kurve B diejenigen der ausgewählten Speichertransistoren darstellt, die mit den nicht ausge wählten Bitleitungen verbunden sind. Wie in Fig. 8 ge zeigt, ergibt sich für die ausgewählten und die nicht ausgewählten Speichertransistoren keine Schwellenspan nungsveränderung, wenn die Programmierung nach dem Lö schen der Speichertransistoren auf Schwellenspannungen von ungefähr -3 V durchgeführt wird und das erste Durch gangspotential Vpass1 im Bereich von ungefähr 6,0 bis 9,5 V liegt. Wenn das erste Durchgangspotential Vpass1 ein Potentialniveau innerhalb dieses Bereichs besitzt, ist somit für jeden Speichertransistor in der Zellenein heit eine Mehr-Bit-Speicherung möglich. Es können eine Seitenlöschung und eine Seitenprogrammierung verwirklicht werden, da ohne Veränderung der Schwellenspannungen der Speichertransistoren die Betriebsbereiche zwischen auf einanderfolgenden Mehr-Bit-Zuständen sichergestellt sind.

Die Fig. 9A und 9B sind schematische Schaltbilder einer beispielhaften Ausführungsform eines Zeilendecodierers, der in der vorliegenden Erfindung verwendet wird. Fig. 9A stellt einen Teil des Zeilendecodierers dar, während Fig. 9B den anderen Teil des Decodierers darstellt. In Fig. 9A sind die NAND-Gatter 54-0 bis 54-15, 58-0 bis 58-15 und 60-0 bis 60-15 und die Invertierer 56-0 bis 56-15, 62-0 bis 62-15 und 64-0 bis 64-15 gezeigt. Die NAND-Gatter 54-0 bis 54-15 empfangen die Kombination der Adressensignale A0 bis A3 und deren Komplementsignale bis , um eine der 16 Wortleitungen in einem ausgewähl ten Zeilenblock auszuwählen. Die Invertierer 56-0 bis 56-15 sind jeweils mit den Ausgängen der NAND-Gatter 54-0 bis 54-15 verbunden, um Programmdecodierungssignale Tpgm0 bis Tpgm15 zum Auswählen einer der 16 Wortleitungen zu erzeugen. Die Schaltungsabschnitte, die aus den NAND- Gattern 58-0 bis 58-15 und 60-0 bis 60-15 und den Inver tierern 62-0 bis 62-15 und 64-0 bis 64-15 bestehen, erzeugen erste und zweite Decodierungssignale Tfb0 bis Tfb15 und Tlb0 bis Tlb15, um als Antwort auf die Kombina tion der Ausgangssignale ₀ bis ₁₅ von den NAND-Gattern 54-0 bis 54-15 erste und zweite Durchgangspotentiale zu erzeugen. Wenn z. B. eine Wortleitung WL4 ausgewählt werden soll, nehmen das Programmdecodierungssignal Tpgm3, die ersten Decodierungssignale Tlb2 und Tlb4 sowie die zweiten Decodierungssignale Tfb0, Tfb1 und Tfb5 bis Tfb15 "H"-Pegel (Versorgungsspannung Vcc) an, während die übrigen Signale Tpgm0 bis Tpgm2, Tpgm4 bis Tpgm15, Tlb0, Tlb1, Tlb3, Tlb5 bis Tlb15 und Tfb2 bis Tfb4 auf "L"- Pegel (Erdungsspannung) verharren.

In Fig. 9B sind Schaltungsteile gezeigt, die als Antwort auf die Programmdecodierungssignale Tpgm0 bis Tpgm15 und die ersten und zweiten Decodierungssignale Tlb0 bis Tlb15 sowie Tfb0 bis Tfb15 Signale zum Treiben der Wortleitun gen WL1 bis WL6 erzeugen. Die Schaltungsteile der Fig. 9B umfassen Anreicherungstyp-n-Kanal-MOS-Transistoren 66 bis 88, Verarmungstyp-n-Kanal-MOS-Transistoren 90 bis 106 sowie MOS-Kondensatoren 108 bis 112. Die Transistoren 90 bis 106 dienen dazu, Isolierungszerstörungen der Transistoren 66 bis 70, 78 bis 82 und 84 bis 88 aufgrund der Übertragung hoher Spannungen zu verhindern. Ein Schaltungsteil 120, der den MOS-Kondensator 108 und die Transistoren 72, 78 und 96 umfaßt, ist ein herkömmlicher Hochspannungsgenerator zum Erzeugen einer Hochspannung, die höher ist als das Programmierpotential Vpgm, auf der Leitung 114 in Abhängigkeit von einem Taktsignal Φ eines (nicht gezeigten) Ringoszillators, wenn die Leitung 114 auf "H"-Pegel liegt, und zum Übertragen des Programmier potentials Vpgm auf die Wortleitung WLi+1 über die Tran sistoren 102 und 84. In ähnlicher Weise sind ein Schal tungsteil, der den MOS-Kondensator 110 und die Transisto ren 74, 80 und 98 umfaßt, ein Hochspannungsgenerator 121 zum Übertragen des zweiten Durchgangspotentials Vpass2 auf die Wortleitung WLi+1 sowie ein Schaltungsteil, der den MOS-Kondensator 112 und die Transistoren 76, 82 und 100 umfaßt, ein Hochspannungsgenerator 122 zum Übertragen des ersten Durchgangspotentials Vpass1 auf die Wortlei tung WLi+1. Der Hochspannungsgenerator 121 überträgt das zweite Durchgangspotential Vpass2 auf die Wortleitung WLi+1, wenn das Tlbi-Signal auf "H"-Pegel liegt. In ähnlicher Weise überträgt der Hochspannungsgenerator 122 das erste Durchgangspotential Vpass1 auf die Wortleitung WLi+1, wenn das Tfbi-Signal auf "H"-Pegel liegt.

Der in den Fig. 9A und 9B gezeigte Zeilendecodierer bewirkt, daß die Signale Tpgm3, Tlb2, Tlb4, Tfb0, Tfb1 und Tfb5 bis Tfb15 "H"-Pegel annehmen, wenn wie oben erwähnt die Wortleitung WL4 ausgewählt wird, wodurch das erste Durchgangspotential Vpass1 an die Wortleitungen WL1, WL2 und WL5 bis WL15, das zweite Durchgangspotential Vpass2 an die Wortleitungen WL3 und WL5 und das Program mierpotential Vpgm an die ausgewählte Wortleitung WL4 angelegt werden.

Eine Zeilenblock-Auswahlschaltung zum Auswählen eines von mehreren Zeilenblöcken und eine Treiberschaltung für eine gemeinsame Sourceleitung sind im US-Patent Nr. 5,473,563 offenbart, das hiermit durch Literaturhinweis eingefügt ist.

Obwohl bei der vorliegenden Erfindung das Programmierpo tential nach dem Anlegen der ersten und zweiten Durch gangspotentiale angelegt wird, kann das Programmierpoten tial gleichzeitig mit dem Anlegen der ersten und zweiten Durchgangspotentiale angelegt werden. Obwohl in der Ausführungsform der vorliegenden Erfindung die Versor gungsspannung auch an die nicht ausgewählten Bitleitungen und an die Gates der ersten Auswahltransistoren in einem ausgewählten Zeilenblock angelegt wird, ist zu beachten, daß die vorliegende Erfindung nicht hierauf beschränkt ist. Ein erstes Potential wie z. B. das erste Durchgangs potential oder ein Zwischenpotential, das niedriger ist als das erste Durchgangspotential, kann ebenfalls an die nicht ausgewählten Bitleitungen und an die Gates der ersten Auswahltransistoren angelegt werden.

Da die Schwellenspannungen der Speichertransistoren, die gelöschte Daten behalten sollen, in einem weiten Bereich des ersten Durchgangspotentials Vpass1 nicht verändert werden, wie oben erklärt worden ist, sind Seitenlö schungs- und Seitenprogrammierungsbetriebsarten möglich, wobei ferner die Zuverlässigkeit des Datenerhalts verbes sert wird. Da das zweite Durchgangspotential Vpass2 mit einem niedrigeren Potentialwert verwendet werden kann, kann das erste Durchgangspotential Vpass1 verringert werden, wodurch der Leistungsverbrauch gesenkt wird.

Claims

1. Nichtflüchtiger Halbleiterspeicher, gekennzeichnet durch
mehrere Zelleneinheiten mit jeweils mehreren in Serie geschalteten Speichertransistoren (M1k-M16k), die jeweils eine Source, einen Drain, ein schwebendes Gate sowie ein Steuergate besitzen; und
einen Decodierer (52), der mit den Steuergates der Speichertransistoren (M1k-M16k) verbunden ist, um wenigstens eine der Zelleneinheiten und einen der Spei chertransistoren (M1k-M16k) in der ausgewählten Zellen einheit auszuwählen und an das Steuergate des ausgewähl ten Speichertransistors ein Programmierpotential (Vpgm) anzulegen, wobei er einen nichtleitenden ersten benach barten Speichertransistor und einen nichtleitenden zweiten benachbarten Speichertransistor, die mit dem Drain bzw. mit der Source des ausgewählten Speichertran sistors, die ihrerseits auf ein lokales Verstärkungspo tential (Vbt) aufgeladen sind, wenn der ausgewählte Speichertransistor auf ein gelöschtes Datum programmiert ist, verbunden sind, während eines Programmiervorgangs des Speichers nach einem Löschen des ausgewählten Spei chertransistors so beläßt, daß sie eine Schwellenspannung aufweisen, die dem gelöschten Datum entspricht.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Decodierer (52) ein erstes Durchgangspoten tial (Vpass1), das niedriger ist als das Programmierpo tential (Vpgm), an die Steuergates der übrigen, nicht ausgewählten Speichertransistoren mit Ausnahme der ersten und zweiten benachbarten Speichertransistoren und des ausgewählten Speichertransistors in der ausgewählten Zelleneinheit anlegt und ein zweites Durchgangspotential (Vpass2), das niedriger ist als das erste Durchgangspo tential (Vpass1), an die Steuergates der ersten und zweiten Speichertransistoren anlegt.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß das Programmierpotential (Vpgm) entweder gleich zeitig mit dem Anlegen der ersten und zweiten Durchgangs potentiale (Vpass1, Vpass2) oder nach dem Anlegen der ersten und zweiten Durchgangspotentiale (Vpass1, Vpass2) angelegt wird.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß das zweite Durchgangspotential (Vpass2) einen Potentialwert besitzt, der höher liegt als die Schwellen spannungen derjenigen Speichertransistoren, die auf Daten programmiert sind, die sich vom gelöschten Datum unter scheiden.

5. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die ersten und zweiten Durchgangspotentiale (Vpass1, Vpass2) und das Programmierpotential (Vpgm) für eine vorgegebene Zeitspanne einen verstärkten Potential wert aufweisen.

6. Halbleiterspeicher nach Anspruch 1, gekennzeichnet durch
mehrere Bitleitungen (BL1 bis BLn);
mehrere Auswahltransistoren (ST11 bis ST1n), deren Sources und Drains jeweils zwischen einem Ende jeder Zelleneinheit und einer zugeordneten Bitleitung (BL1 bis BLn) angeschlossen sind, wobei der erste benach barte Speichertransistor zwischen dem ausgewählten Spei chertransistor und dem einen Ende der Zelleneinheit angeschlossen ist, während der zweite benachbarte Spei chertransistor zwischen dem ausgewählten Speichertransi stor und dem anderen Ende der Zelleneinheit angeschlossen ist; wobei
der Decodierer (52) ein erstes Durchgangspoten tial (Vpass1), das niedriger ist als das Programmierpo tential (Vpgm), an die Steuergates der Speichertransisto ren zwischen dem ersten benachbarten Transistor und dem einen Ende anlegt, ein zweites Durchgangspotential (Vpass2), das niedriger ist als das erste Durchgangspo tential (Vpass1), an das Steuergate des ersten benachbar ten Speichertransistors anlegt, ein Potential, das nied riger ist als das zweite Durchgangspotential (Vpass2), an das Steuergate des zweiten benachbarten Speichertransi stors anlegt und das erstes Potential an das Gate des Auswahltransistors und an die Bitleitung anlegt, die dem ausgewählten Speichertransistor zugeordnet ist.

7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß das erste Potential ein Versorgungsspannungspo tential (Vcc) ist.

8. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß das erste Potential auf der Bitleitung ein Poten tial ist, das einem in einem Datenzwischenspeicher ge speicherten Datum entspricht.

9. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß der Decodierer (52) das zweite Durchgangspoten tial (Vpass2) und das Potential, das niedriger ist als das zweite Durchgangspotential (Vpass2), nach dem Anlegen des ersten Durchgangspotentials (Vpass1) anlegt und das Programmierpotential (Vpgm) entweder gleichzeitig oder danach anlegt.

10. Verfahren zum Programmieren einer Zelleneinheit in einem nicht flüchtigen Halbleiterspeicher, wobei die Zelleneinheit mehrere in Serie geschaltete Speichertran sistoren (M1k-M16k) besitzt, die jeweils einen Drain, eine Source, ein schwebendes Gate und ein Steuergate besitzen,
gekennzeichnet durch die folgenden Schritte:
Auswählen eines Speichertransistors nach einem Löschen des ausgewählten Speichertransistors, wobei dieser eine Schwellenspannung besitzt, die einem gelösch ten Datum entspricht;
Anlegen eines ersten Durchgangspotentials (Vpass1) an die Steuergates benachbarter Speichertransi storen, die mit dem Drain bzw. der Source des ausgewähl ten Speichertransistors verbunden sind, und eines zweiten Durchgangspotentials (Vpass2) an die Steuergates der übrigen Speichertransistoren mit Ausnahme des ausgewähl ten und der benachbarten Speichertransistoren; und
Anlegen eines Programmierpotentials (Vpgm), das höher ist als das erste Durchgangspotential (Vpass1), an das Steuergate des ausgewählten Speichertransistors.

11. Nichtflüchtiger Halbleiterspeicher, gekennzeichnet durch
mehrere Zelleneinheiten, die in Matrixform in Zeilen und Spalten angeordnet sind, wobei jede Zellenein heit mehrere in Serie geschaltete Speichertransistoren (M1k-M16k) besitzt, die jeweils einen Drain, eine Source, ein schwebendes Gate und ein Steuergate besitzen;
mehrere Zeilenblöcke, die jeweils aus den Zellen einheiten bestehen, die in jeweils einer der Zeilen angeordnet sind;
mehrere Wortleitungen (WL1-WL16), die mit den Steuergates der Speichertransistoren in den jeweiligen Zeilenblöcken verbunden sind; und
einen Decodierer (52), der mit den Wortleitungen (WL1-WL16) verbunden ist, um eine der Wortleitungen in einem ausgewählten Zeilenblock auszuwählen und um ein erstes Durchgangspotential (Vpass1) an die übrigen Wort leitungen im ausgewählten Zeilenblock mit Ausnahme der ausgewählten Wortleitung und der beiden dazu benachbarten Wortleitungen anzulegen, ein zweites Durchgangspotential (Vpass2), das niedriger ist als das erste Durchgangspo tential (Vpass1), an die benachbarten Wortleitungen anzulegen und ein Programmierpotential (Vpgm), das höher ist als das erste Durchgangspotential (Vpass1), an die ausgewählte Wortleitung anzulegen, wenn während eines Programmiervorgangs des Speichers nach einem Löschen der Speichertransistoren, die der ausgewählten Wortleitung zugeordnet sind, eine erste Gruppe der mit der ausgewähl ten Wortleitung verbundenen Speichertransistoren und eine zweite Gruppe der übrigen Speichertransistoren auf ge löschte Daten bzw. auf Daten, die sich von gelöschten Daten unterscheiden, programmiert sind, wobei die Drains und Sources der ersten Gruppe von Speichertransistoren durch das Anlegen des zweiten Durchgangspotentials (Vpass2) auf ein vorgegebenes Potential gebracht werden und anschließend durch Anlegen des Programmierpotentials (Vpgm) auf ein höheres Potential über dem vorgegebenen Potential gebracht werden, so daß die Schwellenspannungen der ersten Gruppe von Speichertransistoren nicht wesent lich verändert werden, während die Drains und Sources der zweiten Gruppe von Speichertransistoren entladen werden, so daß sie auf die verschiedenen Daten programmiert werden.

12. Halbleiterspeicher nach Anspruch 11, dadurch gekennzeichnet, daß das zweite Durchgangspotential (Vpass2) höher ist als die Schwellenspannungen der zweiten Gruppe von Spei chertransistoren, die auf die unterschiedlichen Daten programmiert sind.

13. Verfahren zum Programmieren eines ausgewählten Speichertransistors von in Serie geschalteten Speicher transistoren (M1k-M16k) in einer Zelleneinheit in einem nichtflüchtigen Halbleiterspeicher nach einem Löschen des ausgewählten Speichertransistors, wobei der ausgewählte Speichertransistor nach dem Löschen ein gelöschtes Datum enthält, ohne wesentliche Veränderung einer Schwellen spannung, die dem gelöschten Datum entspricht, gekennzeichnet durch den folgenden Schritt:
Belassen der ersten und zweiten benachbarten Transistoren, die mit dem Drain und der Source des ausge wählten Speichertransistors verbunden sind, im nichtlei tenden Zustand und Aufladen des Drains und der Source des ausgewählten Speichertransistors auf ein lokales Verstär kungspotential (Vbt) durch Anlegen einer Programmierspan nung (Vpgm) an das Steuergate des ausgewählten Speicher transistors.

14. Verfahren zum Programmieren eines ausgewählten Speichertransistors von in Serie geschalteten Speicher transistoren (M1k-M16k) in einer Zelleneinheit in einem nichtflüchtigen Halbleiterspeicher nach einem Löschen des ausgewählten Speichertransistors, wobei der ausgewählte Speichertransistor nach dem Löschen ein gelöschtes Datum enthält, ohne eine wesentliche Veränderung einer Schwel lenspannung, die dem gelöschten Datum entspricht, wobei jeder Speichertransistor (M1k-M16k) einen Drain, eine Source, ein schwebendes Gate und ein Steuergate enthält, gekennzeichnet durch die folgenden Schritte:
Anlegen eines Programmierpotentials (Vpgm) an das Steuergate der ausgewählten Speichertransistors;
Anlegen eines ersten Durchgangspotentials (Vpass1) an das Steuergate eines ersten Speichertransi stors, der sich neben dem ausgewählten Speichertransistor befindet und zwischen einer Bitleitung und dem ausgewähl ten Speichertransistor angeschlossen ist; und
Anlegen eines zweiten Durchgangspotentials (Vpass2), das niedriger ist als das Programmierpotential (Vpgm), an das Steuergate des Speichertransistors, der zwischen dem ersten Speichertransistor und der Bitleitung angeschlossen ist, wobei das erste Durchgangspotential (Vpass1) niedriger ist als das zweite Durchgangspotential (Vpass2).

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß das Programmierpotential (Vpgm) entweder gleich zeitig oder nach dem Anlegen der ersten und zweiten Durchgangspotentiale (Vpass1, Vpass2) angelegt wird.

16. Verfahren nach Anspruch 15, gekennzeichnet durch den folgenden Schritt:
Anlegen des ersten Durchgangspotentials (Vpass1) an das Steuergate eines zweiten Speichertransistors, der sich neben dem ausgewählten Speichertransistor befindet und zwischen einer gemeinsamen Sourceleitung (CSL) und dem ausgewählten Speichertransistor angeschlossen ist.

17. Verfahren nach Anspruch 15, gekennzeichnet durch den folgenden Schritt:
Anlegen eines Potentials, das niedriger ist als das erste Durchgangspotential (Vpass1), an das Steuergate eines zweiten Speichertransistors, der sich neben dem ausgewählten Speichertransistor befindet und zwischen einer gemeinsamen Sourceleitung (CSL) und dem ausgewähl ten Speichertransistor angeschlossen ist.

18. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die ersten und zweiten Durchgangspotentiale (Vpass1, Vpass2) und das Programmierpotential (Vpgm) für eine vorgegebene Zeitspanne verstärkte Potentiale sind.

19. Nichtflüchtiger Halbleiterspeicher, gekenn zeichnet durch
mehrere Zelleneinheiten, die jeweils mehrere in Serie geschaltete Speichertransistoren (M1k-M16k) besit zen, die einen Drain, eine Source, ein schwebendes Gate und ein Steuergate besitzen; und
einen Decodierer (52), der mit den Steuergates der Speichertransistoren (M1k-M16k) verbunden ist, um wenigstens eine der Zelleneinheiten und einen der Spei chertransistoren (M1k-M16k) in der ausgewählten Zellen einheit auszuwählen und während einer Programmierungsbe triebsart nach einem Löschen ein Programmierpotential (Vpgm) an das Steuergate des ausgewählten Speichertransi stors anzulegen und ein erstes Durchgangspotential (Vpass1), das niedriger ist als das Programmierpotential (Vpgm), an die Steuergates der übrigen, nicht ausgewähl ten Speichertransistoren in der ausgewählten Zellenein heit mit Ausnahme des ausgewählten Speichertransistors anzulegen, wobei
der Decodierer (52) ein zweites Durchgangspoten tial (Vpass2), das niedriger ist als das erste Durch gangspotential (Vpass1), an die Steuergates der benach barten Speichertransistoren, die mit dem Drain und der Source des ausgewählten Speichertransistors verbunden sind, anlegt, wobei die benachbarten Speichertransistoren durch das Anlegen des zweiten Durchgangspotentials (Vpass2) in einen nichtleitenden Zustand versetzt werden und der Drain und die Source des ausgewählten Speicher transistors durch das Anlegen des Programmierpotentials (Vpgm) auf ein vorgegebenes lokales Potential aufgeladen werden, so daß das gelöschte Datum, das während des Löschens im ausgewählten Speichertransistor gespeichert worden ist, während der Programmierungsbetriebsart nicht wesentlich verändert wird.