DE112004003023B4

DE112004003023B4 - Halbleiterbauelement und Verfahren zum Steuern des Halbleiterbauelements

Info

Publication number: DE112004003023B4
Application number: DE112004003023.4T
Authority: DE
Inventors: Masaru Yano; Hiroki Murakami
Original assignee: Spansion Japan Ltd; Spansion LLC
Current assignee: Spansion Japan Ltd; Infineon Technologies LLC
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2017-11-02
Anticipated expiration: 2024-12-01
Also published as: JP4698605B2; US20060215477A1; DE112004003023T5; WO2006059375A1; GB2434676A; GB0710028D0; US7251161B2; JPWO2006059375A1; GB2434676B

Abstract

Halbleiterbauelement mit: Speicherblöcken (BLOCK0; BLOCK1) mit jeweils Gruppen aus Speicherzellen (Mm), die mit Wortleitungen (WL0m; WL1m) verbunden sind; Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m) zum Ausbilden der Gruppen aus Speicherzellen (Mm); und einer Vorspannungsschaltung (54, 59, 61), die eine Sperr-Vorspannung an die Auswahl-Gates (SSG1m, SDG1m) nicht-ausgewählter Speicherblöcke (BLOCK1) und eine Vorspannung zum Aufladen von Kanalbereichen der Speicherzellen der nicht-ausgewählten Speicherblöcke (BLOCK1) beim Auslesen von Daten anlegt.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zum Steuern des Halbleiterbauelements.
HINTERGRUND DER ERFINDUNG
NAND-Flash-Speicher und AND-Flash-Speicher werden häufig als Flash-Speicher zum Speichern von Daten eingesetzt. Beispiele von NAND-Flash-Speichern, die schwebende Gates (FG) bzw. Gates mit frei einstellbarem Potential als Ladungssammelschichten aufweisen, sind in dem Patentdokument 1 und dem Patentdokument 2 offenbart.
1 zeigt schematisch die Array-Struktur eines konventionellen FG-NAND-Flash-Speichers. In 1 bezeichnen WL000 bis WL031 Wortleitungen, die für einen einzelnen Einheitsblock vorgesehen sind, BLm bezeichnet Bitleitungen und M kennzeichnet die Speicherzellen. Die Bitleitungen BLm sind mit Seitenpuffern 10 ₀ bis 10 _m verbunden. Jeweils 32 Speicherzellen M sind in Reihe verbunden, um damit einen Speicherzellenstrang für jede Bitleitung BLm in jedem einzelnen Einheitsblock zu bilden. Ein Ende jeder der Speicherzellenstränge M000 bis M031, ..., Mm00 bis Mm31 ist mit einer Vss-Array-Leitung ARVSS über Auswahl-Source-Gates SSG00 bis SSG0m, entsprechend dem Potential einer Auswahlleitung SSG0 verbunden. Das andere Ende jedes der Speicherzellenstränge M000 bis M031, ..., Mm00 bis Mm31 ist mit den Bitleitungen BL0 bis BLm über Auswahl-Drain-Gates SDG00 bis SDG0m und Drain-Kontakte 22 ₀ bis 22 _m, gemäß dem Potential einer Auswahlleitung SDG0 verbunden. Ein gewünschter Block wird ausgewählt, indem das Auswahl-Gate auf der Grundlage eines Adressensignals gesteuert wird, und die anderen Blöcke unausgewählt bleiben. Die mit einer einzelnen Einheit in jedem Block verbundenen Speicherzellen bilden eine einzelne Gruppe (eine Speicherzellengruppe).
2 ist eine Querschnittsansicht eines konventionellen FG-NAND-Flash-Speichers. In 2 sind Speicherzellen durch M benannt, die Bitleitung ist als BL bezeichnet, das Auswahl-Source-Gate ist als SSG bezeichnet, das Auswahl-Drain-Gate ist als SDG bezeichnet, eine Source-Diffusionsschicht ist durch 11 benannt, eine Diffusionsschicht ist durch 12 bezeichnet, eine Drain-Diffusionsschicht ist mit 13 bezeichnet und ein Drain-Kontakt ist mit 22 bezeichnet. Die Linienbreite des Auswahl-Drain-Gates SDG ist mit W_SDG bezeichnet, die Linienbreite jeder Speicherzelle M ist mit W_WL bezeichnet, der Spalt zwischen der Auswahlleitung SDGn und der benachbarten Wortleitung WL ist mit S_SDG-WL bezeichnet und der Spalt zwischen jeweils zwei benachbarten Wortleitungen ist mit S_WL-WL bezeichnet. Die Abhängigkeit zwischen dem Auswahl-Drain-Gate SDG und der Leitungsbreite jeder Speicherzelle ist als W_SDG > W_WL angegeben. Die Abhängigkeit zwischen dem Spalt zwischen der Auswahlleitung SDGn und der benachbarten Wortleitung WL und dem Spalt zwischen jeweils zwei benachbarten Wortleitungen WL ist als S_SDG-WL > S_WL-WL angegeben.
3A ist eine Querschnittsansicht einer Zelle des FG-NAND-Flash-Speichers und 3B ist eine Querschnittsansicht eines Auswahl-Gates. Wie in 3 gezeigt ist, besitzt die Speicherzelle M einen Aufbau, in welchem eine Tunneloxidschicht 32, ein schwebendes Gate 33 aus Polysilicium, eine Oxidschicht 34, eine Nitridschicht 35, eine Oxidschicht 36 und ein Steuer-Gate 37 in dieser Reihenfolge auf einem Siliciumsubstrat 31 als Stapel ausgebildet sind. Wie in 3B gezeigt ist, besitzen die Auswahl-Gates SSG und SDG jeweils einen Aufbau, in welchem eine Oxidschicht 42 und eine Gate-Elektrode 43 in dieser Reihenfolge auf einem Siliciumsubstrat 41 als Stapel ausgebildet sind. Hierbei wird die Abhängigkeit zwischen der Leitungsbreite jeder Speicherzelle W_WL und jeder Leitungsbreite der Auswahl-Gates SSG und SDG als W_WL < W_SSG, W_SDG ausgedrückt. Jede der Linienbreiten bzw. Leitungsbreiten W_SSG und W_SDG ist größer als die Linienbreite jeder Speicherzelle W_WL, so dass Leckströme in dem Gate-Bereich zum Zeitpunkt des Auslesens oder Programmierens verhindert werden können. Auch ist der Spalt S_SDG-WL zwischen dem Auswahl-Gate und der benachbarten Wortleitung größer als der Spalt zwischen jeweils zwei benachbarten Wortleitungen S_WL-WL, so dass alle Wortleitungen WL die gleichen Breiten aufweisen, wenn diese hergestellt werden.
4 zeigt die Vt-Verteilung des FG-NAND-Flash-Speichers. Im Löschzustand (Daten 1) wird der Schwellwert einer FG-NAND-Flash-Speicherzelle auf einen negativen Wert festgelegt. Im Schreibzustand (Daten 0) wird der Schwellwert einer FG-NAND-Flash-Speicherzelle auf einen positiven Wert gesetzt.
In der jüngeren Vergangenheit wurden NAND-Flash-Speicher als SONOS-(Halbleiter-Oxid-Nitrid-Oxid-Halbleiter)Struktur entwickelt. Ein SONOS-NAND-Flash-Speicher speichert Information unter Anwendung einer Nitridschicht als Ladungssammelschicht anstelle eines schwebenden Gates. Diese Technik ist im Patentdokument 3 dargelegt. In einem nicht-flüchtigen Halbleiterspeicher mit einer SONOS-Struktur, können Mehrfachwertinformationen bewahrt werden, indem eine Ladungsinjektion in eine Gate-Isolationsschicht von der Source-Seite oder der Drain-Seite aus durchgeführt wird.

Patentdokument 1: Japanische Patentoffenlegungsschrift JP 2001-308209 A
Patentdokument 2: Japanische Patentoffenlegungsschrift JP 2001-518696 A
Patentdokument 3: Japanische Patentoffenlegungsschrift JP 2003-204000 A

In einem konventionellen NAND-Zellen-Array werden Blöcke (Löscheinheiten) unter Anwendung von Auswahl-Gates aufgeteilt, und es werden diverse Operationen mit einem ausgewählten Block durchgeführt. Die nicht-ausgewählten Blöcke werden durch den ausgewählten Block nicht gestört.
Aus der Druckschrift US 5,815,438 A ist ein Halbleiterspeicher-Bauelement bekannt, bei dem Auswahl-Drain-Gates aus schwebenden Gates gebildet sind. Diese Auswahl-Drain-Gates werden jedoch mit einer Spannung von weniger als 1,0 V beaufschlagt, um eine Programmierung derselben zu verhindern.
ÜBERBLICK ÜBER DIE ERFINDUNG
PROBLEME, DIE DURCH DIE ERFINDUNG ZU LÖSEN SIND
Mit zunehmendem Integrationsgrad und mit geringeren Betriebsspannungen sind Leckströme, die in nicht-ausgewählten Blöcken zum Zeitpunkt des Auslesens oder Programmierens hervorgerufen werden, zunehmend problematisch, da ein präzises Auslesen nicht ausgeführt werden kann. Ferner besitzt ein Kernzellen-Array jeweils einen NAND-Strang, der aus zweiunddreißig Zellen aufgebaut ist, um heutzutage eine höhere Integrationsdichte zu erreichen. Jedoch ist es in einem SONOS-NAND-Flash-Speicher vorteilhaft, ein Kernzellen-Array mit sechzehn Zellen zu bilden, um damit die nachteilige Beeinflussung zu verringern. In einem derartigen Fall wird die Anzahl der Drain-Kontakte und der Source-Diffusionsleitungen sowie der Anzahl der Auswahl-Gates größer für das Speicherzellengebiet im Vergleich zu einem konventionellen Fall. Als Folge davon wird das gesamte Bauteilgebiet größer. Insbesondere, wie in 2 und 3 gezeigt ist, werden die Linienbreiten konventioneller Auswahl-Gates SDG und SSG größer als die Linienbreiten der Speicherzellen. Daher kann die Schaltungsgröße nicht reduziert werden, wenn die Anzahl der Auswahl-Gates zunimmt.
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement und ein Verfahren zum Steuern des Halbleiterbauelements bereitzustellen, wobei die zuvor genannten Nachteile vermieden werden.
Insbesondere ist es eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement bereitzustellen, das ein genaues Auslesen durchführen kann und eine geringere Schaltungsgröße aufweist, und ein Verfahren anzugeben, um das Halbleiterbauelement zu steuern.
MITTEL ZUM LÖSEN DER PROBLEME
Die vorhergehenden Aufgaben der vorliegenden Erfindung werden durch ein Halbleiterbauelement gemäß Anspruch 1, ein Verfahren zum Steuern eines Halbleiterbauelements gemäß Anspruch 13 und ein Verfahren zum Steuern eines Halbleiterbauelements gemäß Anspruch 15 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen definiert.
Ein erfindungsgemäßes Bauelement umfasst: Speicherblöcke mit jeweils Gruppen aus Speicherzellen, die mit Wortleitungen verbunden sind; Auswahl-Gates zum Ausbilden der Gruppen aus Speicherzellen; und eine Vorspannungsschaltung, die beim Auslesen von Daten eine Sperr-Vorspannung an die Auswahl-Gates nicht-ausgewählter Speicherblöcke anlegt. Gemäß der vorliegenden Erfindung wird während des Auslesens von Daten eine Sperr-Vorspannung an die Auswahl-Gates nicht-ausgewählter Speicherblöcke angelegt, um damit die Auswahl-Gates vollständig abzu-schalten. Folglich können Leckströme in nicht-ausgewählten Blöcken beim Auslesen von Daten begrenzt werden. Somit kann eine genaue Auslesung ausgeführt werden, und die Größe der Schaltung kann verringert werden.
Jedes der Auswahl-Gates umfasst vorzugsweise ein Speicherelement. Gemäß der vorliegenden Erfindung werden die Auswahl-Gates mit Speicherelementen versehen, um den Schwellwert höher als jenen eines regulären Transistors zu gestalten. Auf diese Weise können die Auswahl-Gates nicht-ausgewählter Blöcke zuverlässig abgeschaltet werden, wenn vorbestimmte Spannungen an die Gates angelegt werden. Folglich können die Leckströme in den nicht-ausgewählten Blöcken beschränkt werden. Somit kann ein zuverlässiges Auslesen ausgeführt werden und die Schaltungsgröße kann verringert werden.
Jedes der Auswahl-Gates ist in einem programmierten Zustand. Gemäß der vorliegenden Ausführungsform sind die Auswahl-Gates in einem programmierten Zustand, so dass der Schwellwert höher als jener eines regulären Transistors gemacht werden kann. Auf diese Weise können die Auswahl-Gates nicht-ausgewählter Blöcke zuverlässig abgeschaltet werden, wenn vorbestimmte Spannungen an die Gates angelegt werden. Folglich können die Leckströme in nicht-ausgewählten Blöcken beschränkt werden. Somit wird ein genaues Auslesen möglich und die Schaltungsgröße kann verringert werden.
Das Halbleiterbauelement der vorliegenden Erfindung umfasst ferner Auswahlleitungen, die jeweils mit den Auswahl-Gates entsprechend verbunden sind. Es ist vorteilhaft, dass jede Auswahlleitung von einer benachbarten Wortleitung mit einem Abstand beabstandet ist, unter welchem die Wortleitungen angeordnet sind. Gemäß der vorliegenden Erfindung wird der Spalt bzw. Abstand zwischen jeder Auswahlleitung und jeder benachbarten Wortleitung gleich dem Spalt zwischen jeweils zwei benachbarten Wortleitungen gemacht. Somit kann die Größe der Schaltung reduziert werden.
Das Halbleiterbauelement der vorliegenden Erfindung umfasst ferner Auswahlleitungen, die entsprechend mit den Auswahl-Gates verbunden sind. Es ist vorteilhaft, dass jede Auswahlleitung eine Breite besitzt, die im Wesentlichen gleich der Breite jeder Wortleitung ist. Auf diese Weise kann die Breite jeder Auswahlleitung, die konventionellerweise dick ist, verringert werden. Damit kann die Größe der Schaltung reduziert werden.
Die Speicherzellen sind vorzugsweise Speicherzellen mit schwebenden Gates. Ferner sind die Speicherzellen auch vorzugsweise SONOS Speicherzellen. Die Auswahl-Gates enthalten vorzugsweise die gleiche Art an Transistoren wie die Speicherzellen. Die Auswahl-Gates enthalten vorzugsweise Speicherzellen mit schwebenden Gates. Die Auswahl-Gates weisen auch vorteilhafterweise SONOS-Speicherzellen auf. Die Auswahl-Gates sind vor-zugsweise Auswahl-Drain-Gates. Die Speicherzellen jeder Gruppe sind vorzugsweise in Reihe verbunden und mit einer entsprechenden Wortleitung verbunden. Das Halbleiterbau-element ist vorzugsweise ein Halbleiterspeicherbauelement.
Die obigen Aufgaben der vorliegenden Erfindung werden auch gelöst durch ein Verfahren zum Steuern eines Halbleiterbauelements, das Speicherblöcke aufweist, die jeweils Gruppen aus Speicherzellen besitzen, die mit Wortleitungen verbunden sind, und das Auswahl-Gates aufweist, die die Gruppen aus Speicherzellen auswählen. Das Verfahren umfasst die Schritte: Auswählen der Speicherblöcke beim Auslesen von Daten; und Anlegen einer Sperr-Vorspannung an die Auswahl-Gates von nicht-ausgewählten Speicherblöcken. Gemäß der vorliegenden Erfindung wird beim Auslesen von Daten eine Sperr-Vorspannung an die Auswahl-Gates nicht ausgewählter Speicherblöcke angelegt, so dass die Auswahl-Gates vollständig abgeschaltet sind. Folglich können Leckströme in den nicht-ausgewählten Blöcken beim Auslesen von Daten bestimmt werden. Somit kann ein präzi-ses Auslesen erreicht werden, und die Größe der Schaltung kann verringert werden.
Jedes Auswahl-Gate enthält vorzugsweise ein Speicherelement. Gemäß der vorliegenden Erfindung werden die Auswahl-Gates mit Speicherelementen eingesetzt, um den Schwellwert höher als jenen eines regulären Transistors zu machen. Auf diese Weise können die Auswahl-Gates nicht-ausgewählter Blöcke zuverlässig abgeschaltet werden, wenn vorbestimmte Spannungen an die Gates angelegt werden. Folglich können Leckströme in den nicht-ausgewählten Blöcken beschränkt werden. Somit ist ein präzises Auslesen möglich und die Schaltungsgröße kann verringert werden.
Jedes Auswahl-Gate ist in einem programmierten Zustand. Gemäß der vorliegenden Erfindung sind die Auswahl-Gates in einem programmierten Zustand, so dass der Schwellwert höher als jener eines regulären Transistors gemacht werden kann. Auf diese Weise können die Auswahl-Gates nicht-ausgewählter Blöcke zuverlässig abgeschaltet werden, wenn vorbestimmte Spannungen an die Gates angelegt werden. Folglich können Leckströme in den nicht-ausgewählten Blöcken beschränkt wenden. Somit kann ein präzises Lesen ausgeführt werden, und die Größe der Schaltung kann verringert werden.
Die vorhergehenden Aufgaben der vorliegenden Erfindung werden auch gelöst durch ein Verfahren zum Steuern eines Halbleiterbauelements mit den Schritten: Vorspannen beim Auslesen von Daten einer Bitleitung, die in Speicherblöcken mit jeweils Gruppen aus Speicherzellen, die mit Wortleitung verbunden sind, verlaufen, und die auch Auswahl-Gates aufweisen, die die Gruppen aus Speicherzellen auswählen; und Anlegen einer Sperr-Vorspannung an die Auswahl-Gates nicht ausgewählter Blöcke in einer Fühlperiode, die einer Vorspannungsperiode folgt.
Gemäß der vorliegenden Erfindung können die Auswahl-Gates zuverlässig abgeschaltet werden, und Leckströme in den nicht-ausgewählten Blöcken können beschränkt werden. Somit kann ein präzises Auslösen gewährleistet werden, und die Schaltungsgröße kann verringert werden. Das Verfahren der vorliegenden Erfindung umfasst ferner den Schritt: Löschen der Speicherzellen eines ausgewählten Blocks; und Programmieren der Auswahl-Gates in dem ausgewählten Block mit gelöschten Speicherzellen.
WIRKUNGEN DER VORLIEGENDEN ERFINDUNG
Gemäß der vorliegenden Erfindung wird ein Halbleiterbauelement, das ein genaues Auslesen ausführen kann und das eine geringe Schaltungsgröße besitzt, bereitgestellt und es wird auch ein Verfahren zum Steuern des Halbleiterbauelements angegeben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung hervor, wenn diese in Verbindung mit den begleitenden Zeichnungen studiert wird, in denen:
1 die Array-Struktur eines konventionellen FG-NAND-Flash-Speichers zeigt;
2 eine Querschnittsansicht des konventionellen FG-NAND-Flash-Speichers darstellt;
3A eine Querschnittsansicht einer Zelle des FG-NAND-Flash-Speichers zeigt;
3B eine Querschnittsansicht eines Auswahl-Gates zeigt;
4 die Vt-Verteilung des FG-NAND-Flash-Speichers darstellt;
5 eine Blockansicht eines NAND-Flash-Speichers gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist;
6 die Array-Struktur eines FG-NAND-Flash-Speichers und die Spannungsbedingungen für das Vorspannen gemäß der ersten Ausführungsform zeigt;
7 den Reihendekodierer und eine Schalterschaltung zeigt;
8 ein Zeitablaufdiagramm der Spannunsbedingungen zum Auslesen gemäß der ersten Ausführungsform ist;
9 die Array-Struktur eines FG-NAND-Flash-Speichers und die Fühlspannungsbedingungen zum Auslesen gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
10 die Vt-Verteilung eines FG-Auswahl-Gates gemäß der zweiten Ausführungsform zeigt;
11 die Programmierspannungsbedingungen in dem NAND-Flash-Speicher-Array gemäß der zweiten Ausführungsform zeigt;
12 die Spannungsbedingungen zum Löschen in dem FG-NAND-Flash-Speicher gemäß der zweiten Ausführungsform darstellt;
13 die Array-Struktur eines SONOS-NAND-Flash-Speichers gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
14A eine Querschnittsansicht einer SONOS-Speicherzelle gemäß der dritten Ausführungsform zeigt;
14B eine Querschnittsansicht eines SONOS-Auswahl-Drain-Gates ist;
14C eine Querschnittsansicht eines Auswahl-Source-Gates ist;
15 die Schwellwertverteilung in dem SONOS-NAND-Flash-Speichers zeigt;
16 die Schwellwertverteilung des SONOS-Auswahl-Drain-Gates zeigt; und
17 die Array-Struktur des SONOS-NAND-Flash-Speichers und die Fühlspannungsbedingungen zum Auslesen gemäß der dritten Ausführungsform zeigt.
BESTE ART ZUM AUSFÜHREN DER ERFINDUNG
Das Folgende ist eine Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die begleitenden Zeichnungen.
(Erste Ausführungsform)
5 ist eine Blockansicht eines NAND-Flash-Speichers gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Der Flash-Speicher 51 umfasst ein Speicherzellen-Array 52, ein I/O-(Eingabe/Ausgabe)Registerpuffer 53, ein Adressenregister 54, ein Statusregister 55, ein Befehlsregister 56; eine Zustandsmaschine 57, eine Hochspannungserzeugungsschaltung 58, einen Reihendekodierer 59, einen Seitenpuffer 60 und einen Spaltendekodierer 61.
Das Speicherzellen-Array 52 besitzt wiederbeschreibbare nicht-flüchtige Speicherzellen-Transistoren, die zu Wortleitungen WL und Bitleitungen BL ausgerichtet sind, die in einer Matrixform angeordnet sind.
Der I/O-Registerpuffer 53 steuert diverse Signale und Daten entsprechend den I/O-(Eingabe/Ausgabe-)Anschlüssen. Das Adressenregister 54 speichert temporär Adressensignale, die über den I/O-Registerpuffer 53 eingespeist werden. Das Statusregister 55 speichert temporär Statusinformationen. Das Befehlsregister 56 speichert zeitweilig Operationsbefehle, die über den I/O-Registerpuffer 53 eingespeist werden.
Die Zustandsmaschine 57 steuert den Betrieb jeder Schaltung in dem Bauelement in der Reaktion auf das jeweilige Steuersignal. Die Hochspannungserzeugungsschaltung 58 erzeugt hohe Spannungen, die in dem Bauteil verwendet werden. Die hohen Spannungen, die in dem Bauelement zu verwenden sind, beinhalten eine hohe Datenschreibspannung, eine hohe Datenlöschspannung, eine hohe Datenlesespannung und eine hohe Verifizierspannung, die zum Prüfen verwendet wird, ob ein korrektes Schreiben oder Löschen in den Speicherzellen beim Schreiben oder Löschen von Daten ausgeführt wird.
Der Reihendekodierer 59 dekodiert eine Reihenadresse, die über das Adressenregister 54 eingespeist wird, und wählt die entsprechende Wortleitung WL aus. Der Seitenpuffer 60 enthält eine Datensignalspeicherschaltung bzw. Latch-Schaltung und eine Fühlerverstärkerschaltung. Der Seitenpuffer 60 speichert Daten, die in jeder der Speicherzellen, die mit der gleichen Wortleitung verbunden sind, gespeichert sind, temporär und gibt die zwischengespeicherten Daten aus. Der Spaltendekodierer 61 dekodiert Spaltenadressen, die über das Adressenregister 54 eingespeist werden, und wählt Spaltendaten aus, die in den Seitenpuffer 60 ausgelesen wurden. Der I/O-Registerpuffer 53, der Reihendekodierer 59, der Spalterdekodierer 61, und die Hochspannungserzeugungsschaltung 58 arbeiten unter der Steuerung der Zustandsmaschine 57.
6 zeigt den Aufbau eines FG-NAND-Flash-Speicher-Arrays und die Vorspannungsbedingungen zum Auslesen von Daten gemäß der ersten Ausführungsform. Bezugszeichen 52 bezeichnet einen Speicherzellen-Array und Bezugszeichen 60 bezeichnet einen Seitenpuffer. Es sind zweiunddreißig FG-Speicherzellen in Reihe verbunden, um damit einen NAND-Strang zu bilden. Ein Auswahl-Drain-Gate SDG0m und ein Auswahl-Source-Gate SSG0m sind mit beiden Enden jedes NAND-Strangs verbunden. Das Auswahl-Drain-Gate SDG0m ist ferner mit der Bitleitung BLm über einen Drain-Kontakt 22m verbunden, und die Bitleitung BLm ist mit dem Seitenpuffer 60m verbunden.
Der Block, der aus m (m gleich 512 Bytes + 16 Bytes) NAND-Strängen gebildet ist, bildet eine Löscheinheit. Die m-Speicherzellen, die mit einer einzelnen Wortleitung WL verbunden sind, bilden eine Seite, die eine Zugriffseinheit zum Auslesen und Programmieren ist. Folglich kann das Auslesen und Programmieren gleichzeitig an den m-Speicherzellen ausgeführt werden. Andere Blöcke sind ebenso in Richtung der Bitleitungen BL angeordnet. Die Bitleitung BLm wird von den Blöcken gemeinsam genutzt. Jeweils zwei benachbarte Blöcke sind spiegelsymmetrisch in Bezug auf den Drain-Kontakt 22. Ein gewünschter Block wird ausgewählt, indem das entsprechende Auswahl-Drain-Gate SDG und das Auswahl-Source-Gate SSG gemäß einem Adressensignal gesteuert werden, und andere Blöcke bleiben unausgewählt. In dem in 6 gezeigten Beispiel wird der Block BLOCK0 als der ausgewählte Block ausgewählt, und der Block BLOCK1 ist ein nicht-ausgewählter Block. In 6 kennzeichnet (1) eine ausgewählte Seite (Sel WL).
7 zeigt einen Reihendekodierer und eine Schalterschaltung. In 7 bezeichnet Bezugszeichen 59 den in 5 gezeigten Reihendekodierer und das Bezugszeichen 62 bezeichnet eine Schalterschaltung. Der Reihendekodierer 59 besitzt einen Dekodierer XDEC_n für jeden Block und dekodiert Adressen, die von dem Adressenregister 54 zugeführt werden müssen. Die Schalterschaltung 62 aktiviert die Wortleitung einer Speicherzelle M, die Auswahlleitung SSGn, eines Auswahl-Source-Gates SSG und die Auswahlleitung SDGn eines Auswahl-Drain-Gates SDG entsprechen den Dekodierergebnissen. Ein Block n wird durch ein Signal SEL(n) ausgewählt, das von dem entsprechenden Dekodierer XDEC_n geliefert wird. Dabei sind alle Wortleitungen WLn00 bis WLn31 in dem Block n, die Auswahlleitung SDGn des Auswahl-Drain-Gates und die Auswahlleitung SSGn des Auswahl-Source-Gates mit Versorgungsspannungsleitungen (XT(0) bis XI(31), GSSG und GSDG) verbunden, die sich von dem Reihendekodierer 59 über einen Durchschalt-Transistor erstrecken. Ein Signal UNSEL(n) schaltet das Auswahl-Drain-Gate SDGn in den Block n ab, wobei ein Durchschalt-Transistor nach Masse verwendet wird. Ein Signal UNSELS(n) schaltet das Auswahl-Sour-Gate SSGn in den Block n unter Anwendung eines Durchschalt-Transistors nach Masse ab.

Als nächstes wird ein Lesevorgang des NAND-Flash-Speichers gemäß der ersten Ausführungsform beschrieben. Tabelle 1 zeigt die Lesebedingungen in einem ausgewählten Block und in einem nicht-ausgewählten Block gemäß der ersten Ausführungsform. [Tabelle 1]

	ausgewählter Block (BLOCK0)				nicht-ausgewählter Block (BLOCK1)
	Sel WL	Unsel WL	SDG	SSG	WL	SDG	SSG	ARVSS	BL
Vorspannen	V_pass (4 V)	V_pass(4 V)	Vcc	0 V	V_pass(4 V)	Vcc	0 V	0 V	IV
Fühlen	V_read (0 V)	V_pass (4 V)	Vcc	Vcc	schwebend (oder V_pass)	0 V	0 V	0 V	gefühlt

Wie in Tabelle 1 gezeigt ist, werden Spannungen an die ausgewählte Wortleitung WL (Sel WL), die nicht-ausgewählte Wortleitung WL (Unsel WL), das ausgewählte Drain-Gate SDG (Sel SDG), das nicht-ausgewählte Drain-Gate SDG (Unsel SDG), das ausgewählte Source-Gate SSG (Sel SSG), das nicht-ausgewählte Source-Gate SSG (Unsel SSG), die Vss-Array-Leitungen ARVSS und alle Bitleitungen (BL) angelegt, wodurch alle Bitleitungen BL vorgespannt werden.
8 ist ein Zeitablaufdiagramm der Spannungsbedingungen zum Auslesen gemäß der ersten Ausführungsform. Das Auslesen beginnt mit dem Vorspannen der Bitleitungen (BLm). Zu diesem Zeitpunkt wird die Spannung Vpass (4 V) an die ausgewählte Wortleitungen WL030 angelegt, und diese Spannung wird auch an die nicht-ausgewählten Wortleitung WL in dem ausgewählten Block BLOCK0 angelegt. Dabei ist die Spannung Vpass so ausgelegt, dass diese die nicht-ausgewählten Speicherzellen einschaltet, selbst wenn Daten, die in den nicht-ausgewählten Speicherzellen enthalten sind, eine 0 angeben.
Gemäß der vorliegenden Erfindung wird in dem benachbarten nicht-ausgewählten Block BLOCK1 eine Spannung Vcc an die ausgewählten Leitungen SDG1 des ausgewählten Drain-Gates SDG1m (6 durch (2) bezeichnet) angelegt, und es wird eine Spannung Vpass an die Wortleitungen WL100 bis WL131 angelegt. Dadurch werden alle Speicherzellen M (die in 1 mit (3) bezeichnet sind) in dem nicht-ausgewählten Block BLOCK1 benachbart zu dem ausgewählten Block BLOCK0 ausgewählt. Da eine Spannung Vss an die Auswahlleitung SSG1 des Auswahl-Source-Gates SSG1n angelegt ist, ist das Auswahl-Source-Gate SSG1n auf ”AUS”. Daher werden die Bitleitungen BLm auf ungefähr 1 V aufgeladen, und die Kanäle der nicht-ausgewählten Speicherzellen M, die auf ”EIN” sind, werden ebenso auf ungefähr 1 V aufgeladen. Zu diesem Zeitpunkt wird eine hohe Spannung von ungefähr 6 V (ungefähr Vpass + Schwellwert von einem Durchlass-Transistor) als eine Spannung HVPP an die Signalleitungen SEL(0) und SEL(1) für den Durchlass-Transistor angelegt, der die Wortleitungen WL und die Auswahl-Gates sowohl in dem ausgewählten Block als auch in dem nicht-ausgewählten Block auswählt.
Es beginnt dann eine Fühloperation. Während des Fühlens werden Spannungen angelegt, wie in 8 gezeigt ist, und das Auswahl-Drain-Gate in des nicht-ausgewählten Blocks, das auf ”EIN” war, wird ausgeschaltet. Auf diese Weise wird die Spannung der nicht-ausgewählten Wortleitungen WL in einen nicht angeschlossenen bzw. potentialfreien Zustand gesetzt. Die schwebenden Wortleitungen WL halten die Spannung Vpass (4 V). Dies kann verwirklicht werden, indem das Signal SEL(1) auf Vss und das Signal UNSEL(1) auf Vcc gesetzt werden. Wenn dies geschieht, wird eine Sperr-Vorspannung an das Aus-wahl-Drain-Gate SDG1 des nicht-ausgewählten Blocks BLOCK1 angelegt. Anders ausge-drückt, eine Spannung von ungefähr 1 V wird konstant in das Source des Auswahl-Drain-Gates SDG1 des nicht-ausgewählten Blocks BLOCK1 angelegt. Daher kann das Auswahl-Drain-Gate SDG1n im Vergleich zum Stand der Technik zuverlässiger in den ”AUS”-Zustand versetzt werden. Somit können Leckströme in den nicht-ausgewählten Block BLOCK1 zum Zeitpunkt des Auslesens beschränkt werden. Es ist vorteilhaft, die anderen nichtausgewählten Blöcke zu steuern.
Das Fühlen in dem ausgewählten Block BLOCK0 ist gleich wie im Stand der Technik. Das Potential der ausgewählten Wortleitung WL bleibt Vss (das Potential zwischen dem Schwellwert mit Daten 0 und dem Schwellwert mit Daten 1), und die Zufuhr einer Vorspannung zu den Bitleitungen wird ausgesetzt. Des Weiteren wird das ausgewählte Source-Gate SSG0n eingeschaltet. Als Folge davon werden die Speicherzellen mit den Daten 0 aus den n ausgewählten Speicherzellen abgeschaltet. Folglich bleiben die mit dem Speicherzellen verbundenen Bitleitungen BLm auf einem Potential von 1 V. Wenn die Speicherzellen M mit den Daten 1 eingeschaltet werden, werden die Bitleitungen BLm, die mit den Speicherzellen M verbunden sind, entladen, und die Spannung fällt ab. Nach einer vorbestimmten Zeitdauer wird ein Setzsignal SET zum Setzen von Fühlerdaten in der Signalspeicherschaltung in dem zweiten Puffer 60m als Puls bereitgestellt, und das Fühlen ist abgeschlossen. Die Programmier- und Löschoperationen sind genauso wie im Stand der Technik.
(Zweite Ausführungsform)

Anschließend wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. 9 zeigt ein FG-NAND-Flash-Speicher-Array und die entsprechenden Fühlspannungsbedingungen zum Auslesen gemäß der zweiten Ausführungsform. Tabelle 2 zeigt die Bedingungen für das Auslesen in einem ausgewählten Block und in einem nicht-ausgewählten Block in der zweiten Ausführungsform. [Tabelle 2]

	ausgewählter Block (BLOCK0)				nicht-ausgewählter Block (BLOCK1)
	Sel WL	Unsel WL	SDG	SSG	WL	SDG	SSG	ARVSS	BL
Vorspannen	V_pass (4 V)	V_pass (4 V)	V_pass (4 V)	0 V	schwebend	0 V	0 V	0 V	1 V
Fühlen	V_read (0 V)	V_pass (4 V)	V_pass (4 V)	Vcc	schwebend	0 V	0 V	0 V	gefühlt

In 9 bezeichnet Bezugszeichen 152 ein Speicherzellen-Array und Bezugszeichen 60m bezeichnet einen zweiten Puffer. Zweiunddreißig FG-Speicherzellen sind in Reihe verbunden, um damit einen NAND-Strang zu bilden. Ein Auswahl-Drain-Gate SDG0m und ein Auswahl-Source-Gate SSG0m sind mit beiden Enden jedes NAND-Strangs verbunden. In 9 ist der Block BLOCK0 ein ausgewählter Block und der Block/Block1 ist ein nicht-ausgewählter Block.
Die zweite Ausführungsform zeichnet sich dadurch aus, dass die Auswahl-Drain-Gates SDG FG-Speicherzellen der gleichen Art wie die Kernzellen sind. Die Breite jeder Steuerwortleitung CWLn ist die gleiche wie die Breite jeder Wortleitung WL und der Spalt bzw. Abstand zwischen den jeweiligen Steuerwortleitungen CWLn und jeder entsprechenden Wortleitung WL ist gleich dem Spalt bzw. Abstand zwischen jeweils zwei benachbarten Wortleitungen WL. Die Auswahl-Source-Gates SSG sind reguläre Auswahl-Transistoren. Auch werden die Auswahl-Drain-Gates SDG so programmiert, dass der Schwellwert größer als jener eines regulären Transistors (0,5 V) ist.
10 zeigt die Vt-Verteilung der FG-Auswahl-Gates gemäß der zweiten Ausführungsform. Wie in 10 gezeigt ist, werden alle Auswahl-Drain-Gates SDG so programmiert, dass der Schwellwert größer als jener eines regulären Transistors (0,5 V) ist. Folglich kann das Auswahl-Drain-Gate SDG1n zuverlässig in einen ”AUS”-Zustand zum Zeitpunkt des Fühlens versetzt werden. Somit können Leckströme in dem nicht-ausgewählten Block BLOCK1 beschränkt werden.
Das Auslesen wird begonnen, indem die Bitleitungen BLm vorgespannt werden. Während des Vorspannens werden Spannungen angelegt, wie in Tabelle 2 und 9 gezeigt ist, und es wird dann eine Fühloperation begonnen. Beim Fühlen werden Spannungen angelegt, wie in Tabelle 2 und 9 gezeigt ist. Das Auswahl-Drain-Gate SDG1n (das in 9 durch (2) bezeichnet ist) wird in dem nicht-ausgewählten Block BLOCK1 programmiert, so dass der Schwellwert des Auswahl-Drain-Gates SDG1n des nicht-ausgewählten Blocks BLOCK1 größer ist als jener eines regulären Transistors (0,5 V). Wenn daher die Spannung Vss an das Gate angelegt wird, kann das Auswahl-Drain-Gate SDG1n zuverlässig in den ”AUS”-Zustand versetzt werden. Auf diese Weise kann ohne die Funktionsweise entsprechend der ersten Ausführungsform ein Leckstrom in den nichtausgewählten Block BLOCK1 durch die konventionelle Vorspannungsoperation beschränkt werden. Ein größerer Effekt kann selbstverständlich erreicht werden, indem diese Technik mit der ersten Ausführungsform kombiniert wird.
Die Auswahl-Drain-Gates SDG werden mit den gleichen Speichern wie die Kernzellen gebildet, wodurch der Schwellwert auf einen hohen Wert festgelegt wird. Auf diese Weise kann jede der Steuerwortleitungen CWL für das Auswählen der Auswahl-Drain-Gates SDG so gestaltet werden, dass diese die gleiche Breite wie jede Wortleitung WL aufweisen. Folglich besteht keine Notwenigkeit, einen breiten Spalt bzw. Abstand zwischen jeder Steuerwortleitung CWL und jeder entsprechenden Wortleitung WL beizubehalten, und es kann ein kleinflächiges Array erreicht werden.
11 zeigt die Spannungsbedingungen für das Programmieren in dem NAND-Flash-Speicher-Array gemäß der zweiten Ausführungsform. In 11 ist die ausgewählte Seite durch (1) bezeichnet, und die zugeordnete Speicherzelle, in der der Schreibvorgang ausgeführt wird, ist mit (2) bezeichnet. Zunächst wird die Spannung 0 V an die ausgewählte Bitleitung BL1 angelegt, und die Spannung Vcc wird an den nicht-ausgewählten Bitleitungen BL angelegt. In dem ausgewählten Block BLOCK0 wird die Spannung Vpass an die Steuerwortleitung CWL0 angelegt. Zu diesem Zeitpunkt besitzt der Kanalbereich der Steuerwortleitung CWL0 in Bezug auf die nicht-ausgewählten Bitleitungen BL (nicht beschrieben), die nicht der Bitleitung BL1 entsprechen, ein Potential von Vpass – Vth. Dabei bezeichnet Vth den Schwellwert der Auswahl-Drain-Gates SDG. Wenn z. B. die Spannung Vcc 3 V beträgt, die Durchlassspannung Vpass 4 V ist und die Spannung Vth 2 V beträgt, dann wird der Kanalbereich mit 2 V vorgespannt und wird dann in einen schwebenden bzw. nicht verbundenen Zustand versetzt.
Es wird dann eine Spannung 20 V als Vpgm an die ausgewählte Wortleitung WL030 angelegt, und ein Spannung von 10 V wird als Vpass_pgm an die nicht-ausgewählten Wortleitungen WL in dem ausgewählten Block BLOCK0 angelegt. Die Spannung Vpgm ist eine Spannung zum Programmieren der Zelle, die für das Schreiben vorgesehen ist, und die Spannung Vpass_pgm ist eine Spannung zum Anlegen der Spannung von den Bitleitungen BL an die Drains aller Zellen an der ausgewählten Wortleitung WL. in der für das Schreiben vorgesehenen Zelle werden Elektronen in den FG-Bereich von dem Kanalbereich aus durch FN-Tunnel eingebracht, so dass ein Schreibvorgang ausgeführt wird. Während die Spannung 0 V an den Kanalbereich der Zelle, die für das Schreiben vorgesehen ist, angelegt wird, steigen die Potentiale der Kanäle der Steuerleitungen CWL in dem schwebenden Zustand, d. h. die Kanalpotentiale aller nicht-ausgewählten Wortleitungen WL auf hohe Spannungen an. Als Folge davon steigen auch die Spannungen der Kanalbereiche der Zellen, die nicht für das Schreiben vorgesehen sind, auf hohe Werte. Daher ist in den Zellen, die nicht für das Schreiben vorgesehen sind, die Differenz zwischen der Spannung Vpgm und dem Kanalpotential gering, und es wird keine Programmierung erreicht.
Da die Auswahl-Drain-Gates SDG wie die Kernzellen programmiert werden können, wird die Spannung Vpass anstelle der Spannung Vcc angelegt, um die Auswahl Drain-Gates SDG einzuschalten. Eine Spannung von ungefähr 1 V wird an die Vss-Array-Leitung ARVSS angelegt, so dass das Auswahl-Drain-Gate SSG0n vollständig ausgeschaltet ist.
12 zeigt die Spannungsbedingungen zum Löschen in dem FG-NAND-Flash-Speicher gemäß der zweiten Ausführungsform. Die Löschoperation in dieser Ausführungsform unterscheidet sich von der konventionellen Löschoperation dahingehend, dass das Löschen an den Auswahl-Drain-Gates SDG zusammen mit den Kernzellen ausgeführt wird. Daher wird die Spannung Vss an die Auswahl-Drain-Gates SDG ebenso wie an die Kernzellen angelegt. Eine Spannung Vpp (20 V) wird an das Substrat angelegt, und Elektronen werden von dem FG in das Substrat durch FNTunnel abgeführt. Diese Ausführungsform zeichnet sich auch dadurch aus, dass das Programmieren der Auswahl-Drain-Gates SDG nach den Löschen stattfindet. Das Programmieren der Auswahl-Drain-Gates SDG wird ausgeführt, indem die Spannung VPpgm an die Steuerwortleitungen CWL und die Spannung Vss an alle Wortleitungen WL sowie die Auswahl-Source-Gates SSG angelegt werden. Um alle Ausfall-Drain-Gates SDG zu programmieren, ist es nicht notwendig, einen Zustand des Nicht-Beschreibens für die Zellen mittels Ankopplung zu erzeugen, die für das Nicht-Beschreiben vorgesehen sind, wie dies bei der Programmierung regulärer Kernzellen der Fall ist.
(Dritte Ausführungsform)
Als nächstes wird eine dritte Ausführungsform der vorliegenden Erfindung beschrieben. 13 zeigt die Array-Struktur einer SONOSNAND-Flash-Speichereinrichtung gemäß der dritten Ausführungsform. In 13 bezeichnet Bezugszeichen 252 das Speicherzellen-Array und 60m bezeichnet einen zweiten Puffer. Sechzehn SONOS-Speicherzellen sind in Reihe verbunden, um einen NAND-Strang zu bilden. Ein Auswahl-Drain-Gate SDG0m und ein Auswahl-Source-Gate SSG0m sind mit beiden Enden eines jeden NAND-Strangs verbunden. Die Auswahl-Drain-Gates SDG sind ebenso SONOS-Elemente. Das Auswahl-Drain-Gate SDG0m ist ferner mit der Bitleitung BLm über einen Drain-Kontakt 22m verbunden, und die Bitleitung BLm ist mit dem Seitenpuffer 60m verbunden. Der Block, der aus m (m gleich 512 Bytes + 16 Bytes) NAND-Strängen aufgebaut ist, bildet eine einzelne Löscheinheit.
Die m-Speicherzellen, die mit einer einzelnen Wortleitung WL verbunden sind, bilden eine Seite, die eine Zugriffseinheit für das Auslesen und Programmieren ist. Folglich kann das Auslesen und Programmieren gleichzeitig an den m-Speicherzellen durchgeführt werden. Andere Blöcke sind ebenso in Richtung der Bitleitungen BL angeordnet. Die Bitleitung BLm wird von den Blöcken gemeinsam verwendet. Alle zwei benachbarten Blöcke sind spiegelsymmetrisch in Bezug auf den Drain-Kontakt 22m aufgebaut. Ein gewünschter Block wird ausgewählt, indem das entsprechende Auswahl-Drain-Gate SDG und das Auswahl-Source-Gate SSG gemäß einem Adressensignal angesteuert werden, wobei andere Blöcke dann unausgewählt bleiben. In dem in 13 gezeigten Beispiel ist der Block BLOCK0 der ausgewählte Block und der Block BLOCK1 ist ein nicht-ausgewählter Block.
14A bis 14C zeigen Transistorstrukturen von SONOS-NAND-Flash-Speichern gemäß der dritten Ausführungsform. 14A ist eine Querschnittsansicht einer SONOS-Speicherzelle. 14B ist eine Querschnittsansicht eines SONOS-Auswahl-Drain-Gates. 14C ist eine Querschnittsansicht eins Auswahl-Source-Gates. Wie in 14A gezeigt ist, ist eine SONOS-Speicherzelle M auf einem Siliciumsubstrat 81 aufgebaut, und Diffusionsgebiete 81A und 81B sind als ein Source-Gebiet und ein Drain-Gebiet in dem Siliciumsubstrat 81 ausgebildet. Die Oberfläche des Siliciumsubstrats 81 ist mit einer ONO-Schicht 86 mit einer Oxidschicht 82, einer Nitridschicht 83 und einer Oxidschicht 84, die in dieser Reihenfolge als Stapel vorgesehen sind, bedeckt. Ferner ist eine Polysilicium-Gate-Elektrode 85 auf der ONO-Schicht 86 gebildet.
Wie in 14B gezeigt ist, ist das SONOS-Auswahl-Drain-Gate SDG auf einem Siliciumsubstrat 91 gebildet, und Diffusionsgebiete 91A und 91B sind als ein Source-Gebiet und ein Drain-Gebiet in dem Siliciumsubstrat 91 ausgebildet. Die Oberfläche des Siliciumsubstrats 91 ist mit einer ONO-Schicht 96 mit einer Oxidschicht 92, einer Nitridschicht 93 und einer Oxidschicht 94, die in dieser Reihenfolge gestapelt sind, bedeckt. Ferner ist eine Polysilicium-Gate-Elektrode 95 auf der ONO-Schicht 96 ausgebildet. Wie in 14c gezeigt ist, besitzt ein Auswahl-Source-Gate SSG eine Struktur, in der eine Oxidschicht 102 und eine Gate-Elektrode 103 als Stapel in dieser Reihenfolge auf einem Siliciumsubstrat 101 gebildet sind.
15 zeigt die Schwellwertverteilung eines SONOS-NAND-Flash-Speichers. Der in 15 gezeigte Graph gibt die Vt-Verteilung der SONOS-Speicherzelle, die in 14A gezeigt ist, an. In der SONOS-Speicherzelle ergibt sich eine Sättigung des Schwellwerts Vt bei einer gewissen Spannung, wenn das Löschen ausgeführt wird. Daher unterscheidet sich die Vt-Verteilung der SONOS-Speicherzelle von der Vt-Verteilung eines regulären NAND-Flash-Speichers. Hier beträgt die Sättigungsspannung 1 V. Die Spannung Verv, die an die ausgewählte Wortleitung WL zum Zeitpunkt des Verifizierens des Löschens anzulegen ist, beträgt 2 V, die Spannung Vread, die an die Wortleitung WL beim Auslesen anzulegen ist, beträgt 2,5 V, die Spannung Vpgmv, die an die ausgewählt Wortleitung WL beim Verifizieren des Schreibens anzulegen ist, beträgt 3 V und die Spannung Vpass, die an die nicht-ausgewählten Wortleitungen WL zum Zeitpunkt des Auslesens anzulegen ist, beträgt 6 V.
16 zeigt die Schwellwertverteilung eines SONOS-Auswahl-Drain-Gates. Wie in 16 gezeigt ist, besitzt ein Drain-Gate eines SONOS Elements einen hohen Schwellwert von ungefähr 1 V in einem Löschzustand (der Schwellwert eines konventionellen Auswahl-Transistors beträgt ungefähr 0,5 V). Daher ist es nicht notwendig, die Auswahl-Drain-Gates SDG im voraus zu programmieren, um damit den Schwellwert Vt zu erhöhen, wie in der zweiten Ausführungsform.

17 zeigt die Array-Struktur des SONOS-NAND-Flash-Speichers und die Fühlspannungsbedingungen zum Auslesen gemäß der dritten Ausführungsform. Tabelle 3 zeigt die Bedingungen für das Auslesen in einem ausgewählten Block und in einem nicht-ausgewählten Block gemäß der dritten Ausführungsform. [Tabelle 3]

	ausgewählter Block (BLOCK0)				nicht-ausgewählter Block (BLOCK1)
	Sel WL	Unsel WL	SDG	SSG	WL	SDG	SSG	ARVSS	BL
Vorspannen	V_pass (6 V)	V_pass (6 V)	V_pass (6 V)	0 V	schwebend	0 V	0 V	0 V	1 V
Fühlen	V_read (2,5 V)	V_pass (6 V)	V_pass (6 V)	Vcc	schwebend	0 V	0 V	0 V	gefühlt

Wie in Tabelle 3 gezeigt ist, beträgt die Spannung Vread 2,5 V, die Spannung Vpass 6 V und die Spannung Vcc 3,0 V. Anders als in der zweiten Ausführungsform ist der Schwellwert Vt (1 V) in einem Löschzustand in jedem Auswahl-Drain-Gate SDG höher als der Schwellwert (Vt = 0,5 V) eines regulären Transistors. Daher ist es nicht notwenig, die Auswahl-Drain-Gates SDG zu programmieren. Unter Ausnutzung des hohen Wertes Vt können Leckströme vermieden werden, selbst bei geringer Leitungsbreite. Folglich kann die Leitungsbreite jeder Steuerwortleitung CWL gleich der Leitungsbreite jeder Wortleitung WL gemacht werden.
Der Unterschied zwischen der SONOS-Zelle dieser Ausführungsform und der FG-Zelle der zweiten Ausführungsform liegt in der Schwellwertverteilung. Die Spannung der ausgewählten Wortleitung WL zum Zeitpunkt des Auslesens wird auf das Potential Vread zwischen der 0-Zelle und der 1-Zelle gelegt. Auch ist die Spannung Vpass höher als in einer FG-Zelle. Die anderen grundlegenden Operationen sind die gleichen wie in dem Beispiel mit der FG-Zelle.
Das Auslesen beginnt mit dem Vorspannen der Bitleitungen BLm. Zu diesem Zeitpunkt wird eine Spannung Vpass (z. B. 6 V) an die ausgewählte Wortleitung WL014 angelegt, und diese wird auch an die nicht-ausgewählten Wortleitungen WL in dem ausgewählten Block BLOCK0 angelegt. Dabei ist die Spannung Vpass so, dass diese die nicht-ausgewählten Speicherzellen aus- und einschaltet, selbst, wenn die in den nichtausgewählten Speicherzellen gehaltenen Daten eine 0 angeben. Die Auswahl-Source-Gates SSG00 bis SSG0m sind in einem ”AUS”-Zustand. In dem nicht-ausgewählten Block BLOCK1 werden die Steuerwortleitungen CWL1 der ausgewählten Drain-Gates SDG10 bis SDG1m (in 17 durch (2) bezeichnet) und die Auswahlleitung SSG1 der Auswahl-Source-Gates SSG10 bis SSG1 m auf die Spannung Vss gebracht. Die Wortleitungen WL100 bis WL131 werden in den schwebenden Zustand versetzt. Somit werden alle Bitleitungen BL auf ungefähr 1 V vorgeladen.
Es beginnt dann eine Fühloperation. Beim Fühlen werden Spannungen angelegt, wie sie in Tabelle 3 und 17 gezeigt sind. Bei einer SONOS-Zelle besitzt das Auswahl-Drain-Gate SDG1m in dem nicht-ausgewählten Block BLOCK1 einen größeren Schwellwert als ein regulärer Transistor (0,5 V). Wenn die Spannung Vss an das nicht-ausgewählte Drain-Gate SDG1m angelegt wird, wird das nicht-ausgewählte Drain-Gate SDG1m zuverlässig ausgeschaltet. Somit können Leckströme in dem nicht-ausgewählten Block BLOCK1 zum Zeitpunkt des Auslesens begrenzt werden.
Die Auswahl-Drain-Gates SDG werden mit den gleichen SONOS-Speicherzellen wie die Kernzellen aufgebaut, wodurch der Schwellwert auf einen hohen Wert von ungefähr 1 V festgelegt wird. Folglich ist es nicht notwendig, den Schwellwert Vt durch Programmieren der Auswahl-Drain-Gates SDG im voraus zu erhöhen, wie in der zweiten Ausführungsform. Auf diese Weise kann jede der Steuerwortleitungen CWL für das Auswählen der Auswahl-Drain-Gates so gestaltet werden, dass diese die gleiche Breite wie jede Wortleitung WL aufweisen, ohne dass die Auswahl-Drain-Gates SDG programmiert werden müssen. Daher ist es nicht notwendig, einen breiten Spalt zwischen jeder Steuerwortleitung SWL und jeder entsprechenden Wortleitung WL beizubehalten, und es kann ein kleinflächiges Array erreicht werden. Obwohl der vorhergehende Lesevorgang unter den gleichen Bedingungen wie bei der zweiten Ausführungsform ausgeführt wird, ist es selbstverständlich möglich, eine Sperr-Vorspannung an die Auswahl-Drain-Gates in nicht-ausgewählten Blöcken zum Zeitpunkt des Auslesens anzulegen, wie in der ersten Ausführungsform, um damit Leckströme in den nicht-ausgewählten Blöcken zu verhindern.
In jeder der zuvor beschriebenen Ausführungsformen wird ein genaues Auslesen erreicht, und die Größe der Schaltung kann verringert werden. Unter der Steuerung der Zustandsmaschine 57 wird eine Sperr-Vorspannung an die Auswahl-Gates in den nicht-ausgewählten Speicherblöcken beim Auslesen durch die Hochspannungserzeugungsschaltung 58, den Reihendekodierer 59 und die Schalterschaltung 62 angelegt. Das Halbleiterbauelement kann ein Halbleiterspeicherbauelement sein, etwa ein Flash-Speicher, der separat in einem Gehäuse untergebracht wird, oder der als ein Teil eines Halbleiterbauelements, etwa eines LSI-Systems-eingebaut ist.
In der zweiten und dritten Ausführungsform werden die Auswahl-Drain-Gates mit Speicherzellen-Transistoren gebildet, die Daten speichern können. Die Auswahl-Source-Gates können jedoch mit Speicherzellen-Transistoren gebildet werden, die zur Datenspeicherunge geeignet sind. Obwohl NAND-Flash-Speicher jeweils in den zuvor beschriebenen Ausführungsformen eingesetzt sind, können auch andere Arten an Speichern verwendet werden.

Claims

Halbleiterbauelement mit: Speicherblöcken (BLOCK0; BLOCK1) mit jeweils Gruppen aus Speicherzellen (Mm), die mit Wortleitungen (WL0m; WL1m) verbunden sind; Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m) zum Ausbilden der Gruppen aus Speicherzellen (Mm); und einer Vorspannungsschaltung (54, 59, 61), die eine Sperr-Vorspannung an die Auswahl-Gates (SSG1m, SDG1m) nicht-ausgewählter Speicherblöcke (BLOCK1) und eine Vorspannung zum Aufladen von Kanalbereichen der Speicherzellen der nicht-ausgewählten Speicherblöcke (BLOCK1) beim Auslesen von Daten anlegt.
Halbleiterbauelement nach Anspruch 1, wobei jedes Auswahl-Gate (SSG0m, SDG0m; SSG1m, SDG1m) ein Speicherelement aufweist.
Halbleiterbauelement nach Anspruch 2, wobei jedes Auswahl-Gate (SSG0m, SDG0m; SSG1m, SDG1m) in einem programmierten Zustand ist.
Halbleiterbauelement nach Anspruch 1, das ferner umfasst: Auswahlleitungen (SSG0, SDG0; SSG1, SDG1), die entsprechend mit den Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m) verbunden sind, wobei jede Auswahlleitung (SSG0, SDG0; SSG1, SDG1) von einer benachbarten Wortleitung mit einem Abstand getrennt ist, mit dem die Wortleitungen (WL0m; WL1m) untereinander angeordnet sind.
Halbleiterbauelement nach Anspruch 1, das ferner umfasst: Auswahlleitungen (SSG0, SDG0; SSG1, SDG1), die entsprechend mit Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m) verbunden sind, wobei jede Auswahlleitung (SSG0, SDG0; SSG1, SDG1) eine Breite aufweist, die im Wesentlichen gleich der Breite jeder Wortleitung ist.
Halbleiterbauelement nach Anspruch 1, wobei die Speicherzellen (Mm) solche mit einem schwebenden Gate sind.
Halbleiterbauelement nach Anspruch 1, wobei die Speicherzellen (Mm) SONOS-Speicherzellen sind.
Halbleiterbauelement nach Anspruch 1, wobei die Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m) die gleiche Art an Transistoren wie die Speicherzellen (Mm) aufweisen.
Halbleiterbauelement nach Anspruch 1, wobei die Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m) Speicherzellen mit schwebendem Gate aufweisen.
Halbleiterbauelement nach Anspruch 1, wobei die Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m) SONOS-Speicherzellen aufweisen.
Halbleiterbauelement nach Anspruch 1, wobei die Auswahl-Gates Auswahl-Drain-Gates (SDG0m; SDG1m) sind.
Halbleiterbauelement nach Anspruch 1, wobei die Speicherzellen (Mm) jeder Gruppe in Reihe geschaltet und mit einer entsprechenden Wortleitung (WL0m) gekoppelt sind.
Verfahren zum Steuern eines Halbleiterbauelements mit Speicherblöcken (BLOCK0; BLOCK1), wovon jeder Gruppen aus Speicherzellen (Mm), die mit Wortleitungen (WL0m) verbunden sind, aufweist und mit Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m), die die Gruppen aus Speicherzellen (Mm) auswählen, wobei das Verfahren die Schritte umfasst: Auswählen eines (BLOCK0) der Speicherblöcke (BLOCK0; BLOCK1) beim Auslesen von Daten; und Anlegen einer Sperr-Vorspannung an die Auswahl-Gates (SSG1m, SDG1m) von nicht-ausgewählten Speicherblöcken (BLOCK1) und Anlegen einer Vorspannung zum Aufladen von Kanalbereichen der Speicherzellen der nicht-ausgewählten Speicherblöcke (BLOCK1).
Verfahren nach Anspruch 13, wobei die Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m) Speicherelemente aufweisen.
Verfahren zum Steuern eines Halbleiterbauelements, das die Schritte umfasst: beim Auslesen von Daten, Vorspannen einer Bitleitung (BLm), die in Speicherblöcken (BLOCK0; BLOCK1) verläuft, wovon jeder Gruppen aus Speicherzellen (Mm), die mit Wortleitungen (WL0m, WL1m) verbunden sind, und Auswahl-Gates (SSG0m, SDG0m; SSG1m, SDG1m) aufweist, die die Gruppen aus Speicherzellen (Mm) auswählen; und Anlegen einer Sperr-Vorspannung an die Auswahl-Gates nicht-ausgewählter Blöcke (BLOCK1) und Anlegen einer Vorspannung zum Aufladen von Kanalbereichen der Speicherzellen der nicht-ausgewählten Speicherblöcke (BLOCK1) in einer Vorspannungsperiode.
Verfahren nach Anspruch 15, das ferner die Schritte umfasst: Löschen der Speicherzellen (Mm) eines ausgewählten Blocks (BLOCK0); und Programmieren der Auswahl-Gates (SSG0m, SDG0m) in dem ausgewählten Block (BLOCK0), der gelöschte Speicherzellen (Mm) aufweist.