DE10002266B4

DE10002266B4 - Nichtflüchtiges Halbleiterspeicherbauelement und Programmierverfahren hierfür

Info

Publication number: DE10002266B4
Application number: DE10002266A
Authority: DE
Inventors: Jae-Yong Jeong
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-06-22
Filing date: 2000-01-20
Publication date: 2006-09-07
Anticipated expiration: 2020-01-21
Also published as: JP2001006376A; DE10002266A1; KR100328359B1; JP3662817B2; KR20010003221A; US6353555B1

Abstract

Nichtflüchtiges Halbleiterspeicherbauelement mit
– einer Mehrzahl von Speicherblöcken (BLK1, ..., BLKi), von denen jeder eine Mehrzahl von matrixförmig in Zeilen und Spalten angeordneten Speicherzellen beinhaltet,
– einer Mehrzahl von Blockauswahlsteuerschaltkreisen (20_1, ..., 20_i), von denen jeder einem zugehörigen Speicherblock zugeordnet ist und die Zeilen des zugehörigen Speicherblocks während eines Programmierzyklus an zugehörige Treiberleitungen (SS1, CG1 bis CG16, SS2) ankoppelt,
gekennzeichnet durch
– eine Steuereinheit (100) zur Steuerung der Blockauswahlsteuerschaltkreise (20_1, ..., 20-i) derart, dass die Zeilen jedes Speicherblockes (BLK1, ..., BLKi) während einer Bitleitungs-Einstellperiode des Programmierzyklus an die jeweils zugehörige Treiberleitung (SS1, CG1 bis CG16, SS2) angekoppelt wird, wobei die Zeilen jedes Speicherblocks in der Bitleitungs-Einstellperiode des Programmierzyklus auf eine vorgegebene Spannung gesetzt werden.

Description

Die Erfindung bezieht sich auf ein nichtflüchtiges Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1 sowie auf ein Programmierverfahren für ein solches Bauelement.
1 zeigt in einem Blockschaltbild als Beispiel eines nichtflüchtigen Halbleiterspeicherbauelementes ein herkömmliches Flash-Speicherbauelement vom NAND-Typ. Dieses Speicherbauelement weist ein in eine Mehrzahl von Speicherblöcken BLK1 bis BLKi unterteiltes Speicherzellenfeld auf. Eine Mehrzahl von Bitleitungen BL1 bis BLj ist parallel zueinander über die Speicherblöcke BLK1 bis BLKi hinweg angeordnet. In jedem Speicherblock BLK1 bis BLKi sind eine Mehrzahl von jeweils zu einer der Bitleitungen BI1 bis BLj korrespondierenden Reihen vorgesehen, von denen jede aus einem ersten Reihenauswahltransistor ST1, einem zweiten Reihenauswahltransistor ST2 und einer Mehrzahl von z.B. 16 Flash-EEPROM-Zellentransistoren M1 bis M16 besteht, die in Reihe zwischen eine Source-Elektrode des ersten Reihenauswahltransistors ST1 und eine Drain-Elektrode des zweiten Reihenauswahltransistors ST2 geschaltet sind. Eine Drain-Elektrode des ersten Reihenauswahltransistors ST1 in jeder Reihe ist mit einer zugehöri gen Bitleitung verbunden, und eine Source-Elektrode des zweiten Reihenauswahltransistors ST2 der betreffenden Reihe ist an eine gemeinsame Source-Leitung CSL angeschlossen, die eine gemeinsame Signalleitung darstellt. Die Gate-Elektroden der ersten Reihenauswahltransistoren ST1 in den Reihen sind gemeinsam an eine erste Reihenauswahlleitung SSL1 angeschlossen, und die Gate-Elektroden der zweiten Reihenauswahltransistoren ST2 sind gemeinsam an eine zweiten Reihenauswahlleitung SSL2 angeschlossen. Steuergate-Elektroden der Flash-EEPROM-Zellentransistoren in jeder Reihe sind gemeinsam an eine jeweils zugehörige Wortleitung WL1 bis WL16 angeschlossen. Jede Bitleitung BL1 bis BLj ist elektrisch an einen Seitenpufferschaltkreis 10 angekoppelt. Wie dem Fachmann geläufig, besteht der Seitenpufferschaltkreis 10 aus einer Mehrzahl nicht gezeigter, jeweils zu einer der Bitleitungen BL1 bis BLj gehöriger Seitenpuffer. Jeder Seitenpuffer besitzt in nicht gezeigter Weise seinen Zwischenspeicher.
Wie aus 1 weiter ersichtlich, beinhaltet das herkömmliche Flash-Speicherbauelement vom NAND-Typ außerdem eine Mehrzahl von Blockauswahlsteuerschaltkreisen 20_i, die korrespondierend zu einem jeweiligen Speicherblock BLK1 bis BLKi angeordnet sind. Jeder Blockauswahlsteuerschaltkreis 20_i besteht aus einem als ein Blockauswahldecoder dienenden Blockauswahlsignalgenerator 22 zur Erzeugung eines Blockauswahlsignals BSELi in Abhängigkeit von einer Blockauswahladresse sowie aus einer Mehrzahl von Auswahltransistoren BT1 bis BT18, die in der in 1 veranschaulichten Weise angeschlossen sind. Die Transistoren BT1 bis BT18, die einen Schaltelementteil des Bauelements bilden, werden gemeinsam in Abhängigkeit von dem Blockauswahlsignal BSELi leitend und sperrend geschaltet. Eine Mehrzahl von Treiberleitungen SS1, CG1 bis CG16 und SS2 sind an einen als ein Wortleitungsdecoder fungierenden Treiberschaltkreis 30 angekoppelt und erstrecken sich parallel über die Blockauswahlsteuerschaltkreise 20_i hinweg. Dies bedeutet, dass sich die Blockauswahlsteuerschaltkreise 20_1 bis 20_i die Treiberleitungen SS1, CG1 bis CG16 und SS2 teilen.
Um einen Speicherblock BLK1 auszuwählen, der die zu programmierenden EEPROM-Zellentransistoren enthält, wird ein zu dem ausgewählten Speicherblock BLK1 gehöriges Blockauswahlsignal BSEL1 auf hohen Pegel aktiviert. Dies bewirkt, dass die Auswahltransistoren BT1 bis BT18 des zum ausgewählten Speicherblock BLK1 gehörigen Blockauswahlsteuerschaltkreises 20_1 gleichzeitig leitend geschaltet werden. Andererseits werden die zu den nicht ausgewählten Speicherblöcken BLK2 bis BLKi gehörigen Blockauswahlsignale BSE2 bis BSEi deaktiviert, was die Auswahltransistoren BT1 bis BT18 der zugehörigen Blockauswahlsteuerschaltkreise 20_2 bis 20_i sperrend schaltet. Dadurch werden die erste Reihenauswahlleitung SSL1, die Wortleitungen WL1 bis WL16 und die zweite Reihenauswahlleitung SSL2 des ausgewählten Speicherblocks BLK1 elektrisch an die zugehörigen Treiberleitungen SS1, CG1 bis CG16 und SS2 angekoppelt, während die Leitungen SSL1, WL1 bis WL16 und SSL2 jedes der nicht ausgewählten Speicherblöcke BLK2 bis BLKi potentialfrei bleiben, d.h. floaten.
2 zeigt ein Zeitsteuerungsdiagramm zur Erläuterung eines Programmiervorgangs des herkömmlichen Flash-Speicherbauelementes vom NAND-Typ, wie nachstehend näher erläutert.
Gemäß 2 ist der Programmierzyklus in eine Bitleitungs-Einstellperiode, eine Programmierperiode, eine Erhol- oder Entladeperiode und eine Verifizierungsperiode unterteilt. Vor der Bitleitungs-Einstellperiode werden alle Zwischenspeicher des Seitenpufferschaltkreises 10 zuerst seriell mit Programmierdaten geladen, und zwar mit "0" für zu programmierende Zellen und mit "1" für Zellen, deren Programmierung unterbleiben soll. Wenn dann ein Speicherblock BLK1 ausgewählt wird, wird durch den Blockauswahlsignalgenerator 20_1 ein Blockauswahlsignal BSEL1 aktiviert, so dass die erste Reihenauswahlleitung SSL1, die Wortleitungen WL1 bis WL16 und die zweite Reihenauswahlleitung SSL2 des ausgewählten Speicherblocks BLK1 über den jeweils zugehörigen Auswahltransistor BT1 bis BT18 elektrisch an die zugehörigen Treiberleitungen SS1, CG1 bis CG16 und SS2 angekoppelt werden.
Anschließend werden die Bitleitungen BL1 bis BLj abhängig von den solchermaßen während der Bitleitungs-Einstellperiode geladenen Programmierdaten auf eine Versorgungsspannung VCC oder eine Massespannung VSS gebracht. Beispielsweise wird eine Bitleitung, die mit einem zu programmierenden EEPROM-Zellentransistor verbunden ist, mit der Massespannung VSS beaufschlagt, während eine Bitleitung, die mit einem EEPROM-Zellentransistor verbunden ist, dessen Programmierung unterbleiben soll, mit der Versorgungsspannung VCC beaufschlagt wird. Ebenso wird die erste Reihenauswahlleitung SSL1 des ausgewählten Speicherblocks BLK1 an die zugehörige Treiberleitung SS1 angekoppelt, um mit der Versorgungsspannung VCC beaufschlagt zu werden, während die zweite Reihenauswahlleitung SSL2 desselben an die zugehörige Treiberleitung SS2 angekoppelt wird, um mit der Massespannung beaufschlagt zu werden. Zu diesem Zeitpunkt werden die Wortleitungen WL1 bis WL16 des ausgewählten Speicherblocks BLK1 jeweils auf dem Massespannungspegel VSS gehalten, während die Wortleitungen WL1 bis WL16 der nicht ausgewählten Speicherblöcke BLK2 bis BLKi potentialfrei gehalten werden, wie in 2 illustriert.
Während der Programmierperiode wird eine ausgewählte Wortleitung WL1 des ausgewählten Speicherblocks BLK1 über die Treiberleitung CG1 und den Auswahltransistor BT2 auf eine Programmierspannung V_pgm von z.B. 15,5V bis 20V gesetzt, während jede der nicht ausgewählten Wortleitungen WL2 bis WL16 desselben über eine zugehörige Treiberleitung und den entsprechenden Auswahltransistor auf eine Passierspannung V_pass von z.B. 10V gesetzt wird. Indem eine Vorspannungsbedingung erfüllt wird, die ausreicht, ein Fowler-Nordheim-Tunneln von "heißen" Elektronen von der Drain-Seite in eine potentialfreie Gate-Elektrode eines EEPROM-Zellentransistors zu bewirken, werden diejenigen EEPROM-Zellentransistoren program miert, die mit den mit der Massespannung VSS beaufschlagten Bitleitungen gekoppelt sind.
Andererseits unterbleibt eine Programmierung derjenigen EEPROM-Zellentransistoren, die mit einer mit der Versorgungsspannung VCC beaufschlagten Bitleitung gekoppelt sind. Insbesondere wird, da die Bitleitung und die Gate-Elektrode des ersten Reihenauswahltransistors ST1 im geschilderten Fall auf die Versorgungsspannung VCC eingestellt sind, eine Source-Elektrode des ersten Reihenauswahltransistors ST1 auf ein Potential von etwa VCC-Vth gesteuert, wobei Vth eine Schwellenspannung des Transistors ST1 bezeichnet. Sobald jedoch die Source-Elektrode des ersten Reihenauswahltransistors ST1 ein Potential von etwa VCC-Vth erreicht, wird der erste Reihenauswahltransistor ST1 sperrend geschaltet, d.h. abgeschaltet. Wenn dies eintritt, werden die Source-Elektroden, die Drain-Elektroden und die Kanalgebiete der EEPROM-Zellentransistoren M1 bis M16 elektrisch von der mit der Versorgungsspannung VCC beaufschlagten Bitleitung getrennt und nehmen einen potentialfreien Zustand, d.h. einen Potentialschwebezustand ein. Außerdem bewirkt, da die Source-Elektroden, die Drain-Elektroden und die Kanalgebiete der EEPROM-Zellentransistoren M1 bis M16 kapazitiv mit ihren jeweiligen Steuergate-Elektroden WL1 bis WL16 gekoppelt sind, die Beaufschlagung der Steuergate-Elektroden mit den jeweiligen Passier- und Programmierspannungen V_pass und V_pgm, dass die Potentiale der Source-Elektroden, der Drain-Elektroden und der Kanalgebiete erhöht oder angehoben werden. Dieser Anhebungseffekt verhindert, dass sich das volle Gate-Potential von V_pgm oder V_pass zwischen der Steuergate-Elektrode und dem Kanalgebiet der EEPROM-Zellentransistoren M1 bis M16 ausbildet, und verhindert so die Gefahr einer unabsichtlichen Programmierung aufgrund von Fowler-Nordheim-Tunneln "heißer" Elektronen in die potentialfreien Gate-Elektroden der EEPROM-Zellentransistoren M1 bis M16. Eine detaillierte Beschreibung in Bezug auf den Programmierverhinderungsvorgang ist in der Patentschrift US 5.677. 873 enthalten, deren Inhalt hiermit durch Verweis aufgenommen wird.
Bevor der Schritt zur Feststellung, ob der EEPROM-Zellentransistor eine benötigte Soll-Schwellenspannung aufweist, durchgeführt wird, werden die Spannungen auf den Wortleitungen WL1 bis WL16 des ausgewählten Speicherblocks BLK1 und den Bitleitungen BL1 bis BLj während der Erholperiode bis auf den Massespannungspegel VSS entladen. Ein solcher Entladevorgang wird durchgeführt, um ein unnötiges Programmieren während der Verifizierungsperiode zu verhindern. Wenn die Schwellenspannung des EEPROM-Zellentransistors eine benötigte Soll-Schwellenspannung erreicht, wird ein hierzu gehöriger Seitenpuffer-Zwischenspeicher in der Verifizierungsperiode auf die Versorgungsspannung VCC gesetzt. Wenn andererseits die Schwellenspannung des EEPROM-Zellentransistors geringer als die benötigte Soll-Schwellenspannung ist, bleibt ein hierzu gehöriger Seitenpuffer-Zwischenspeicher weiterhin auf die Massespannung VSS gesetzt. Der oben beschriebene Programmierzyklus aus Einstellen, Programmieren, Erholen und Verifizieren wird dann wiederholt, bis alle Seitenpuffer-Zwischenspeicher in der Verifizierungsperiode auf die Versorgungsspannung VCC gesetzt sind. Die Programmierspannung V_pgm wird während der wiederholten Programmzyklen sequentiell von 15,5V bis 20V erhöht, was als "inkrementales Schrittimpulsprogrammier(ISPP)-Schema" bezeichnet wird.
Mit dem Wiederholen des Programmierzyklus wird die Schwellenspannung des zu programmierenden EEPROM-Zellentransistors irgendwo zwischen etwa 0,7V und 1,3V eingestellt, wie in 3 illustriert. Gemäß dem herkömmlichen Flash-Speicherbauelement vom NAND-Typ kann jedoch die Schwellenspannung des programmierten EEPROM-Zellentransistors in einem gegenüber der Soll-Schwellenspannung niedrigeren Bereich oder höheren Bereich liegen. Ersteres wird als "eine Unterprogrammierung", letzteres als "eine Programmierstörung" bezeichnet. Eine Hauptursache der Unterprogrammierung und der Programmierstörung be steht darin, dass eine Substratspannung V_B geprellt wird, wie nachfolgend unter Bezugnahme auf die entsprechenden Zeichnungen näher erläutert.
Wenn die Bitleitung, die mit einem EEPROM-Zellentransistor gekoppelt ist, dessen Programmierung unterbleiben soll, mit der Versorgungsspannung VCC beaufschlagt wird, d.h. in einem Anfangsstadium der Bitleitungs-Einstellperiode, wird die Substratspannung V_B von der Massespannung VSS schlagartig um eine Spannung V_up1 erhöht, wie in 4 illustriert, die ein Diagramm darstellt, das eine Veränderung einer Substratspannung V_B in einem Programmierzyklus darstellt. Der Grund hierfür ist, dass die Bitleitung BL kapazitiv an das p-leitende Substrat, eine taschenförmige p-Mulde, gekoppelt ist, wie in 5 illustriert, die eine Querschnittsansicht entlang einer Bitleitungsrichtung wiedergibt. Die Spannung V_up1 ist durch ein Kopplungsverhältnis einer Gesamtkapazität C_A zwischen der Bitleitung BL und dem p-leitenden Substrat und einer Substratkapazität C_B bestimmt, d.h. einer Kapazität des Übergangs zwischen der taschenförmigen p-Mulde und einer nicht gezeigten n-Mulde, welche die taschenförmige p-Mulde umgibt. Die Spannung V_up1 lässt sich wie folgt ausdrücken: Vup1 = ΔVBL × CA/(CA + CB)
In dieser Gleichung ist die Gesamtkapazität Ca zwischen der Bitleitung und dem p-leitenden Substrat durch C_A1 + C_A2 + C_A3 gegeben. Dabei bezeichnen die Kapazität C_A1 eine Kapazität des Übergangs zwischen dem p-leitenden Substrat und einem n⁺-Gebiet, mit dem die Bitleitung BL verbunden ist, die Kapazität C_A3 eine direkte Kapazität zwischen der Bitleitung BL und dem p-leitenden Substrat und die Kapazität C_A2 eine Kapazität, die durch Summieren einer Kapazität C_A21 zwischen der Bitleitung BL und einer Wortleitung WL oder einer Steuergate-Elektrode eines EEPROM-Zellentransistors und einer Kapazität C_A22 zwischen der Wortleitung WL und dem p-leitenden Substrat erhalten wird. Dabei existiert die Kapazität C_A1 in allen Speicherblöcken BLK1 bis BLKi, während die Kapazität C_A2 in einem ausgewählten Speicherblock nicht existiert, da die Reihenauswahlleitungen SSL1 und SSL2 sowie die Wortleitungen WL1 bis WL16 jeweils auf einem festen Spannungspegel liegen, z.B. VCC, V_pass, V_pgm und VSS. Jedoch existiert die Kapazität C_A2 in nicht ausgewählten Speicherblöcken, da dort die Reihenauswahlleitungen SSL1 und SSL2 sowie die Wortleitungen WL1 bis WL16 während der Programmierperiode jeweils weiterhin in einem Potentialschwebezustand bleiben.
Wie aus 6 ersichtlich, die einen Teil eines Querschnitts entlang einer Wortleitungsrichtung zeigt, verhält sich eine Wortleitung WL als eine Gate-Elektrode eines parasitären Feldtransistors, während ein Feldoxid SiO₂ unter der Wortleitung WL als ein Gateoxid fungiert und n⁺-Gebiete, d.h. Diffusionsgebiete, als eine Source- und eine Drain-Elektrode des parasitären Feldtransistors fungieren. Ein Kanalgebiet eines solchen parasitären Transistors liegt, wie in 6 dargestellt, zwischen der Source- und der Drain-Elektrode vor. Wenn die Wortleitung WL mit einer die Schwellenspannung des parasitären Transistors übersteigenden Spannung beaufschlagt wird, tritt eine Inversion des parasitären Kanalgebietes auf, wodurch ein Leckstrompfad zwischen benachbarten n⁺-Gebieten gebildet wird. Daher muss, um einen Isolationsverlust zwischen benachbarten n⁺-Gebieten zu vermeiden, die Schwellenspannung V_TF eines solchen parasitären Feldtransistor größer als jede Betriebsspannung sein, die auftreten kann.
Wie dem Fachmann bekannt, ändert sich bei einer Veränderung der Substratspannung V_B die Schwellenspannung Vth eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) im Verhältnis der Änderung der Substratspannung V_B aufgrund eines Volumeneffektes oder Substratvorspannungseffektes, was sich durch die Beziehung Vth = VFB + 2ϕf + γ(2ϕf + VSB)0,5 ausdrücken lässt. Da die um die Spannung V_up1 erhöhte Substratspannung V_B in einem Anfangsstadium der Programmierperiode auf einer Spannung V_up2 liegt, d.h. V_SB= –V_up2 ist, wird die Schwellenspannung V_TF des parasitären Feldtransistors entsprechend der Änderung der Substratspannung V_B verringert.
In dem Fall, dass die Schwellenspannung V_TF des parasitären Feldtransistors niedriger als die Programmierspannung V_pgm von z.B. 15,5V bis 20V auf der Wortleitung WL wird, tritt die Inversion des Kanalgebietes des parasitären Feldtransistors auf, so dass im Kanalgebiet des nicht zu programmierenden EEPROM-Zellentransistors angehäufte, verstärkte Ladungen als Leckstrom über den Kanal des parasitären Feldtransistors abfließen. Dadurch reduziert sich die Effizienz der Kanalanhebung zur Verhinderung der Programmierung eines EEPROM-Zellentransistors, so dass der EEPROM-Zellentransistor, dessen Programmierung unterbleiben soll, "weich" programmiert wird. Dementsprechend wird die Schwellenspannung des EEPROM-Zellentransistors, wie in 3 illustriert, zu einem höheren Bereich als die Soll-Schwellenspannungsverteilung verschoben, d.h. es wird die Programmierstörung verursacht.
Wenn die Spannung auf den jeweiligen Bitleitungen BL1 bis Blj in einem anfänglichen Stadium der Erholperiode entladen wird, wird die Substratspannung V_B aufgrund der oben beschriebenen kapazitiven Kopplung schlagartig um eine Spannung V_down1 verringert. Wie in 4 veranschaulicht, scheint die Schwellenspannung eines zu programmierenden EEPROM-Zellentransistors aufgrund des Volumeneffektes erhöht zu werden, da diese Substratspannung V_B in einem anfänglichen Stadium der Verifizierungsperiode auf einer Spannung V_down2 niedriger als die Massespannung VSS liegt. Wenngleich er nicht ausreichend programmiert wurde, wird der Zustand des zu programmierenden EEPROM-Zellentransistors in der Verifizierungsperiode als ein Ausschaltzustand beurteilt. Dementsprechend wird die Schwellenspannung des zu programmierenden EEPROM-Zellentransistors, wie in 3 veranschaulicht, zu einem niedrigeren Bereich als die Soll-Schwellenspannungsverteilung verschoben, d.h. es wird die Unterprogrammierung verursacht.
Der Erfindung liegt als technisches Problem die Bereitstellung eines nicht-flüchtigen Halbleiterspeicherbauelementes und eines Programmierverfahrens für selbiges zugrunde, mit denen sich eine Unterprogrammierung und eine Programmierstörung der oben erläuterten Art verhindern lassen.
Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1 sowie eines Programmierverfahrens für ein nichtflüchtiges Halbleiterspeicherbauelement mit den Merkmalen des Anspruchs 7. Das erfindungsgemäße Bauelement beinhaltet eine Steuereinheit zur Steuerung der Blockauswahlsteuerschaltkreise derart, dass die Zeilen jedes Speicherblocks während einer Bitleitungs-Einstellperiode und optional auch während einer Erholperiode des Programmierzyklus mit den zugehörigen Treiberleitungen gekoppelt werden, um die Speicherblockzeilen in der Bitleitungs-Einstellperiode und gegebenenfalls der Erholperiode des Programmzyklus jeweils auf eine vorgegebene Spannung zu setzen. Beim erfindungsgemäßen Programmierverfahren werden beim Laden der Bitleitungen mit zu programmierenden Daten sowie beim Entladen von Spannungen auf den Bitleitungen in einem Lade- bzw. Entladeschritt die Wortleitungen jedes Speicherblocks an die jeweils zugehörige Treiberleitung angekoppelt, um auf eine vorgegebene Spannung gesetzt zu werden.
Auf diese Weise können die Wortleitungen einen Abschirmeffekt für die nicht ausgewählten Speicherblöcke derart ausüben, dass im Ergebnis die Gesamtkapazität reduziert und die Substratkapazität erhöht wird. Dadurch wird vermieden, dass die Schwellenspannung des parasitären Feldtransistors unter die Wortleitungsspannung absinkt, so dass die Programmierstörung verhindert wird. Außerdem wird die Spannungsverringerung durch die Kopplung zwischen der Bitleitung und dem Substrat so weit reduziert, dass eine Unterprogrammierung vermieden werden kann.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben beschriebene, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Blockschaltbild eines herkömmlichen Flash-Speicherbauelementes vom NAND-Typ,
2 ein Zeitsteuerungsdiagramm zur Erläuterung eines Programmiervorgangs des herkömmlichen Speicherbauelementes von 1,
3 ein Diagramm zur Veranschaulichung einer Schwellenspannungsverteilung für aktivierte und deaktivierte Speicherzellen,
4 ein Diagramm zur Veranschaulichung der Änderung einer Substratspannung in einem Programmierzyklus,
5 eine Querschnittsansicht entlang einer Bitleitungsrichtung von 1,
6 eine Querschnittsansicht entlang einer Wortleitungsrichtung von 1,
7 ein Blockschaltbild eines erfindungsgemäßen Flash-Speicherbauelementes vom NAND-Typ und
8 ein Zeitsteuerungsdiagramm zur Erläuterung eines erfindungsgemäßen Programmiervorgangs.
Nachfolgend werden vorteilhafte Ausführungsbeispiele der Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen näher erläutert.
7 zeigt ein Blockschaltbild eines erfindungsgemäßen Flash-Speicherbauelementes vom NAND-Typ, wobei Komponenten, die denjenigen von 1 funktionell entsprechen, mit denselben Bezugszeichen versehen sind und zu deren Beschreibung auf diejenige von 1 verwiesen werden kann.
Das Flash-Speicherbauelement vom NAND-Typ gemäß 7 unterscheidet sich von demjenigen in 1 hauptsächlich durch einen hinzugefügten Schaltkreis 100 zur Steuerung der Blockauswahlsignalgeneratoren 22 der Blockauswahlsteuerschaltkreise 20_1 bis 20_i. Der Schaltkreis 100 zur Steuerung der Signalgeneratoren 22, nachfolgend als eine Steuereinheit bezeichnet, generiert ein Steuersignal CTL zur gleichzeitigen Aktivierung aller Blockauswahlsignalgeneratoren 22 während der Bitleitungs-Einstellperiode und der Erholperiode. Dies aktiviert simultan die Blockauswahlsignale BSEL1 bis BSELi, so dass die erste Reihenauswahlleitung SSL1, die Wortleitungen WL1 bis WL16 sowie die zweite Reihenauswahlleitung SSL2 in den diversen Speicherblöcken BLK1 bis BLKi über die zugehörigen Auswahltransistoren BT1 bis BT18 elektrisch an die zugehörigen Treiberleitungen SS1, CG1 bis CG16 und SS2 angekoppelt werden. Während der Bitleitungs-Einstellperiode und der Erholperiode wird die Treiberleitung SS1 auf die Versorgungsspannung VCC gesetzt, die Treiberleitungen CG1 bis CG16 und SS2 werden hingegen jeweils auf die Massespannung VSS gesetzt. Daher werden während der Bitleitungs-Einstellperiode und der Erholperiode alle Wortleitungen WL1 bis WL16 in den nicht ausgewählten Speicherblöcken auf die Massespannung VSS gesetzt und bleiben daher nicht in einem Potentialschwebezustand.
8 zeigt ein Zeitsteuerungsdiagramm zur Veranschaulichung eines erfindungsgemäßen Programmiervorgangs, der nachstehend näher beschrieben wird.
Wie oben gesagt, ist ein Programmierzyklus in eine Bitleitungs-Einstellperiode, eine Programmierperiode, eine Erhol- oder Entladeperiode und eine Verifizierungsperiode unterteilt. Vor der Bitleitungs-Einstellperiode werden zuerst alle Zwischenspeicher des Seitenpufferschaltkreises 10 seriell mit Programmierdaten geladen, und zwar "0" für zu programmierende Zellen und "1" für Zellen, deren Programmierung unterbleiben soll.
Wie in 8 veranschaulicht, geht das Steuersignal CTL der Steuereinheit 100 in der Bitleitungs-Einstellperiode von einem niedrigen auf einen hohen Logikpegel über. Dies führt zur Aktivierung der zu den Speicherblöcken BLK1 bis BLKi gehörigen jeweiligen Blockauswahlsignale BSEL1 bis BSELi auf hohen Pegel, so dass die Auswahltransistoren BT1 bis BT18 des jeweiligen Blockauswahlsteuerschaltkreises 20_1 bis 20_i gleichzeitig leitend geschaltet werden. Dadurch wird die erste Reihenauswahlleitung SSL1 des jeweiligen Speicherblocks BLK1 bis BLKi an die zugehörige Treiberleitung SS1 angekoppelt, um von dem Treiberschaltkreis 30 auf die Versorgungsspannung VCC geladen zu werden, während die zweite Reihenauswahlleitung SSL2 mit der zugehörigen Treiberleitung SS2 gekoppelt wird, um vom Treiberschaltkreis 30 auf die Massespannung VSS gebracht zu werden, und die Wortleitungen WL1 bis WL16 des jeweiligen Speicherblocks werden an die jeweils zugehörige Treiberleitung CG1 bis CG16 angekoppelt, um auf die Massespannung VSS gebracht zu werden. Unter den oben angegebenen Bedingungen werden die Bitleitungen BL1 bis BLj in der Bitleitungs-Einstellperiode in Abhängigkeit von den solchermaßen in den Seitenpufferschaltkreis 10 geladenen Programmierdaten mit einer Versorgungsspannung VCC oder einer Massespannung VSS beaufschlagt.
Vor Eintritt in die Programmierperiode wechselt, wie in 8 illustriert, das Steuersignal CTL von einem hohen Logikpegel VCC auf einen niedrigen Logikpegel VSS. Danach wird eine ausgewählte Wortleitung eines ausgewählten Speicherblocks von dem Treiberschaltkreis 30 auf die Programmierspannung V_pgm gesetzt, während nicht ausgewählte Wortleitungen desselben vom Treiberschaltkreis 30 jeweils auf die Passierspannung V_pass gesetzt werden. Andererseits werden alle Wortleitungen WL1 bis WL16 der nicht ausgewählten Speicherblöcke in einen Potentialschwebezustand gesetzt, da die zu den nicht ausgewählten Speicherblöcken gehörigen Auswahltransistoren BT1 bis BT18 in Abhängigkeit von dem Übergang des Steuersignals CTL von hohem auf niedrigen Pegel sperrend geschaltet werden. In der Programmierperiode werden die mit der ausgewählten Wortleitung gekoppelten EEPROM-Zellentransistoren in derselben Weise wie beim herkömmlichen Flash-Speicherbauelement vom NAND-Typ programmiert oder nicht programmiert.
Bevor dann der Schritt zur Feststellung, ob ein zu programmierender EEPROM-Zellentransistor eine benötigte Soll-Schwellenspannung aufweist, ausgeführt wird, werden die Spannungen auf den Wortleitungen WL1 bis WL16 des ausgewählten Speicherblocks und auf den Bitleitungen BL1 bis BLj während der Erholperiode bis auf den Massespannungspegel VSS entladen.
In gleicher Weise wie bei der Bitleitungs-Einstellperiode wechselt zu Beginn der Erholperiode das Steuersignal CTL von einem niedrigen Logikpegel auf einen hohen Logikpegel, so dass die zu den jeweiligen Speicherblöcken BLK1 bis BLKi gehörigen Blockauswahlsignale BSEL1 bis BSELi auf hohen Pegel aktiviert werden. Dies bewirkt, dass die Auswahltransistoren BT1 bis BT18 der Blockauswahlsteuerschaltkreise 20_1 bis 20_i leitend geschaltet werden. Dadurch wird die erste Reihenauswahlleitung SSL1 des jeweiligen Speicherblocks BLK1 bis BLKi an die zugehörige Treiberleitung SS1 angekoppelt, um mit der Versorgungsspannung VCC beaufschlagt zu werden, während die zweite Reihenauswahlleitung SSL2 desselben an die zugehörige Treiberleitung SS2 angekoppelt wird, um mit der Massespannung beaufschlagt zu werden, und die Wortleitungen WL1 bis WL16 des jeweiligen Speicherblocks werden an die zugehörigen Treiberleitungen CG1 bis CG16 angekoppelt, um mit der Massespannung VSS beaufschlagt zu werden.
Vor Eintritt in die Verifizierungsperiode geht dann, wie in 8 illustriert, im weiteren Verlauf das Steuersignal CTL von einem hohen Logikpegel VCC auf einen niedrigen Logikpegel VSS über. Daraufhin wird die ausgewählte Wortleitung des ausgewählten Speicherblocks vom Treiberschaltkreis 30 auf eine Verifizierungsspannung V_verify von z.B. 0,7V gesetzt, und nicht ausgewählte Wortleitungen desselben werden vom Treiberschaltkreis 30 jeweils auf die Lesespannung V_read von z.B. 4,5V gesetzt. Andererseits werden alle Wortleitungen WL1 bis WL16 von nicht ausgewählten Speicherblöcken auf einen Potentialschwebezustand gesetzt, da die zu den nicht ausgewählten Speicherblöcken gehörigen Auswahltransistoren BT1 bis BT18 in Abhängigkeit vom Übergang des Steuersignals CTL von hohem auf niedrigen Pegel sperrend geschaltet werden. In der Verifizierungsperiode wird in derselben Weise wie beim herkömmlichen Flash-Speicherbauelement vom NAND-Typ festgestellt, ob der EEPROM-Zellentransistor die benötigte Soll-Schwellenspannung erreicht. Der oben beschriebene Programmierzyklus wird dann wiederholt, bis alle Seitenpuffer-Zwischenspeicher in der Verifizierungsperiode auf die Versorgungsspannung gesetzt sind.
In diesem Ausführungsbeispiel wird die Programmierspannung V_pgm während der wiederholten Programmierzyklen gemäß dem ISPP-Schema sequentiell von 15,5V auf 20V erhöht. Außerdem ist es dem Fachmann klar, dass während der Bitleitungs-Einstellperiode und der Erholperiode die Wortleitungen WL1 bis WL16 der Speicherblöcke BLK1 bis BLKi mit der Versorgungsspannung VCC oder einer zwischenliegenden Spannung statt mit der Massespannung VSS beaufschlagt werden können.
Gemäß dem oben beschriebenen erfindungsgemäßen Flash-Speicherbauelement vom NAND-Typ wird dadurch, dass in der Bitleitungs-Einstellperiode und der Erholperiode die Leitungen SSL2 sowie WL1 bis WL16 der nicht ausgewählten Speicherblöcke auf die Massespannung VSS und die Leitung SSL1 derselben auf die Versorgungsspannung VCC gesetzt werden, die Kapazität C_A2 durch einen Abschirmeffekt der Wortleitungen WL1 bis WL16 der nicht ausgewählten Speicherblöcke perfekt eliminiert, und die Kapazität C_A3 wird ebenfalls ausreichend bis auf ein vernachlässigbares Maß aufgrund des Abschirmeffektes der Wortleitungen WL1 bis WL16 reduziert. Des weiteren wird die Substratkapazität C_B erhöht, da die Kapazität C_A22 zur Substratkapazität C_B hinzuaddiert wird.
Da somit die Gesamtkapazität C_A reduziert und die Substratkapazität C_B erhöht wird, wird die durch die kapazitive Kopplung zwischen der Bitleitung und dem Substrat erhöhte Spannung V_up1 bis auf eine in 4 dargestellte Spannung V_up3 verringert. Daher kann verhindert werden, dass die Schwellenspannung V_TF des parasitären Feldtransistors, wie in 6 illustriert, unter die Wortleitungsspannung abfällt, so dass die Programmierstörung vermieden wird. In gleicher Weise wird die durch die Kopplung zwischen der Bitleitung und dem Substrat verringerte Spannung V_down1 bis auf eine in 4 wiedergegebene Spannung V_down3 betragsmäßig reduziert. Dadurch wird verhindert, dass die Schwellenspannung eines zu programmierenden EEPROM-Zellentransistors nicht in ausreichendem Maß eine Soll-Schwellenspannung erreicht, so dass die Unterprogrammierung verhindert wird.
Es versteht sich, dass für den Fachmann neben den obigen Ausführungsbeispielen weitere Realisierungen der Erfindung möglich sind. So kann bei Bedarf vorgesehen sein, die Zeilen jedes Speicherblocks nur während der Bitleitungs-Einstellperiode des Programmierzyklus in der geschilderten Weise durch die Wirkung der Steuereinheit zur Steuerung der Blockauswahlsteuerschaltkreise auf eine vorgegebene Spannung zu setzen, indem sie an die zugehörigen Treiberleitungen angekoppelt werden.

Claims

Nichtflüchtiges Halbleiterspeicherbauelement mit – einer Mehrzahl von Speicherblöcken (BLK1, ..., BLKi), von denen jeder eine Mehrzahl von matrixförmig in Zeilen und Spalten angeordneten Speicherzellen beinhaltet, – einer Mehrzahl von Blockauswahlsteuerschaltkreisen (20_1, ..., 20_i), von denen jeder einem zugehörigen Speicherblock zugeordnet ist und die Zeilen des zugehörigen Speicherblocks während eines Programmierzyklus an zugehörige Treiberleitungen (SS1, CG1 bis CG16, SS2) ankoppelt, gekennzeichnet durch – eine Steuereinheit (100) zur Steuerung der Blockauswahlsteuerschaltkreise (20_1, ..., 20-i) derart, dass die Zeilen jedes Speicherblockes (BLK1, ..., BLKi) während einer Bitleitungs-Einstellperiode des Programmierzyklus an die jeweils zugehörige Treiberleitung (SS1, CG1 bis CG16, SS2) angekoppelt wird, wobei die Zeilen jedes Speicherblocks in der Bitleitungs-Einstellperiode des Programmierzyklus auf eine vorgegebene Spannung gesetzt werden.
Speicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass jeder Blockauswahlsteuerschaltkreis (20_1, ..., 20_i) folgende Elemente enthält: – einen Blockauswahlsignalgenerator (22), der während des Programmierzyklus ein Blockauswahlsignal zum Auswählen eines zugehörigen Speicherblockes erzeugt, und – einen Schaltelementteil (BT1, ..., BT18), der die Zeilen des zugehörigen Speicherblockes in Abhängigkeit von dem Blockauswahlsignal mit den zugehörigen Treiberleitungen verbindet.
Speicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Steuereinheit (100) die Zeilen jedes Speicherblocks während einer Erholperiode des Program mierzyklus mit der jeweils zugehörigen Treiberleitung verbindet, um sie auf die vorgegebene Spannung zu setzen.
Speicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Steuereinheit (100) die Blockauswahlsignalgeneratoren (22) nicht ausgewählter Speicherblöcke während einer Programmier- und einer Verifizierungsperiode des Programmierzyklus deaktiviert, so dass sich die Zeilen der nicht ausgewählten Speicherblöcke in einem Potentialschwebezustand befinden.
Speicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass es ein Flash-Speicherbauelement vom NAND-Typ ist.
Speicherbauelement nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die vorgegebene Spannung eine Massespannung (VSS), eine Versorgungsspannung (VCC) oder eine zwischen der Massespannung und der Versorgungsspannung liegende Spannung ist.
Programmierverfahren für ein nichtflüchtiges Halbleiterspeicherbauelement mit einer Mehrzahl von Bitleitungen (BL1, ..., BLj), einer Mehrzahl von Speicherblöcken (BLK1, ..., BLKi), die jeweils mehrere Wortleitungen (WL1, ..., WL16) und mehrere, matrixförmig zu den Bitleitungen und den Wortleitungen angeordnete Speicherzellen umfassen, und einer Mehrzahl von jeweils einem der Speicherblöcke zugeordneten Blockauswahlsteuerschaltkreisen (20_1, ..., 20_i), welche die Wortleitungen eines zugehörigen Speicherblocks während eines Programmierzyklus an zugehörige Treiberleitungen (SS1, CG1 bis CG16, SS2) ankoppeln, bei dem – die Bitleitungen jeweils mit zu programmierenden Daten geladen werden und – die Daten in einen ausgewählten Speicherblock einprogrammiert werden, dadurch gekennzeichnet, dass – Spannungen auf den Bitleitungen (BL1, ..., BLj) entladen werden und die Wortleitungen (WL1, ..., WL16) jedes Speicherblocks (BLK1, ..., BLKi) im Ladeschritt und im Entladeschritt an die jeweils zugehörige Treiberleitung (SS1, CG1 bis CG 16, SS2) angekoppelt werden, um auf eine vorgegebene Spannung gesetzt zu werden.
Programmierverfahren nach Anspruch 7, weiter gekennzeichnet durch den Schritt des V erifizierens, ob die Daten korrekt in den ausgewählten Speicherblock einprogrammiert wurden.
Programmierverfahren nach Anspruch 7 oder 8, weiter dadurch gekennzeichnet, dass es für ein Flash-Speicherbauelement vom NAND-Typ verwendet wird.
Programmierverfahren nach einem der Ansprüche 7 bis 9, weiter dadurch gekennzeichnet, dass als vorgegebene Spannung eine Massespannung (VSS), eine Versorgungsspannung (VCC) oder eine zwischen der Massespannung und der Versorgungsspannung liegende Spannung gewählt wird.