KR100634455B1

KR100634455B1 - 프로그램 시간을 줄일 수 있는 플래시 메모리 장치

Info

Publication number: KR100634455B1
Application number: KR1020050050470A
Authority: KR
Inventors: 박민건; 이진욱; 황상원
Original assignee: 삼성전자주식회사
Priority date: 2005-06-13
Filing date: 2005-06-13
Publication date: 2006-10-16
Also published as: US20100067303A1; US20060279994A1; US7974128B2; US7636265B2; JP2006351166A; JP5041729B2; DE102006023065A1; DE102006023065B4

Abstract

여기에 제공되는 플래시 메모리 장치는 매 프로그램 루프의 프로그램 구간시 워드 라인으로의 프로그램 전압 공급을 알리는 제 1 플래그 신호를 발생하는 제어 로직과; 상기 워드 라인으로 공급될 프로그램 전압을 발생하되, 상기 프로그램 구간시 상기 프로그램 전압이 목표 전압으로 회복되었음을 알리는 제 2 플래그 신호를 발생하는 고전압 발생 회로와; 그리고 상기 제 1 및 제 2 플래그 신호들에 응답하여 프로그램 실행 종료 신호를 발생하는 신호 발생 회로를 포함하며, 상기 프로그램 실행 종료 신호가 생성될 때, 상기 제어 로직은 상기 프로그램 구간이 종료되도록 상기 제 1 플래그 신호를 비활성화시킨다.

Description

프로그램 시간을 줄일 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF REDUCING PROGRAM TIME}

도 1은 일반적인 메모리 셀 어레이 구조를 보여주는 회로도;

도 2는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도;

도 3은 본 발명의 예시적인 실시예에 따른 도 2에 도시된 고전압 발생 회로를 보여주는 블록도;

도 4는 본 발명의 예시적인 실시예에 따른 도 2에 도시된 프로그램 실행 종료 신호 발생 회로를 보여주는 회로도;

도 5는 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도; 그리고

도 6은 본 발명의 변형예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 플래시 메모리 장치 110 : 메모리 셀 어레이

120 : 행 선택 회로 130 : 페이지 버퍼 회로

140 : 열 선택 회로 150 : 패스/페일 점검 회로

160 : 제어 로직 170 : 고전압 발생 회로

180, 180' : 프로그램 실행 종료 신호 발생 회로

본 발명은 메모리 장치들에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일예가 NAND형 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예를 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.

NAND형 플래시 메모리 장치와 같은 불 휘발성 반도체 메모리 장치는 전기적으로 소거 및 프로그램 가능한 롬 셀들 (Electrically Erasable and Programmable Read-Only Memory cells)을 포함하며, "플래시 EEPROM 셀들"이라 불린다. 통상적으로, 플래시 EEPROM 셀은 셀 트랜지스터를 포함하며, 셀 트랜지스터는 제 1 도전형(예를 들면, P형)의 반도체 기판(또는 벌크), 서로 소정 간격 떨어진 제 2 도전형(예를 들면, N형)의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들(source and drain regions) 사이의 채널 영역 상에 위치하며 전하들을 저장하는 부유 게이트(floating gate), 그리고 부유 게이트 상에 위치한 제어 게이트(control gate)를 포함한다. 상술한 구조를 갖는 플래시 EEPROM 셀들(이하, 메모리 셀이라 칭함)을 포함한 일반적인 메모리 셀 어레이가 도 1에 도시되어 있다.

도 1을 참조하면, 메모리 셀 어레이(또는, 메모리 블록)(1)는 비트 라인들 (BL0∼BLn-1)에 각각 대응하는 복수 개의 셀 스트링들(또는 낸드 스트링이라 불림) (10)을 포함한다. 각 셀 스트링(10)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터(SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수의 메모리 셀들로 구성된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인(SSL)에 연결된 게이트를 가지며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 연결된 소오스 및 접지 선택 라인(GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터(SST)의 소오스 및 접지 선택 트랜지스터(GSL)의 드레인 사이에는 메모리 셀들이 직렬 연결되며, 메모리 셀들은 대응하는 워드 라인들(WL0∼WLm-1)에 각각 연결된다. 워드 라인들(WL0∼WLm-1), 스트링 선택 라인(SSL), 그리고 접지 선택 라인(GSL)은 행 선택 회로(미도시됨)에 의해서 구동된다.

선택된 행/워드 라인의 메모리 셀들을 프로그램하기 위해서, 먼저, 메모리 블록(또는 메모리 셀 어레이) 내의 메모리 셀들은 0V보다 낮은 문턱 전압을 갖도록 소거된다. 일단 메모리 셀들이 소거되면, 프로그램될 데이터가 낸드 플래시 메모리 장치의 페이지 버퍼 회로에 로드되고, 프로그램 동작을 위한 고전압(예를 들면, 워드 라인들에 인가될 프로그램 및 패스 전압들)이 고전압 펌프에 의해서 준비된다. 이후, 로드된 데이터는 일련의 프로그램 루프들을 통해 선택된 워드 라인의 메모리 셀들에 프로그램된다. 각 프로그램 루프는 비트 라인 셋업 구간, 프로그램 구간, 방전/리커버리 구간, 그리고 검증 구간으로 구성된다.

비트 라인 셋업 구간 동안, 비트 라인들 (BL0∼BLn-1)은 로드된 프로그램 데이터에 따라 전원 전압 또는 접지 전압으로 각각 충전된다. 예를 들면, 프로그램될 메모리 셀에 연결된 비트 라인은 접지 전압으로 충전되고, 프로그램 금지된 메모리 셀에 연결된 비트 라인은 전원 전압으로 충전된다. 프로그램 구간에서는, 선택된 워드 라인은 프로그램 전압으로 설정되고 비선택 워드 라인들 각각은 패스 전압으로 설정된다. 접지 전압의 비트 라인들에 연결된 메모리 셀들의 경우, F-N 터널링 (Fowler-Nordheim tunneling)이 일어나기에 충분한 바이어스 조건이 만족되며, 그 결과 벌크로부터 전자들이 각 메모리 셀의 플로팅 게이트에 주입된다. 반면, 잘 알려진 바와 같이, 전원 전압의 비트 라인들에 연결된 메모리 셀들은 프로그램 금지된다. 워드 라인들 및 비트 라인들 상의 전압들은 리커버리 구간 동안 방전되고, 메모리 셀들이 목표 드레솔드 전압을 갖는지의 여부가 검증 구간 동안 수행된다.

앞서 설명된 프로그램 동작은 U.S. Patent No. 6,353,555에 "FLASH MEMORY DEVICE CAPABLE OF MINIMIZING A SUBSTRATE VOLTAGE BOUNCING AND A PROGRAM METHOD THEREOF"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다. 그리고, 프로그램 금지 기술은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 각각 개시되어 있고, 이 출원의 레퍼런스로 포함된다.

앞서 설명에 따르면, 프로그램 구간에서 선택된 워드 라인에는 프로그램 전압으로서 고전압이 인가된다. 선택된 워드 라인으로의 프로그램 전압 인가는 정해진 시간 동안 행해지며, 이 시간(이하, "프로그램 실행 시간"이라 칭함)은 프로그램 루프 시간의 많은 부분을 차지한다. 일반적으로, 프로그램 전압이 인가되는 시간은 다음과 같은 사항들을 고려하여 결정된다.

1) RC 지연 시간

선택된 워드 라인에 있어서, 각 메모리 셀의 제어 게이트 전압이 프로그램 전압으로 설정되는 데 필요한 시간은 행 디코더 회로로부터의 이격 거리에 따라 상이하다. 즉, 행 디코더 회로에 가깝게 위치한 셀(도 1에서 "A"로 표기됨)의 제어 게이트 전압이 프로그램 전압으로 설정되는 데 걸리는 시간은 행 디코더 회로에서 멀리 위치한 셀(도 1에서 "B"로 표기됨)의 제어 게이트 전압이 프로그램 전압으로 설정되는 데 걸리는 시간보다 짧다. 이는 행 디코더 회로에서 멀리 위치한 셀의 제어 게이트 로딩이 행 디코더 회로에 가깝게 위치한 셀의 제어 게이트 로딩보다 크기 때문이다. 즉, 동일한 워드 라인에 연결된 메모리 셀들(A, B) 사이에는 RC 지연 시간이 존재한다.

2) 프로그램 전압의 딥 현상

선택된 워드 라인에 프로그램 전압이 공급될 때, 워드 라인의 로딩으로 인해 프로그램 전압이 목표 전압 이하로 낮아진다. 목표 전압 이하로 낮아진 프로그램 전압은 고전압 발생 회로에 의해서 다시 목표 전압으로 회복된다. 낮아진 프로그램 전압을 목표 전압으로 회복하는 데 걸리는 시간을 이하 프로그램 전압 회복 시간이라 칭한다.

불행하게도, 상술한 프로그램 전압 회복 시간 및 RC 지연 시간은 공정 조건, 전압 조건, 주변 조건 등에 따라 변화된다. 그러한 까닭에, 그러한 시간들은 최악의 경우를 기준으로 결정된다. 즉, 프로그램 실행 시간에 마진이 추가적으로 더해진다.

고속 메모리에 대한 계속적인 요구에 부응하기 위해서는 프로그램 루프 시간(또는, 총 프로그램 시간)을 줄이는 것이 요구된다. 이를 위해서, 불필요한 마진없이 프로그램 실행 시간을 보다 효율적으로 결정하여 프로그램 시간을 최적화하는 것이 바람직하다.

본 발명의 목적은 프로그램 시간을 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 프로그램 및 패스 전압 스트레스를 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.

상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모 리 장치는 매 프로그램 루프의 프로그램 구간시 워드 라인으로의 프로그램 전압 공급을 알리는 제 1 플래그 신호를 발생하는 제어 로직과; 상기 워드 라인으로 공급될 프로그램 전압을 발생하되, 상기 프로그램 구간시 상기 프로그램 전압이 목표 전압으로 회복되었음을 알리는 제 2 플래그 신호를 발생하는 고전압 발생 회로와; 그리고 상기 제 1 및 제 2 플래그 신호들에 응답하여 프로그램 실행 종료 신호를 발생하는 신호 발생 회로를 포함하며, 상기 프로그램 실행 종료 신호가 생성될 때, 상기 제어 로직은 상기 프로그램 구간이 종료되도록 상기 제 1 플래그 신호를 비활성화시킨다.

예시적인 실시예에 있어서, 상기 제어 로직은 프로그램 명령의 입력에 응답하여 펌프 활성화 신호를 발생하고, 상기 고전압 발생 회로는 상기 펌프 활성화 신호에 응답하여 상기 프로그램 전압을 생성한다.

예시적인 실시예에 있어서, 상기 고전압 발생 회로는 상기 프로그램 전압을 분배하여 분배 전압을 출력하는 전압 분배기와; 상기 펌프 활성화 신호에 응답하여 동작하며, 상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 클록 활성화 신호를 출력하는 비교기와; 상기 클록 활성화 신호에 응답하여 클록 신호를 펌프 클록 신호로서 출력하는 클록 드라이버와; 그리고 상기 펌프 클록 신호에 응답하여 상기 프로그램 전압을 발생하는 펌프를 포함하며, 상기 클록 활성화 신호는 상기 제 2 플래그 신호로서 상기 신호 발생 회로로 전달된다.

예시적인 실시예에 있어서, 상기 신호 발생 회로는 상기 프로그램 구간 동안 상기 제 2 플래그 신호가 비활성화되고 소정 시간이 경과한 후 상기 프로그램 실행 종료 신호를 발생한다.

예시적인 실시예에 있어서, 상기 프로그램 구간 동안, 상기 제 2 플래그 신호의 활성화는 상기 프로그램 전압이 목표 전압 이하로 낮아졌음을 나타내고 상기 제 2 플래그 신호의 비활성화는 상기 프로그램 전압이 목표 전압으로 회복되었음을 나타낸다.

예시적인 실시예에 있어서, 상기 신호 발생 회로는 상기 제 2 플래그 신호의 비활성화에 응답하여 상기 프로그램 실행 종료 신호로서 제 1 종료 신호를 발생하는 제 1 종료 신호 발생기를 포함한다.

예시적인 실시예에 있어서, 상기 제 1 종료 신호 발생기는 상기 제 2 플래그 신호의 비활성화에 응답하여 카운트 동작을 수행하는 카운터를 포함하며, 상기 카운터는 카운트된 값이 제 1 기준 값에 도달할 때 상기 제 1 종료 신호를 발생한다.

예시적인 실시예에 있어서, 상기 신호 발생 회로는 상기 제 1 플래그 신호에 응답하여 상기 프로그램 실행 종료 신호로서 제 2 종료 신호를 발생하는 제 2 종료 신호 발생기를 더 포함한다.

예시적인 실시예에 있어서, 상기 제 2 종료 신호 발생기는 상기 제 1 플래그 신호의 활성화에 응답하여 카운트 동작을 수행하는 카운터를 포함하며, 상기 카운터는 카운트된 값이 제 2 기준 값에 도달할 때 상기 제 2 종료 신호를 발생한다.

예시적인 실시예에 있어서, 상기 제 1 기준 값은 상기 제 2 기준 값보다 작다.

예시적인 실시예에 있어서, 상기 신호 발생 회로는 상기 제 1 종료 신호 및 상기 제 2 종료 신호 중 어느 하나를 상기 프로그램 실행 종료 신호로서 출력하는 디코더를 더 포함한다.

본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 매 프로그램 루프의 프로그램 구간시 선택된 워드 라인으로의 프로그램 전압 공급을 알리는 제 1 플래그 신호를 발생하는 제어 로직과; 상기 선택된 워드 라인으로 공급될 프로그램 전압을 발생하되, 매 프로그램 루프의 프로그램 구간시 상기 프로그램 전압이 목표 전압으로 회복되었음을 알리는 제 1 플래그 신호를 발생하는 고전압 발생 회로와; 상기 제 1 및 제 2 플래그 신호들에 응답하여 상기 프로그램 전압이 목표 전압 이하로 낮아졌는 지의 여부를 나타내는 딥 신호를 발생하는 딥 신호 발생 회로와; 상기 제 1 및 제 2 플래그 신호들에 응답하여 상기 프로그램 전압이 목표 전압으로 회복되었는 지의 여부를 나타내는 회복 신호를 발생하는 회복 신호 발생 회로와; 상기 회복 신호에 응답하여 제 1 종료 신호를 발생하는 제 1 종료 신호 발생 회로를 포함하며, 상기 제 1 종료 신호가 생성될 때, 상기 제어 로직은 상기 프로그램 구간이 종료되도록 상기 제 1 플래그 신호를 비활성화시킨다.

예시적인 실시예에 있어서, 상기 고전압 발생 회로는 상기 프로그램 전압을 분배하여 분배 전압을 출력하는 전압 분배기와; 상기 펌프 활성화 신호에 응답하여 동작하며, 상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 클록 활성화 신 호를 출력하는 비교기와; 상기 클록 활성화 신호에 응답하여 클록 신호를 펌프 클록 신호로서 출력하는 클록 드라이버와; 그리고 상기 펌프 클록 신호에 응답하여 상기 프로그램 전압을 발생하는 펌프를 포함하며, 상기 클록 활성화 신호는 상기 제 2 플래그 신호로서 사용된다.

예시적인 실시예에 있어서, 플래시 메모리 장치는 상기 제 1 플래그 신호에 응답하여 제 2 종료 신호를 발생하는 제 2 종료 신호 발생기와; 그리고 상기 제 1 종료 신호 및 상기 제 2 종료 신호 중 어느 하나를 출력하는 디코더를 더 포함하며, 상기 제어 로직은 상기 디코더로부터 출력되는 종료 신호에 응답하여 상기 제 1 플래그 신호를 비활성화시킨다.

본 발명의 또 다른 특징에 따르면, 플래시 메모리 장치는 매 프로그램 루프의 프로그램 구간시 워드 라인으로의 프로그램 전압 공급을 알리는 플래그 신호를 발생하는 제어 로직과; 선택된 워드 라인으로 공급될 프로그램 전압을 발생하는 고전압 발생 회로와; 상기 선택된 워드 라인의 일단에 연결되며, 상기 플래그 신호에 응답하여 상기 선택된 워드 라인으로 상기 프로그램 전압을 공급하는 행 선택 회로 와; 그리고 상기 선택된 워드 라인의 타단에 연결되며, 상기 선택된 워드 라인의 타단의 전압이 상기 프로그램 전압에 도달하였는 지의 여부를 검출하여 프로그램 실행 종료 신호를 발생하는 검출 회로를 포함하며, 상기 프로그램 실행 종료 신호가 생성될 때, 상기 제어 로직은 상기 프로그램 구간이 종료되도록 상기 플래그 신호를 비활성화시킨다.

본 발명의 또 다른 특징에 따르면, 플래시 메모리 장치의 프로그램 방법은 프로그램 명령의 입력시 프로그램 전압을 준비하는 단계와; 매 프로그램 루프의 프로그램 구간시 상기 프로그램 전압을 선택된 워드 라인으로 공급하는 단계와; 그리고 상기 프로그램 전압이 목표 전압으로 회복되었는 지의 여부에 따라 상기 프로그램 구간을 종료하는 단계를 포함한다. 상기 프로그램 구간은 상기 프로그램 전압이 목표 전압으로 회복되고 제 1 지연 시간이 경과한 후 종료된다.

예시적인 실시예에 있어서, 프로그램 방법은 선택된 워드 라인으로의 프로그램 전압 공급을 알리는 플래그 신호가 활성화되고 제 2 지연 시간이 경과한 후 상기 프로그램 구간을 종료시키는 단계를 더 포함한다.

예시적인 실시예에 있어서, 상기 제 1 지연 시간은 상기 선택된 워드 라인의 메모리 셀들의 제어 게이트들이 상기 목표 전압을 갖는 상기 프로그램 전압으로 설정되는 데 필요한 시간이다.

예시적인 실시예에 있어서, 상기 프로그램 구간은 상기 프로그램 전압이 목표 전압으로 회복되고 제 1 지연 시간이 경과한 후 종료되지 않을 때 상기 제 2 지연 시간 후에 종료된다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 불 휘발성 메모리 장치로서 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 2는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.

도 2를 참조하면, 본 발명의 플래시 메모리 장치(100)는 메모리 셀 어레이(110)를 포함하며, 메모리 셀 어레이(110)는 적어도 하나 또는 그 보다 많은 메모리 블록들로 구성된다. 각 메모리 블록은 도 1에 도시된 것과 동일하게 구성된다. 행 선택 회로(120)는 메모리 셀 어레이(110)의 워드 라인들 중 하나를 선택한다. 프로그램 동작시, 행 선택 회로(120)는 선택된 워드 라인으로 프로그램 전압(Vpgm)을 그리고 비선택된 워드 라인들로 패스 전압(Vpass)을 공급한다. 페이지 버퍼 회 로(130)는, 프로그램 동작시, 열 선택 회로(140)를 통해 제공되는 외부 데이터를 임시 저장하고, 저장된 데이터에 따라 비트 라인들을 특정 전압(예를 들면, 전원 전압 또는 접지 전압)으로 설정한다. 페이지 버퍼 회로(130)는, 또한, 읽기 동작/읽기 검증 동작시 선택된 워드 라인의 메모리 셀들에 저장된 데이터를 감지한다. 읽기 동작시, 페이지 버퍼 회로(130)에 의해서 감지된 데이터는 열 선택 회로(140)를 통해 외부로 출력된다. 읽기 검증 동작시, 페이지 버퍼 회로(130)에 의해서 감지된 데이터는 패스/페일 점검 회로(150)로 전달된다. 패스/페일 점검 회로(150)는 열 선택 회로(140)를 통해 전달된 데이터 값들이 패스 데이터 값인 지의 여부를 판별한다.

계속해서 도 2를 참조하면, 제어 로직(160)은 플래시 메모리 장치(100)의 전반적인 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(160)은 비트 라인 셋업 구간, 프로그램 구간, 방전 구간, 그리고 검증 구간으로 이루어진 각 프로그램 루프를 제어하도록 구성된다. 제어 로직(160)은 프로그램 동작시 외부로부터의 프로그램 명령이 입력되면 펌프 활성화 신호(PUMP_EN)를 발생한다. 제어 로직(160)은 프로그램 루프의 프로그램 구간시 선택된 워드 라인으로의 프로그램 전압 공급을 알리는 제어 신호(VPGM_EN)를 발생한다. 제어 로직(160)은 프로그램 루프의 프로그램 구간시 선택된 워드 라인으로의 패스 전압 공급을 알리는 플래그 신호로서 제어 신호(VPASS_EN)를 발생한다.

고전압 발생 회로(170)는 펌프 활성화 신호(PUMP_EN)에 응답하여 펌핑 동작을 통해 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성한다. 일단 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 목표 전압에 도달하면, 고전압 발생 회로(170)의 펌핑 동작은 중지된다. 이때, 고전압 발생 회로(170)는 활성화 상태로 유지된다. 만약 매 프로그램 루프의 프로그램 구간에서 프로그램 전압(Vpgm)이 목표 전압 이하로 낮아지면, 고전압 발생 회로(170)는 프로그램 전압(Vpgm)이 다시 목표 전압으로 회복되도록 펌핑 동작을 수행한다. 프로그램 전압(Vpgm)이 다시 목표 전압으로 회복되면, 고전압 발생 회로(170)는 프로그램 전압(Vpgm)이 목표 전압으로 회복되었음을 알리는 플래그 신호로서 프로그램 전압 회복 정보(CLK_EN)를 출력한다. 매 프로그램 루프에서, 프로그램 실행 종료 신호 발생 회로(180)는 고전압 발생 회로(170)로부터의 프로그램 전압 회복 정보(CLK_EN)에 응답하여 프로그램 실행 종료 신호(PGM_EXE_END)를 발생한다. 프로그램 실행 종료 신호(PGM_EXE_END)가 생성될 때, 제어 로직(160)은 프로그램 구간을 종료하고 방전 및 읽기 검증 동작들을 수행한다.

이상의 설명에서 알 수 있듯이, 매 프로그램 루프의 프로그램 구간에 대응하는 프로그램 실행 시간은 앞서 언급된 조건들(프로그램 전압 회복 시간, RC 지연 시간, 마진 등)을 고려하여 정해진 시간으로 고정되는 것이 아니라 프로그램 전압 회복 정보에 따라 자동적으로 그리고 효율적으로 결정된다. 따라서, 최악의 경우를기준으로 결정된 프로그램 전압 회복 시간 및 RC 지연 시간을 자동적으로 결정하고 불필요한 마진을 제거함으로써 프로그램 시간(또는 프로그램 구간)을 줄이는 것이 가능하다. 또한, 프로그램 구간에 대응하는 프로그램 시간(또는 프로그램 구간)이 감소됨에 따라 메모리 셀들에 가해지는 프로그램 전압 및 패스 전압 스트레스를 줄 이는 것이 가능하다.

도 3은 본 발명의 예시적인 실시예에 따른 도 2에 도시된 고전압 발생 회로(170)를 개략적으로 보여주는 블록도이다.

도 3을 참조하면, 고전압 발생 회로(170)는 펌프(172), 전압 분배기(174), 비교기(176), 그리고 클록 드라이버(178)를 포함한다. 펌프(172)는 펌프 클록 신호(PUMP_CLK)에 응답하여 고전압인 프로그램 전압(Vpgm)을 발생한다. 전압 분배기(174)는 프로그램 전압(Vpgm)을 분배하여 분배 전압(Vdiv)을 발생한다. 비교기(176)는 펌프 활성화 신호(PUMP_EN)에 응답하여 동작하며, 분배 전압(Vdiv)과 기준 전압을 비교한다. 비교기(176)는 분배 전압(Vdiv)이 기준 전압보다 낮을 때(또는, 프로그램 전압(Vpgm)이 목표 전압보다 낮을 때) 클록 활성화 신호(CLK_EN)를 활성화시킨다. 비교기(176)는 분배 전압(Vdiv)이 기준 전압과 같거나 그 보다 높을 때(또는, 프로그램 전압(Vpgm)이 목표 전압에 도달할 때) 클록 활성화 신호(CLK_EN)를 비활성화시킨다. 클록 드라이버(178)는 클록 활성화 신호(CLK_EN)에 응답하여 펌프 클록 신호(PUMP_CLK)로서 클록 신호(CLK)를 선택적으로 출력한다. 예를 들면, 클록 활성화 신호(CLK_EN)가 활성화되는 경우, 클록 드라이버(178)는 펌프 클록 신호(PUMP_CLK)로서 클록 신호(CLK)를 출력한다. 이때, 펌프(172)는 펌프 클록 신호(PUMP_CLK)에 응답하여 펌핑 동작을 수행한다. 클록 활성화 신호(CLK_EN)가 비활성화되는 경우, 클록 드라이버(178)는 클록 신호(CLK)의 출력을 차단한다. 이때, 펌프(172)의 펌핑 동작은 수행되지 않는다.

일단 펌프 활성화 신호(PUMP_EN)가 활성화되면, 고전압 발생 회로(170)는 목 표 전압을 갖도록 프로그램 전압(Vpgm)을 발생한다. 펌프 활성화 신호(PUMP_EN)는 프로그램 동작 모드의 시작시 활성화되고 프로그램 동작 모드의 종료시 비활성화된다. 프로그램 전압(Vpgm)이 목표 전압에 도달하면, 클록 활성화 신호(CLK_EN)는 비교기(176)의 비교 결과에 따라 비활성화된다. 매 프로그램 루프의 프로그램 구간에서 선택된 워드 라인을 프로그램 전압(Vpgm)으로 구동할 때, 프로그램 전압(Vpgm)은 목표 전압 이하로 낮아진다. 즉, 프로그램 전압(Vpgm)의 딥 현상이 발생한다. 프로그램 전압(Vpgm)의 딥으로 인해 클록 활성화 신호(CLK_EN)는 다시 활성화된다. 이는 펌프(172)의 펌핑 동작을 통해 프로그램 전압(Vpgm)이 다시 목표 전압으로 회복되게 한다. 일단 프로그램 전압(Vpgm)이 목표 전압으로 회복되면, 클록 활성화 신호(CLK_EN)는 다시 비활성화된다. 다시 말해서, 클록 활성화 신호(CLK_EN)의 활성화-비활성화 과정은 매 프로그램 루프의 프로그램 구간에서 적어도 한번 일어난다. 특히, 클록 활성화 신호(CLK_EN)의 비활성화는 프로그램 전압(Vpgm)이 목표 전압으로 회복될 때 일어난다. 도 3에 도시된 바와 같이, 클록 활성화 신호(CLK_EN)는 프로그램 전압 회복 정보로서 프로그램 실행 종료 신호 발생 회로(180)에 인가된다.

도 4는 본 발명의 예시적인 실시예에 따른 도 2에 도시된 프로그램 실행 종료 신호 발생 회로(180)를 보여주는 회로도이다.

도 4를 참조하면, 프로그램 실행 종료 신호 발생 회로(180)는 딥 신호 발생기(182), 회복 신호 발생기(184), 제 1 종료 신호 발생기(186), 제 2 종료 신호 발생기(188), 그리고 디코더(190)를 포함한다. 딥 신호 발생기(182)는 선택된 워드 라인으로의 프로그램 전압 공급을 제어하기 위한 제어 신호(VPGM_EN) 및 프로그램 전압 회복 신호로서 클록 활성화 신호(CLK_EN)에 응답하여 딥 신호(VPGM_DIP)를 발생한다. 딥 신호 발생기(182)는 NAND 게이트(201), NOR 게이트(203), 인버터들(202, 204), 그리고 D 플립-플롭(205)으로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 회복 신호 발생기(184)는 제어 신호(VPGM_EN), 프로그램 전압 회복 신호(CLK_EN) 그리고 딥 신호(VPGM_DIP)에 응답하여 회복 신호(VPGM_REC)를 발생한다. 회복 신호 발생기(184)는 NAND 게이트들(207, 209), NOR 게이트(211), 인버터들(206, 208, 210, 212), 그리고 D 플립-플롭(213)으로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 제 1 종료 신호 발생기(186)는 회복 신호(VPGM_REC)에 응답하여 제 1 종료 신호(END1)를 발생하고, 바람직하게 카운터로 구성된다. 제 2 종료 신호 발생기(188)는 제어 신호(VPGM_EN)에 응답하여 제 2 종료 신호(END2)를 발생하며, 바람직하게 카운터로 구성된다. 디코더(190)는 제 1 및 제 2 종료 신호들(END1, END2) 중 어느 하나라도 활성화될 때 프로그램 실행 종료 신호(PGM_EXE_END)를 발생하며, 도면에 도시된 바와 같이 연결된 NOR 게이트(214) 및 인버터(215)로 구성된다.

도 4에 있어서, D 플립-플롭들(205, 213) 각각은 파워-업시 그리고 매 프로그램 루프의 종료시 초기화되며, 그 결과 D 플립-플롭들(205, 213)의 출력들은 로우 레벨로 설정된다. D 플립-플롭들(205, 213)은 클록 신호(LCLK, 도 5 참조)에 동기되어 동작한다.

앞서 설명된 바와 같이, 프로그램 전압(Vpgm)이 목표 전압에 도달하면, 클록 활성화 신호(CLK_EN)는 로우로 비활성화된다. 메모리 장치가 프로그램 루프에 진입하기 이전에는 제어 신호(VPGM_EN)는 로우로 비활성화된다. 제어신호(VPGM_EN)는 선택된 워드 라인으로 프로그램 전압(Vpgm)이 공급될 때 하이로 활성화된다. 이러한 조건에 따르면, D 플립-플롭들(205, 213)의 출력들(VPGM_DIP, VPGM_REC)은 초기화된 상태로 유지된다.

제어 신호(VPGM_EN)가 하이로 활성화될 때, 제 2 종료 신호 발생기(188)는 카운트 동작을 수행한다. 이 실시예에 있어서, 제 2 종료 신호 발생기(188)는 제어 신호(VPGM_EN)가 활성화되고 소정 시간(예를 들면, 14㎲) 후에 제 2 종료 신호(END2)를 발생한다. 제어 신호(VPGM_EN)가 하이로 활성화되어 NAND 게이트(208)의 일 입력이 하이로 천이하더라도, 회복 신호(VPGM_REC)는 초기화 상태인 로우 레벨로 유지된다. 이는 D 플립-플롭(205)의 출력 즉, 딥 신호(VPGM_DIP)가 로우 레벨을 갖기 때문이다.

제어 신호(VPGM_EN)가 활성화될 때, 선택된 워드 라인으로 프로그램 전압(Vpgm)이 공급된다. 이때, 프로그램 전압(Vpgm)은 워드 라인의 로딩으로 인해 목표 전압 이하로 낮아진다. 프로그램 전압(Vpgm)이 목표 전압 이하로 낮아질 때, 고전압 발생 회로(170)는 클록 활성화 신호(CLK_EN)를 하이로 활성화시킨다. 클록 활성화 신호(CLK_EN)의 로우-하이 천이에 따라 회복 신호 발생기(184)의 NAND 게이트(209)의 일 입력은 하이 레벨에서 로우 레벨로 천이한다. 이와 동시에, 제어 신호(VPGM_EN)가 하이로 활성화된 상태에서, 딥 신호 발생기(182)는 클록 활성화 신호(CLK_EN)의 활성화에 응답하여 딥 신호(VPGM_DIP)를 하이로 활성화시킨다. 활성화 된 딥 신호(VPGM_DIP)는 프로그램 루프가 종료되기 이전까지(또는 프로그램 루프의 검증 구간이 시작되기 이전까지) 유지된다. NAND 게이트(209)의 입력들이 하이 레벨과 로우 레벨을 가지기 때문에, 회복 신호 발생기(184)의 출력(VPGM_REC)은 초기화된 상태로 유지된다.

펌프(172)의 펌핑 동작에 따라 프로그램 전압(Vpgm)이 목표 전압에 도달하면, 클록 활성화 신호(CLK_EN)는 다시 하이 레벨에서 로우 레벨로 천이한다. 이는 회복 신호 발생기(184)의 NAND 게이트(209)의 출력이 로우 레벨에서 하이 레벨로 천이되게 한다. 이때, 회복 신호 발생기(184)의 출력(VPGM_REC)은 로우 레벨에서 하이 레벨로 천이된다. 제어 신호(VPGM_EN)가 하이로 활성화될 때, 제 1 종료 신호 발생기(186)는 카운트 동작을 수행한다. 이 실시예에 있어서, 제 1 종료 신호 발생기(186)는 회복 신호(VPGM_REC)가 하이로 활성화되고 소정 시간(예를 들면, 2㎲) 후에 제 1 종료 신호(END1)를 발생한다. 디코더(190)는 제 1 종료 신호(END1) 및 제 2 종료 신호(END2) 중 어느 하나를 프로그램 실행 종료 신호(PGM_EXE_END)로서 출력한다.

이 실시예에 있어서, 제 2 종료 신호 발생기(188)의 설정된 시간은 종래 기술에서 설명된 조건들을 고려하여 최악의 경우에 따라 결정된 시간이다. 이는 제어 신호(VPGM_EN)의 활성화 이후 제 1 종료 신호(END1)가 제 2 종료 신호(END2)의 활성화 이전에 활성화됨을 의미한다. 여기서, 제 2 종료 신호(END2)는 고전압 발생 회로(170) 또는 신호 발생기(180)의 예상치 못한 오동작으로 인해 프로그램 루프가 종료되지 않는 경우 프로그램 루프를 강제로 종료시키기 위한 신호이다.

도 5는 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다. 본 발명에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 도 5에는 단지 프로그램 루프의 프로그램 구간에 대응하는 타이밍도만이 도시되어 있다.

선택된 행/워드 라인의 메모리 셀들을 프로그램하기 위해서, 먼저, 프로그램될 데이터는 열 선택 회로(140)를 통해 페이지 버퍼 회로(130)에 로드된다. 일단 프로그램될 데이터의 로드가 완료되면, 플래시 메모리 장치(100)는 프로그램 명령의 입력에 응답하여 로드된 데이터를 메모리 셀들에 프로그램한다. 좀 더 구체적으로 설명하면, 다음과 같다.

제어 로직(160)은 프로그램 명령에 응답하여 펌프 활성화 신호(PUMP_EN)를 발생한다. 이는 프로그램 동작을 위한 고전압(예를 들면, 워드 라인들에 인가될 프로그램 및 패스 전압들)이 고전압 발생 회로(170)에 의해서 준비되게 한다. 고전압이 준비되면, 제어 로직(160)은 첫 번째 프로그램 루프를 실행한다. 프로그램 루프에 의하면, 비트 라인 셋업 구간 동안, 비트 라인들(BL0∼BLn-1)은 제어 로직(160)의 제어하에 로드된 데이터에 따라 페이지 버퍼 회로(130)를 통해 전원 전압 또는 접지 전압으로 각각 설정된다.

프로그램 구간이 시작되면, 제어 로직(160)은 제어 신호(VPASS_EN)를 활성화시키며, 행 선택 회로(120)는 활성화된 제어 신호(VPASS_EN)에 응답하여 워드 라인들을 고전압 발생 회로(170)로부터의 패스 전압(Vpass)으로 구동한다. 그 다음에, 제어 로직(160)은 제어 신호(VPASS_EN)를 비활성화시킴과 동시에 제어 신호 (VPGM_EN)를 하이로 활성화시킨다. 행 선택 회로(120)는 활성화된 제어 신호(VPGM_EN)에 응답하여 선택된 워드 라인을 고전압 발생 회로(170)로부터의 프로그램 전압(Vpgm)으로 구동한다. 제어 신호(VPGM_EN)가 하이로 활성화될 때, 도 4의 제 2 종료 신호 발생기(188)는 카운트 동작을 수행한다. 프로그램 전압(Vpgm)이 선택된 워드 라인으로 공급됨에 따라, 도 5에 도시된 바와 같이, 프로그램 전압(Vpgm)의 딥 현상이 발생한다. 즉, 프로그램 전압(Vpgm)이 목표 전압 이하로 낮아진다.

프로그램 전압(Vpgm)이 목표 전압 이하로 낮아질 때, 고전압 발생 회로(170)는 프로그램 전압 회복 정보로서 클록 활성화 신호(CLK_EN)를 하이로 활성화시킨다. 클록 활성화 신호(CLK_EN)의 로우-하이 천이에 따라 회복 신호 발생기(184)의 NAND 게이트(209)의 일 입력은 하이 레벨에서 로우 레벨로 천이한다. 이와 동시에, 제어 신호(VPGM_EN)가 하이로 활성화된 상태에서, 딥 신호 발생기(182)는 클록 활성화 신호(CLK_EN)의 활성화에 응답하여 딥 신호(VPGM_DIP)를 하이로 활성화시킨다. 활성화된 딥 신호(VPGM_DIP)는 프로그램 루프가 종료되기 이전까지(또는 프로그램 루프의 검증 구간이 시작되기 이전까지) 유지된다. NAND 게이트(209)의 입력들이 하이 레벨과 로우 레벨을 가지기 때문에, 회복 신호 발생기(184)의 출력(VPGM_REC)은 초기화된 상태로 유지된다.

펌프(172)의 펌핑 동작에 따라 프로그램 전압(Vpgm)이 목표 전압에 도달하면, 클록 활성화 신호(CLK_EN)는 다시 하이 레벨에서 로우 레벨로 천이한다. 이는 회복 신호 발생기(184)의 NAND 게이트(209)의 출력이 로우 레벨에서 하이 레벨로 천이되게 한다. 이때, 회복 신호 발생기(184)의 출력(VPGM_REC)은 로우 레벨에서 하이 레벨로 천이된다. 제 1 종료 신호(VPGM_REC)가 하이로 활성화될 때, 제 1 종료 신호 발생기(186)는 카운트 동작을 수행한다. 이 실시예에 있어서, 제 1 종료 신호 발생기(186)는 회복 신호(VPGM_REC)가 하이로 활성화되고 소정 시간(예를 들면, 2㎲) 후에 제 1 종료 신호(END1)를 발생한다. 디코더(190)는 제 1 종료 신호(END1)를 프로그램 실행 종료 신호(PGM_EXE_END)로서 출력한다. 프로그램 실행 종료 신호(PGM_EXE_END)가 활성화될 때, 제어 로직(160)은 프로그램 구간을 종료하고, 정해진 방식으로 방전 구간 및 검증 구간을 순차적으로 진행한다. 방전 및 검증 구간들에 대응하는 동작들은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있고, 그것에 대한 설명은 그러므로 생략된다.

만약 제어 신호(VPGM_EN)의 활성화 이후 제 1 종료 신호(END1)가 생성되지 않으면, 제어 신호(VPGM_EN)가 활성화되고 소정 시간(예를 들면, 14)이 경과한 후 제 2 종료 신호(END2)가 제 2 종료 신호 발생기(188)에 의해서 생성된다. 제 2 종료 신호(END2)는 디코더(190)를 통해 프로그램 실행 종료 신호(PGM_EXE_END)로서 출력된다. 마찬가지로, 프로그램 실행 종료 신호(PGM_EXE_END)가 활성화될 때, 제어 로직(160)은 프로그램 구간을 종료하고, 정해진 방식으로 방전 구간 및 검증 구간을 순차적으로 진행한다.

본 발명에 따른 플래시 메모리 장치에 있어서, 프로그램 구간은 클록 활성화 신호로서 프로그램 전압 회복 정보에 의거하여 자동 설정된다. 하지만, 본 발명이 이 실시예에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하 다. 예를 들면, 워드 라인의 일단이 행 선택 회로에 연결된 상태에서, 도 6에 도시된 바와 같이, 워드 라인의 타단에서 워드 라인의 전압이 프로그램 전압에 도달하였는 지의 여부를 검출하고 검출된 정보를 프로그램 전압 회복 정보로서 사용하는 것이 가능하다. 이때, 프로그램 실행 종료 신호 발생 회로(180')가 도 4에 도시된 바와 같은 제 2 종료 신호 발생기를 구비함은 자명하다. 도 6에 도시된 메모리 장치의 경우, 앞서 설명된 실시예와 마찬가지로, 프로그램 구간을 효율적으로 설정하고 프로그램/패스 전압 스트레스를 줄이는 것이 가능하다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 바와 같이, 매 프로그램 루프의 프로그램 구간에 대응하는 프로그램 실행 시간은 앞서 언급된 조건들(프로그램 전압 회복 시간, RC 지연 시간, 마진 등)을 고려하여 정해진 시간으로 고정되는 것이 아니라 프로그램 전압 회복 정보에 따라 자동적으로 그리고 효율적으로 결정된다. 따라서, 최악의 경우를기준으로 결정된 프로그램 전압 회복 시간 및 RC 지연 시간을 자동적으로 결정하고 불필요한 마진을 제거함으로써 프로그램 시간(또는 프로그램 구간)을 줄이는 것이 가능하다. 또한, 프로그램 구간에 대응하는 프로그램 시간(또는 프로그램 구간)이 감소됨에 따라 메모리 셀들에 가해지는 프로그램 전압 및 패스 전압 스트레스를 줄이는 것이 가능하다.

Claims

매 프로그램 루프의 프로그램 구간시 워드 라인으로의 프로그램 전압 공급을 알리는 제 1 플래그 신호를 발생하는 제어 로직과;

상기 워드 라인으로 공급될 프로그램 전압을 발생하되, 상기 프로그램 구간시 상기 프로그램 전압이 목표 전압으로 회복되었음을 알리는 제 2 플래그 신호를 발생하는 고전압 발생 회로와; 그리고

상기 제 1 및 제 2 플래그 신호들에 응답하여 프로그램 실행 종료 신호를 발생하는 신호 발생 회로를 포함하며,

상기 프로그램 실행 종료 신호가 생성될 때, 상기 제어 로직은 상기 프로그램 구간이 종료되도록 상기 제 1 플래그 신호를 비활성화시키는 플래시 메모리 장치.
제 1 항에 있어서,

상기 제어 로직은 프로그램 명령의 입력에 응답하여 펌프 활성화 신호를 발생하고, 상기 고전압 발생 회로는 상기 펌프 활성화 신호에 응답하여 상기 프로그램 전압을 생성하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 고전압 발생 회로는

상기 프로그램 전압을 분배하여 분배 전압을 출력하는 전압 분배기와;

상기 펌프 활성화 신호에 응답하여 동작하며, 상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 클록 활성화 신호를 출력하는 비교기와;

상기 클록 활성화 신호에 응답하여 클록 신호를 펌프 클록 신호로서 출력하는 클록 드라이버와; 그리고

상기 펌프 클록 신호에 응답하여 상기 프로그램 전압을 발생하는 펌프를 포함하며, 상기 클록 활성화 신호는 상기 제 2 플래그 신호로서 상기 신호 발생 회로로 전달되는 플래시 메모리 장치.
제 3 항에 있어서,

상기 신호 발생 회로는 상기 프로그램 구간 동안 상기 제 2 플래그 신호가 비활성화되고 소정 시간이 경과한 후 상기 프로그램 실행 종료 신호를 발생하는 플래시 메모리 장치.
제 4 항에 있어서,

상기 프로그램 구간 동안, 상기 제 2 플래그 신호의 활성화는 상기 프로그램 전압이 목표 전압 이하로 낮아졌음을 나타내고 상기 제 2 플래그 신호의 비활성화는 상기 프로그램 전압이 목표 전압으로 회복되었음을 나타내는 플래시 메모리 장치.
제 4 항에 있어서,

상기 신호 발생 회로는 상기 제 2 플래그 신호의 비활성화에 응답하여 상기 프로그램 실행 종료 신호로서 제 1 종료 신호를 발생하는 제 1 종료 신호 발생기를 포함하는 플래시 메모리 장치.
제 6 항에 있어서,

상기 제 1 종료 신호 발생기는 상기 제 2 플래그 신호의 비활성화에 응답하여 카운트 동작을 수행하는 카운터를 포함하며, 상기 카운터는 카운트된 값이 제 1 기준 값에 도달할 때 상기 제 1 종료 신호를 발생하는 플래시 메모리 장치.
제 6 항에 있어서,

상기 신호 발생 회로는 상기 제 1 플래그 신호에 응답하여 상기 프로그램 실행 종료 신호로서 제 2 종료 신호를 발생하는 제 2 종료 신호 발생기를 더 포함하는 플래시 메모리 장치.
제 8 항에 있어서,

상기 제 2 종료 신호 발생기는 상기 제 1 플래그 신호의 활성화에 응답하여 카운트 동작을 수행하는 카운터를 포함하며, 상기 카운터는 카운트된 값이 제 2 기준 값에 도달할 때 상기 제 2 종료 신호를 발생하는 플래시 메모리 장치.
제 7 항 및 제 9 항 중 어느 하나에 있어서,

상기 제 1 기준 값은 상기 제 2 기준 값보다 작은 플래시 메모리 장치.
제 7 항에 있어서,

상기 신호 발생 회로는 상기 제 1 종료 신호 및 상기 제 2 종료 신호 중 어느 하나를 상기 프로그램 실행 종료 신호로서 출력하는 디코더를 더 포함하는 플래시 메모리 장치.
매 프로그램 루프의 프로그램 구간시 선택된 워드 라인으로의 프로그램 전압 공급을 알리는 제 1 플래그 신호를 발생하는 제어 로직과;

상기 선택된 워드 라인으로 공급될 프로그램 전압을 발생하되, 매 프로그램 루프의 프로그램 구간시 상기 프로그램 전압이 목표 전압으로 회복되었음을 알리는 제 1 플래그 신호를 발생하는 고전압 발생 회로와;

상기 제 1 및 제 2 플래그 신호들에 응답하여 상기 프로그램 전압이 목표 전압 이하로 낮아졌는 지의 여부를 나타내는 딥 신호를 발생하는 딥 신호 발생 회로와;

상기 제 1 및 제 2 플래그 신호들에 응답하여 상기 프로그램 전압이 목표 전압으로 회복되었는 지의 여부를 나타내는 회복 신호를 발생하는 회복 신호 발생 회로와;

상기 회복 신호에 응답하여 제 1 종료 신호를 발생하는 제 1 종료 신호 발생 회로를 포함하며,

상기 제 1 종료 신호가 생성될 때, 상기 제어 로직은 상기 프로그램 구간이 종료되도록 상기 제 1 플래그 신호를 비활성화시키는 플래시 메모리 장치.
제 12 항에 있어서,

상기 제어 로직은 프로그램 명령의 입력에 응답하여 펌프 활성화 신호를 발생하고, 상기 고전압 발생 회로는 상기 펌프 활성화 신호에 응답하여 상기 프로그램 전압을 생성하는 플래시 메모리 장치.
제 13 항에 있어서,

상기 고전압 발생 회로는

상기 프로그램 전압을 분배하여 분배 전압을 출력하는 전압 분배기와;

상기 펌프 활성화 신호에 응답하여 동작하며, 상기 분배 전압이 기준 전압보다 낮은 지의 여부에 따라 클록 활성화 신호를 출력하는 비교기와;

상기 클록 활성화 신호에 응답하여 클록 신호를 펌프 클록 신호로서 출력하는 클록 드라이버와; 그리고

상기 펌프 클록 신호에 응답하여 상기 프로그램 전압을 발생하는 펌프를 포함하며, 상기 클록 활성화 신호는 상기 제 2 플래그 신호로서 사용되는 플래시 메모리 장치.
제 12 항에 있어서,

상기 제 1 플래그 신호에 응답하여 제 2 종료 신호를 발생하는 제 2 종료 신호 발생기와; 그리고

상기 제 1 종료 신호 및 상기 제 2 종료 신호 중 어느 하나를 출력하는 디코더를 더 포함하며, 상기 제어 로직은 상기 디코더로부터 출력되는 종료 신호에 응답하여 상기 제 1 플래그 신호를 비활성화시키는 플래시 메모리 장치.
제 15 항에 있어서,

상기 제 1 종료 신호 발생기는 상기 제 2 플래그 신호의 비활성화에 응답하여 카운트 동작을 수행하는 카운터를 포함하며, 상기 카운터는 카운트된 값이 제 1 기준 값에 도달할 때 상기 제 1 종료 신호를 발생하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 2 종료 신호 발생기는 상기 제 1 플래그 신호의 활성화에 응답하여 카운트 동작을 수행하는 카운터를 포함하며, 상기 카운터는 카운트된 값이 제 2 기준 값에 도달할 때 상기 제 2 종료 신호를 발생하는 플래시 메모리 장치.
제 17 항에 있어서,

상기 제 1 기준 값은 상기 제 2 기준 값보다 작은 플래시 메모리 장치.
제 18 항에 있어서,

상기 제 1 기준 값은 약 2㎲이고 상기 제 2 기준 값은 14㎲인 플래시 메모리 장치.
매 프로그램 루프의 프로그램 구간시 워드 라인으로의 프로그램 전압 공급을 알리는 플래그 신호를 발생하는 제어 로직과;

선택된 워드 라인으로 공급될 프로그램 전압을 발생하는 고전압 발생 회로와;

상기 선택된 워드 라인의 일단에 연결되며, 상기 플래그 신호에 응답하여 상기 선택된 워드 라인으로 상기 프로그램 전압을 공급하는 행 선택 회로와; 그리고

상기 선택된 워드 라인의 타단에 연결되며, 상기 선택된 워드 라인의 타단의 전압이 상기 프로그램 전압에 도달하였는 지의 여부를 검출하여 프로그램 실행 종료 신호를 발생하는 검출 회로를 포함하며,

상기 프로그램 실행 종료 신호가 생성될 때, 상기 제어 로직은 상기 프로그램 구간이 종료되도록 상기 플래그 신호를 비활성화시키는 플래시 메모리 장치.
프로그램 명령의 입력시 프로그램 전압을 준비하는 단계와;

매 프로그램 루프의 프로그램 구간시 상기 프로그램 전압을 선택된 워드 라인으로 공급하는 단계와; 그리고

상기 프로그램 전압이 목표 전압으로 회복되었는 지의 여부에 따라 상기 프 로그램 구간을 종료하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
제 21 항에 있어서,

상기 프로그램 구간은 상기 프로그램 전압이 목표 전압으로 회복되고 제 1 지연 시간이 경과한 후 종료되는 플래시 메모리 장치의 프로그램 방법.
제 22 항에 있어서,

선택된 워드 라인으로의 프로그램 전압 공급을 알리는 플래그 신호가 활성화되고 제 2 지연 시간이 경과한 후 상기 프로그램 구간을 종료시키는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
제 23 항에 있어서,

상기 제 1 지연 시간은 상기 제 2 지연 시간보다 짧은 플래시 메모리 장치의 프로그램 방법.
제 24 항에 있어서,

상기 제 1 지연 시간은 상기 선택된 워드 라인의 메모리 셀들의 제어 게이트들이 상기 목표 전압을 갖는 상기 프로그램 전압으로 설정되는 데 필요한 시간인 플래시 메모리 장치의 프로그램 방법.
제 24 항에 있어서,

상기 프로그램 구간은 상기 프로그램 전압이 목표 전압으로 회복되고 제 1 지연 시간이 경과한 후 종료되지 않을 때 상기 제 2 지연 시간 후에 종료되는 플래시 메모리 장치의 프로그램 방법.