KR102226964B1 - 반도체 기억장치 및 반도체 기억장치의 동작 방법 - Google Patents

반도체 기억장치 및 반도체 기억장치의 동작 방법 Download PDF

Info

Publication number
KR102226964B1
KR102226964B1 KR1020180159381A KR20180159381A KR102226964B1 KR 102226964 B1 KR102226964 B1 KR 102226964B1 KR 1020180159381 A KR1020180159381 A KR 1020180159381A KR 20180159381 A KR20180159381 A KR 20180159381A KR 102226964 B1 KR102226964 B1 KR 102226964B1
Authority
KR
South Korea
Prior art keywords
power
sequence
controller
stopped
clock signal
Prior art date
Application number
KR1020180159381A
Other languages
English (en)
Other versions
KR20190092247A (ko
Inventor
마코토 세누
히로키 무라카미
카즈키 야마우치
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20190092247A publication Critical patent/KR20190092247A/ko
Application granted granted Critical
Publication of KR102226964B1 publication Critical patent/KR102226964B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

[과제] 신뢰성이 높은 파워 온 시퀀스를 행할 수 있는 반도체 기억장치를 제공한다.
[해결 수단] 본 발명의 플래시 메모리의 제어기는, 외부로부터 전원이 투입되었을 때, 클록 신호에 동기해서 ROM에 격납된 코드를 독출하는 것에 의해 파워 온 시퀀스를 실행한다. 또한, 파워 온 시퀀스 중에 전원전압이 역치 이하로 강하된 것을 검출하면, 클록 신호를 비활성화시켜 파워 온 시퀀스를 정지시키고, 전원전압이 역치를 초과한 것을 검출하면, 클록 신호를 활성화시켜서 파워 온 시퀀스를 재개한다.

Description

반도체 기억장치 및 반도체 기억장치의 동작 방법{SEMI-CONDUCTOR MEMORY DEVICE AND OPERATION METHODS OF A SEMI-CONDUCTOR MEMORY DEVICE}
본 발명은, 플래시 메모리 등의 반도체 기억장치에 관한 것으로, 특히, 전원 투입 시의 파워 온 시퀀스(power on sequence)에 관한 것이다.
NAND형 플래시 메모리 등에서는, 독출, 프로그램, 소거 등을 위한 전압의 설정이나 사용자 옵션 등에 관한 정보를 메모리 셀 어레이 내의 퓨즈 셀에 격납하고 있다. 퓨즈 셀은, 통상, 사용자에 의해서 액세스할 수 없는 기억 영역에 설치되어 있다. 전원 투입 시, 플래시 메모리는, 파워 온 시퀀스로서, 퓨즈 셀에 격납된 설정 정보를 독출하고, 이것을 구성 레지스터(configuration register) 등에 로딩하고, 파워 온 시퀀스 후, 제어기는, 구성 레지스터에 유지된 설정 정보에 의거해서 동작을 제어한다.
예를 들면, 특허문헌 1의 불휘발성 메모리는, 사전점검용 퓨즈 셀로부터 독출한 데이터가 사전점검용 데이터와 일치하는지의 여부를 판정하고, 메인 퓨즈 셀로부터 독출한 구성 정보(configuration information)를 불휘발성 메모리 영역에 격납하고, 사후점검용 퓨즈 셀로부터 독출한 데이터가 사후점검용 데이터와 일치하는지의 여부를 판정하고, 사전점검 및 사후점검이 일치할 경우에는, 구성 정보의 독출을 종료하는, 파워 온 동작을 개시하고 있다.
전원 투입 시, 파워 온 시퀀스를 개시하는 전압 수준은, 통상 시의 동작 보증 전압보다도 어느 정도 낮은 전압으로 설정된다. 이것은, 전원 투입 시의 전원전압의 상승이 극히 완만할 경우, 칩에 의한 전원검출의 하한 전압값 부근에서, 파워 온 시퀀스를 동작시킬 필요가 있고, 또한, 파워 온 전압 수준을 동작 보증 전압 수준까지 높게 하면, 파워 온 시퀀스에 요하는 시간이 길어지거나, 전원 투입 시의 전압 수준의 변동에 의해, 파워 온 검출과 리셋이 반복되는 것을 회피하기 위함이다.
전술한 바와 같이, 플래시 메모리 등에서는, 파워 온 시퀀스를 실행할 때, 퓨즈 셀의 독출을 행하지만, 이 퓨즈 셀 독출은, 통상의 메모리 셀 어레이로부터의 독출과 마찬가지로, CPU(중앙처리장치)가 ROM에 격납된 명령 등의 코드를 독출하는 것에 의해서 제어된다. 즉, 퓨즈 셀 독출이 행해질 때, ROM으로부터 코드를 독출하기 위해서 클록 신호가 사용되고, 독출용의 전압을 생성하기 위해서 차지 펌프가 기동되며, 또한, 독출 동작에 있어서 비트선이 프리차지된다. 이들 동작에 의해서 노이즈나 피크 전류가 생기고, 그 때문에, Vcc 전원전압이 일시적 또는 돌연히 강하되는 일이 있다.
Vcc 전원전압이 강하되고, 그 상태에서 ROM 코드의 독출을 행하면, 센스회로의 동작 마진이 불충분하거나, 혹은 클록 신호가 불안정해지고, ROM으로부터 올바른 코드를 독출하는 것이 가능하지 않게 될 우려가 있다. 도 1은, 그러한 예를 나타내고 있으며, 시각 T1 내지 T2의 기간, Vcc 전원전압은 일정 이상이며, CPU는, 예를 들면 클록 신호의 상승 에지에 응답해서 ROM으로부터 코드를 독출하고, 퓨즈 셀의 독출을 제어하고 있지만, 시각 T2 내지 T3의 기간, Vcc 전원전압이 강하되면, 퓨즈 셀의 독출이 불안정한 동작이 된다. 즉, ROM으로부터 코드를 올바르게 독출하지 못하거나, 의도하지 않은 동작을 일으키거나, 혹은 ROM의 독출을 도중에 못하게 해버린다. 특히, 저전압(예를 들어, Vcc이 1.8V)에서 동작하는 메모리는, 동작 마진이 작기 때문에, Vcc 전원전압의 강하의 문제는 현저하다. 이와 같이, 파워 온 시퀀스 중에 Vcc 전원전압이 강하되어 버리면, 신뢰할 수 있는 파워 온 시퀀스를 보증하는 것은 어렵고, 파워 온 시퀀스의 실패나, 파워 온 시퀀스의 이상을 초래해 버린다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 종래보다도 신뢰성이 높은 파워 온 시퀀스를 행할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 동작 방법은, 메모리 셀 어레이에 관한 동작을 제어하기 위한 제어기를 포함하는 반도체 기억장치의 것으로서, 상기 제어기는, 외부로부터 전원이 투입되었을 때, 클록 신호에 동기해서 ROM에 격납된 코드를 독출하는 것에 의해 파워 온 시퀀스를 실행하고, 상기 파워 온 시퀀스 중에 상기 전원전압이 역치 이하로 강하되었을 때, 상기 클록 신호를 비활성화시켜 상기 파워 온 시퀀스를 정지시키고, 상기 전원전압이 역치를 초과했을 때, 상기 클록 신호를 활성화시켜서 상기 파워 온 시퀀스를 재개시킨다.
소정의 실시형태에서는, 상기 제어기는, 상기 파워 온 시퀀스를 재개시킬 때, 상기 파워 온 시퀀스를 정지시켰을 때의 동작이 미리 결정된 동작에 해당할 경우에는, 해당 정지된 동작을 처음부터 재개시킨다. 소정의 실시형태에서는, 상기 제어기는, 상기 파워 온 시퀀스를 재개시킬 때, 상기 파워 온 시퀀스를 정지시켰을 때의 동작이 미리 결정된 동작에 해당할 경우에는, 해당 정지된 동작과는 다른 동작을 재개시킨다. 소정의 실시형태에서는, 상기 제어기는 ROM의 어드레스를 지정하는 프로그램 카운터를 포함하고, 상기 제어기는, 상기 프로그램 카운터에 세트된 어드레스에 따라서, 파워 온 시퀀스를 재개시킨다. 소정의 실시형태에서는, 상기 제어기는 동작을 정지시켰을 때의 프로그램 카운터의 어드레스를 변경한다. 소정의 실시형태에서는, 상기 파워 온 시퀀스는 상기 메모리 셀 어레이의 미리 결정된 영역에서 설정 정보를 독출하는 것을 포함한다.
본 발명에 따른 반도체 기억장치는, 메모리 셀 어레이와, 메모리 셀 어레이에 관한 동작을 제어하기 위한 제어기와, 외부단자를 포함하되, 상기 제어기는, 상기 외부단자에 전원전압이 투입되었을 때, 클록 신호에 동기해서 ROM에 격납된 코드를 독출하는 것에 의해 파워 온 시퀀스를 실행하는 실행수단과, 상기 전원전압의 전압 수준을 검출하는 검출수단과, 상기 검출수단의 검출 결과에 의거해서 상기 실행수단을 제어하는 제어수단을 포함하되, 상기 제어수단은, 상기 전압 수준이 역치 이하인 기간, 상기 클록 신호를 비활성화로 해서 파워 온 시퀀스를 정지시킨다.
소정의 실시형태에서는, 상기 제어수단은, 상기 전압 수준이 역치를 초과했을 때, 상기 클록 신호를 활성화시켜, 파워 온 시퀀스를 재개시킨다. 소정의 실시형태에서는, 상기 제어수단은, 상기 파워 온 시퀀스를 재개시킬 때, 상기 파워 온 시퀀스를 정지시켰을 때의 동작이 미리 결정된 동작에 해당할 경우에는, 해당 정지된 동작을 처음부터 재개시킨다. 소정의 실시형태에서는, 상기 제어수단은, 상기 파워 온 시퀀스를 재개시킬 때, 상기 파워 온 시퀀스를 정지시켰을 때의 동작이 미리 결정된 동작에 해당할 경우에는, 해당 정지된 동작과는 다른 동작을 재개시킨다. 소정의 실시형태에서는, 상기 제어수단은 ROM의 어드레스를 지정하는 프로그램 카운터를 포함하고, 상기 제어수단은, 정지된 동작을 재개시키는 것이 적당한지의 여부를 판정하고, 부적당하다고 판정했을 경우에는, 동작을 정지시켰을 때의 프로그램 카운터의 어드레스를 변경한다. 소정의 실시형태에서는, 상기 제어수단은, 상기 전압 수준이 역치 이하가 된 횟수가 일정 수에 해당할 때, 정지된 동작을 재개시키는 것이 부적당하다고 판정한다.
본 발명에 따르면, 전원전압이 역치 이하로 강하되었을 때, 파워 온 시퀀스를 정지시키고, 전원전압이 역치를 초과했을 때, 파워 온 시퀀스를 재개시키도록 했으므로, 파워 온 시퀀스의 신뢰성을 높일 수 있고, 불안정한 동작 혹은 잘못된 동작이 유발되는 것을 방지할 수 있다.
도 1은 종래의 파워 온 시퀀스 시의 ROM 코드의 독출 동작의 타이밍 차트.
도 2는 본 발명의 실시예에 따른 플래시 메모리의 구성을 나타낸 도면.
도 3은 메모리 셀 어레이의 NAND 스트링 유닛의 구성을 나타낸 도면.
도 4는 본 발명의 실시예에 따른 제어기의 내부 구성예를 나타낸 도면.
도 5는 본 발명의 제1 실시예에 있어서의 파워 온 시퀀스 시의 ROM 코드를 독출하는 동작의 타이밍 차트.
도 6은 본 발명의 제2 실시예에 있어서의 파워 온 시퀀스를 설명하는 순서도.
도 7은 본 발명의 제3 실시예에 있어서의 파워 온 시퀀스를 설명하는 순서도.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 여기에서는, 바람직한 형태로서 NAND형의 플래시 메모리를 예시한다. 또, 도면은, 이해하기 쉽게 하기 위해서 각 부를 강조해서 나타내고 있어, 실제의 디바이스의 축척과는 다른 것에 유의해야 한다.
[ 실시예 ]
본 발명의 실시예에 따른 플래시 메모리의 요부의 내부 구성을 도 2에 나타낸다. 단, 여기에 나타낸 플래시 메모리의 구성은 예시이며, 본 발명은 반드시 이러한 구성으로 한정되는 것은 아니다.
본 실시예의 플래시 메모리(100)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 어레이(110)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 어드레스 데이터를 받는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터 커맨드 데이터 등을 수취하고, 각 부를 제어하는 제어기(140)와, 어드레스 레지스터(130)로부터 행 어드레스 정보(Ax)를 수취하고, 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택회로(150)와, 워드선 선택회로(150)에 의해서 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에 프로그램해야 할 입력 데이터를 유지하는 페이지 버퍼/센스회로(160)와, 어드레스 레지스터(130)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)를 디코딩하고, 해당 디코딩 결과에 의거해서 페이지 버퍼/센스회로(160) 내의 열 어드레스의 데이터를 선택하는 열 선택회로(170)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(180)와, 외부단자로부터 공급되는 전원전압(Vcc)을 감시하고, 전원전압(Vcc)의 전압 수준을 검출하는 전압검출부(190)와, 클록 신호를 발생하는 클록 발생회로(200)를 포함해서 구성된다.
메모리 어레이(110)는, 열방향으로 m개의 메모리 블록 BLK(0), BLK(1), ···, BLK(m-1)을 구비한다. 1개의 메모리 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛이 복수개 형성된다. 또한, 메모리 셀 어레이(110)에는, 플래시 메모리의 동작을 위한 전압의 설정이나 사용자의 옵션의 설정 등에 관한 설정 정보를 격납하는 퓨즈 셀이 포함되어 있다. 퓨즈 셀은 사용자에 의해서 액세스할 수 없는 영역이다.
도 3에 NAND 스트링 유닛(NU)을 나타낸다. NAND 스트링 유닛(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi)(i= 0, 1, ···, 31)과, 메모리 셀(MC31)의 드레인측에 접속된 비트선측 선택 트랜지스터(TD)와, 메모리 셀(MC0)의 소스측에 접속된 소스선측 선택 트랜지스터(TS)를 포함하고, 비트선측 선택 트랜지스터(TD)의 드레인은 대응하는 1개의 비트선(GBL)에 접속되고, 선택 트랜지스터(TS)의 소스는 공통인 소스선(SL)에 접속된다.
메모리 셀은, 전형적으로, P웰 내에 형성된 N형의 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(floating gate)(전하축적층)와, 플로팅 게이트 상에 유전체 막을 개재해서 형성된 제어 게이트를 포함하는 MOS 구조를 갖는다. 메모리 셀은, 1비트(2치 데이터)를 기억하는 SLC 타입이어도 되고, 다비트를 기억하는 MLC 타입이어도 된다.
메모리 셀(MCi)의 제어 게이트는 워드선(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 선택 게이트선(SGD, SGS)에 접속된다. 워드선 선택회로(150)는 행 어드레스(Ax)에 의거해서 선택 게이트 신호(SGS, SGD)를 개재해서 선택 트랜지스터(TD, TS)를 선택적으로 구동하고, 그리고 워드선(WL0 내지 WL31)을 선택적으로 구동한다.
독출 동작에서는, 비트선에 양의 전압을 인가하고, 선택 워드선에 소정 전압(예를 들면 0V)을 인가하고, 비선택 워드선에 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 양의 전압(예를 들면 4.5V)을 인가하고, 비트선측 선택 트랜지스터(TD), 소스선측 선택 트랜지스터(TS)를 온하고, 공통 소스선에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택 워드선에 고전압의 프로그램 전압(Vpgm)(15 내지 25V)을 인가하고, 비선택 워드선에 중간전위(예를 들면 10V)를 인가하고, 비트선측 선택 트랜지스터(TD)를 온시키고, 소스선측 선택 트랜지스터(TS)를 오프시키고, 「0」 또는 「1」의 데이터에 따른 전위를 비트선(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택 워드선에 0V를 인가하고, P웰에 고전압(예를 들면 20V)을 인가하고, 플로팅 게이트의 전자를 기판에 인출함으로써, 블록 단위로 데이터를 소거한다.
전압검출부(190)는, 플래시 메모리(100)의 외부단자에 공급되는 Vcc 전원전압의 전압 수준을 감시하고, 전압 수준이 파워 온 전압 수준에 도달했을 때, 파워 온 검출 신호(DPWR)를 제어기(140)에 출력한다. 제어기(140)는, 파워 온 검출 신호(DPWR)에 의거해서 파워 온 모드라고 판정하고, 파워 온 시퀀스를 실행한다.
또한 전압검출부(190)는, 파워 온 전압 수준에 도달한 후에, Vcc 전원전압이 노이즈나 전력소비의 영향에 의해 일시적으로 역치 이하로 강하한 것을 검출하고, 그리고 Vcc 전원전압이 역치 이상으로 회복한 것을 검출하고, 그 검출 결과를 나타내는 전압강하 검출신호(DDRP)를 제어기(140)에 출력한다. 전압검출부(190)는, 예를 들어, 전압 수준이 역치 이하일 때, H수준의 전압강하 신호(DDRP)를 출력하고, 전압 수준이 역치를 초과할 때, L수준의 전압강하 신호(DDRP)를 출력한다. 역치는, Vcc 전원전압 혹은 타깃 전압보다도 낮고, 그리고 파워 온 시퀀스를 유지할 수 있는 전압(파워 온 전압 수준 또는 파워 다운 전압 수준)보다도 높은 범위 내로 설정된다.
제어기(140)는, 도 4에 나타낸 바아 같이, CPU(142)나 ROM(144) 등을 포함하고, 클록 신호(CLK)에 동기한 동작을 행한다. ROM(144)에는, 파워 온 시퀀스, 독출 동작, 프로그램 동작, 소거 동작 등을 제어하기 위해서 프로그램이 격납되어 있다. CPU(142)는, 프로그램 카운터(PC)에 세트되는 어드레스를 따라 ROM(144)으로부터 명령 코드를 독출하고, 독출한 명령 코드를 디코딩하고, 디코딩한 명령에 의거해서 워드선택 회로(150), 페이지 버퍼/센스회로(160), 내부전압 발생회로(180) 등의 동작을 제어한다. 일련의 동작을 실행할 때, 프로그램 카운터에 세트되는 어드레스는, 예를 들어, 클록 신호의 상승 에지에 동기해서 증분 또는 감분된다. 또한, 제어기(140)는 필요에 따라서 프로그램 카운터의 어드레스를 분기시킬 수 있다.
제어기(140)는, 전압검출부(190)로부터 파워 온 검출 신호(DPWR)를 수취하면, 파워 온 동작 모드로 이행하여, 파워 온 시퀀스를 실행한다. 파워 온 시퀀스의 1개에, 메모리 셀 어레이(110)의 퓨즈 셀 독출이 포함된다. 제어기(140)는, 퓨즈 셀로부터 독출한 전압설정 정보나 사양정보를 구성 레지스터 등에 로딩한다. 또한, 제어기(140)는, 파워 온 시퀀스의 실행 중, 전압검출부(190)로부터 전압강하 신호(DDRP)를 수취하고, 전압강하 신호(DDRP)에 표시되는 내용을 저전압 플래그(146)에 세트한다.
클록 발생회로(200)는 클록 신호(CLK)를 제어기(140)에 제공한다. 클록 발생회로(200)는, 온-칩(on-chip)에서 클록 신호를 생성하는 것이어도 되고, 외부로부터 공급되는 외부 클록 신호에 의거해서 내부 클록 신호를 생성하는 것이어도 된다. 제어기(140)는 클록 제어 회로(148)를 포함하고, 클록 제어 회로(148)는 클록 발생회로(200)로부터의 클록 신호(CLK)를 수취하고, 클록 인에이블 신호(CLKE, /CLKE)에 응해서 클록 신호(CLK)를 CPU(142)에 출력한다. 하나의 실시형태에서는, 클록 제어 회로(148)는, 클록 발생회로(200)로부터의 클록 신호(CLK)와, 저전압 플래그(146)가 유지하는 논리를 반전시킨 클록 인에이블 신호를 입력하고, 그 논리곱을 출력하는 AND 게이트를 포함한다. 저전압 플래그(146)가 H수준일 때, 즉, Vcc 전원전압이 역치 이하로 강하되었을 때, AND 게이트는 클록 신호를 비활성화시킨 L수준의 신호를 CPU(142)에 출력한다. 다른 한편, 저전압 플래그(146)가 L수준일 때, 즉, 전원전압(Vcc)이 역치를 초과할 때, AND 게이트는 클록 신호(CLK)를 활성화시키고, 이것을 CPU(142)에 출력한다.
다음에, 본 실시예의 파워 온 시퀀스에 대해서 도 5의 타이밍 차트를 참조해서 설명한다. 도면의 예는, 전원 투입 후의 파워 온 시퀀스 중, 시각 T2 내지 T3의 기간에 Vcc 전원전압이 강하한 것을 나타내고 있다. 시각 T1 내지 T2에서는, Vcc 전원전압은, 역치보다 높고, 전압검출부(190)로부터 출력되는 전압강하 신호(DDRP)는 L수준이며, 제어기(140)는 저전압 플래그(146)에 L수준을 세트한다. 클록 제어 회로(148)는, 저전압 플래그(146)로부터의 클록 인에이블 신호(/CLKE)에 응답해서, 클록 신호(CLK)를 활성화시키고, CPU(142)에 클록 신호(CLK)가 공급된다. CPU(142)는, 예를 들어, 클록 신호(CLK)의 상승 에지에 동기해서 동작하고, 즉, CPU(142)는, 프로그램 카운터(PC)의 어드레스에 따라 ROM(144)으로부터 코드를 독출하고, 독출한 코드를 디코딩하고, 동작을 제어한다. 프로그램 카운터(PC)는, 다음의 클록 신호에 동기해서 증분되고, CPU(142)는, ROM(144)으로부터 다음의 코드를 독출하고, 동작을 제어한다.
시각 T2에서, Vcc 전원전압이 역치 이하로 강하하면, 전압검출부(190)로부터 출력되는 전압강하 신호(DDRP)가 H수준으로 천이된다. 이것에 응답해서, 제어기(140)는 저전압 플래그(146)에 H수준을 세트하고, 클록 제어 회로(148)는 클록 인에이블 신호(CLKE)에 응답해서 클록 신호(CLK)를 비활성화시키고, L수준을 출력한다. 이것에 의해, CPU(142)에는 클록 신호(CLK)가 제공되지 않아, CPU(142)의 동작이 사실상 정지된다.
시각 T3에서, Vcc 전원전압이 역치를 초과하는 전압까지 회복하면, 전압검출부(190)로부터 출력되는 전압강하 신호(DDRP)가 L수준으로 천이된다. 이것에 응답해서, 제어기(140)는 저전압 플래그(146)에 L수준을 세트하고, 클록 제어 회로(148)는 클록 인에이블 신호(/CLKE)에 응답해서 클록 신호(CLK)를 활성화시켜, CPU(142)에 클록 신호(CLK)가 제공된다. CPU(142)는, 클록 신호(CLK)가 공급된다면, 프로그램 카운터(PC)에 유지되어 있었던 어드레스에 따라 ROM(144)으로부터 코드를 독출하고, 동작을 재개한다.
이와 같이 본 실시예에 따르면, 파워 온 시퀀스 중에, Vcc 전원전압의 강하가 검출되었을 경우에, 클록 신호(CLK)를 비활성화시켜, CPU에 의한 ROM 코드의 독출을 정지시키고, Vcc 전원전압의 회복이 검출되었을 경우에, 클록 신호(CLK)를 활성화시켜, CPU에 의한 ROM 코드의 독출을 재개시키도록 했으므로, 파워 온 시퀀스에 있어서의 퓨즈 셀 독출 동작을 안정화시킬 수 있고, 파워 온 시퀀스의 실패의 확률을 저감시킬 수 있다. 또한, Vcc 전원전압의 강하 시에, 클록 신호를 비활성화시켜, CPU의 동작을 중지시키므로, 파워 온 시퀀스의 평균적인 전체의 소비 전력을 감소시킬 수 있다.
다음에, 본 발명의 제2 실시예에 대해서 설명한다. Vcc 전원전압이 강하되었을 때, CPU(142)의 동작이 정지되지만, 동작에 따라서는, 그 동작을 그대로 재개시키는 것이 바람직하지 않을 경우가 있다. 퓨즈 셀 독출은, 통상 동작 시의 메모리 셀 어레이의 독출과 마찬가지로, 비트선 프리차지의 동작을 포함하고, 비트선 프리차지의 기간은, 클록 신호(CLK)의 클록수에 의해 관리된다. 비트선 프리차지의 동작 중에, CPU의 동작을 정지시키고, 그 후, 동작이 재개되면, 비트선을 프리차지하는 시간이 통상보다도 길어질 가능성이 있다. 즉, CPU(142)가 정지하기 직전의 코드의 실행에 의해 비트선이 프리차지되고, 클록수가 카운트되고, 그 도중에 프리차지 동작이 정지되고, 동작 재개 시에 같은 코드가 실행되면, 프리차지된 상태에 있는 비트선이 다시 프리차지되고, 클록수의 카운트가 개시되게 된다. 이러한 사태를 회피하기 위하여, 제2 실시예에서는, 정지시켰을 때의 동작을 재개시키는 것이 타당하지 않을 경우에는, 프로그램 카운터를 분기시켜, 동작 정지의 영향이 없는 동작으로부터 개시시킨다. 예를 들면, 비트선의 프리차지 동작 중에 정지시켰을 경우에는, 비트선의 프리차지 기간이 길어지지 않도록, 예를 들어, 비트선 프리차지보다도 이전의 동작으로부터 재개되도록 프로그램 카운터의 어드레스가 변경된다. 어느 동작으로부터 개시될 지는, 미리 설정해 두도록 해도 된다.
도 6에 제2 실시예의 동작을 설명하는 순서도를 나타낸다. 플래시 메모리(100)에 전원이 투입되어, 전압검출부(190)에 의해서 파워 온 전압 수준이 검출되면, 제어기(140)는 파워 온 검출 신호(DPWR)에 의거해서 파워 온 시퀀스를 실행한다(S100). 그 후, Vcc 전원전압이 강하되면(S110), 클록 신호가 비활성화되어, CPU(142)에 의한 파워 온 시퀀스의 실행이 중단된다(S120). 재차, Vcc 전원전압이 회복되면, 제어기(140)는, 정지된 동작으로부터 동작을 재개시키는 것이 부적당한지를 판정한다(S140). 구체적으로는, 제어기(140)는, 정지시켰을 때의 프로그램 카운터(PC)의 어드레스가, 미리 결정된 어드레스에 해당하는지의 여부를 판정하고, 일치할 경우에는, 정지된 동작으로부터 동작을 재개시키는 것은 부적당하다고 판정한다. 이 경우, 제어기(140)는, 프로그램 카운터(PC)의 어드레스를, 해당 동작이 부적당하게 되지 않는 어드레스로 분기시킨다. 상기 예이면, 예를 들어, 비트선의 프리차지보다도 이전의 동작을 실행하도록 어드레스로 변경한다(S150). 예를 들면, 룩업 테이블에, 정지시켰을 때의 어드레스와, 분기시키는 어드레스의 관계를 미리 설정해두고, 제어기(140)는, 룩업 테이블을 참조해서 프로그램 카운터의 어드레스를 변경한다. 정지시켰을 때의 동작을 재개시키는 것이 적당하다고 판정했을 경우에는(S140), 프로그램 카운터의 어드레스는 그대로 변경되지 않는다(S160).
이와 같이 본 실시예에 따르면, CPU의 동작을 정지시키고, 그 후, 재개시킬 때에, 정지 시의 동작과 재개 시의 동작 사이에 생길 수 있는 부정합성을 억제할 수 있다.
다음에, 본 발명의 제3 실시예에 대해서 설명한다. 파워 온 시퀀스 중에, Vcc 전원전압이 몇번이나 강하될 경우에는, 파워 온 시퀀스가 실패할 가능성이 높고, 또한, 전력도 쓸데 없이 소비된다. 이 때문에, 제3 실시예에서는, 전압강하의 횟수가 일정 수에 도달했을 경우에는, 전력소비나 노이즈가 적은 안전 동작으로부터 재개시킨다.
도 7에 제3 실시예의 동작을 설명하는 순서도를 나타낸다. 단계 S100 내지 S130까지는, 제2 실시예일 때와 마찬가지이다. 제어기(140)는, Vcc 전원전압이 역치 이하가 된 강하된 횟수를 유지하거나, 혹은 역치를 초과하여 회복한 횟수를 유지하고, 동작을 재개시킬 때, n회째(n은 1 이상의 정수)의 전압강하인지의 여부를 판정한다(S200). 제어기(140)는, n회째의 전압강하일 경우에는, 전력소비가 적은 안전 동작으로부터 재개시키도록 프로그램 카운터의 어드레스를 변경한다(S210). 다른 한편, n회째의 전압강하가 아니면, 정지된 동작으로부터 동작을 재개시키도록 프로그램 카운터의 어드레스는 변경하지 않는다(S220).
이와 같이 본 실시예에 따르면, 전압강하의 횟수가 일정 수에 도달했을 경우에는, 전력소비가 적은 안전 동작으로부터 재개시키도록 함으로써, 파워 온 시퀀스를 종료할 때까지의 시간을 단축시켜, 쓸데없는 소비 전력을 억제할 수 있다.
상기 실시예에서는, NAND형의 플래시 메모리를 예시했지만, 본 발명은, 파워 온 시퀀스를 CPU에 의해 실행하는 것과 같은 다른 반도체 메모리에도 적용할 수 있다.
본 발명의 바람직한 실시형태에 대해서 상세히 기술했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
100: 플래시 메모리 110: 메모리 셀 어레이
120: 입출력 버퍼 130: 어드레스 레지스터
140: 제어기 150: 워드선 선택회로
160: 페이지 버퍼/센스회로 170: 열 선택회로
180: 내부전압 발생회로 190: 전압검출부
200: 클록 발생회로

Claims (10)

  1. 메모리 셀 어레이에 관한 동작을 제어하기 위한 제어기를 포함하는 반도체 기억장치의 동작 방법으로서,
    상기 제어기는,
    외부로부터 전원이 투입되었을 때, 클록 신호에 동기해서 ROM에 격납된 코드를 독출하는 것에 의해 파워 온 시퀀스를 실행하고,
    상기 파워 온 시퀀스 중에 전원전압이 역치 이하로 강하했을 때, 상기 클록 신호를 비활성화시켜 상기 파워 온 시퀀스를 정지시키고,
    상기 전원전압이 역치를 초과했을 때, 상기 클록 신호를 활성화시켜서 상기 파워 온 시퀀스를 재개시키고,
    상기 파워 온 시퀀스를 재개시키는 경우, 상기 파워 온 시퀀스를 정지시켰을 때의 동작이 미리 결정된 동작과 일치하는지 여부를 판정하고,
    상기 파워 온 시퀀스를 정지시켰을 때의 동작이 상기 미리 결정된 동작과 일치하는 경우, 상기 파워 온 시퀀스를 정지시켰을 때의 동작의 시작부터 상기 파워 온 시퀀스를 재개시키는, 반도체 기억장치의 동작 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제어기는, 상기 파워 온 시퀀스를 재개시킬 때, 상기 파워 온 시퀀스를 정지시켰을 때의 동작이 상기 미리 결정된 동작에 해당할 경우에는, 상기 파워 온 시퀀스를 정지시켰을 때의 동작과는 다른 동작을 재개시키는, 반도체 기억장치의 동작 방법.
  4. 제1항 또는 제3항에 있어서, 상기 제어기는, ROM의 어드레스를 지정하는 프로그램 카운터를 포함하고, 상기 제어기는, 상기 프로그램 카운터에 세트된 어드레스에 따라, 파워 온 시퀀스를 재개시키는, 반도체 기억장치의 동작 방법.
  5. 제3항에 있어서, 상기 제어기는 동작을 정지시켰을 때의 프로그램 카운터의 어드레스를 변경하는, 반도체 기억장치의 동작 방법.
  6. 제1항 또는 제3항에 있어서, 상기 파워 온 시퀀스는, 상기 메모리 셀 어레이의 미리 결정된 영역에서 설정 정보를 독출하는 것을 포함하는, 반도체 기억장치의 동작 방법.
  7. 반도체 기억장치로서,
    메모리 셀 어레이;
    메모리 셀 어레이에 관한 동작을 제어하기 위한 제어기; 및
    외부단자를 포함하되,
    상기 제어기는,
    상기 외부단자에 전원전압이 투입되었을 때, 클록 신호에 동기해서 ROM에 격납된 코드를 독출하는 것에 의해 파워 온 시퀀스를 실행하는 실행수단과,
    상기 전원전압의 전압 수준을 검출하는 검출수단과,
    상기 검출수단의 검출 결과에 의거해서 상기 실행수단을 제어하는 제어수단을 포함하고,
    상기 제어수단은, 상기 전압 수준이 역치 이하인 기간, 상기 클록 신호를 비활성화로 해서 파워 온 시퀀스를 정지시키고,
    상기 제어수단은, 상기 전압 수준이 역치를 초과했을 때, 상기 클록 신호를 활성화시켜, 파워 온 시퀀스를 재개시키도록 더 구성되고,
    상기 제어수단은 ROM의 어드레스를 지정하는 프로그램 카운터를 포함하고, 상기 제어수단은, 상기 파워 온 시퀀스를 정지시켰을 때의 동작의 시작부터 상기 파워 온 시퀀스를 재개시키는 것이 적당한지의 여부를 판정하고, 상기 파워 온 시퀀스를 정지시켰을 때의 동작의 시작부터 상기 파워 온 시퀀스를 재개시키는 것이 부적당하다고 판정했을 경우에는, 상기 파워 온 시퀀스를 정지시켰을 때 상기 프로그램 카운터에 의해 지정된 어드레스를 변경하도록 더 구성되는, 반도체 기억장치.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서, 상기 제어수단은, 상기 전압 수준이 역치 이하가 된 횟수가 일정수에 해당할 때, 정지된 동작을 재개시키는 것이 부적당하다고 판정하는, 반도체 기억장치.
KR1020180159381A 2018-01-30 2018-12-11 반도체 기억장치 및 반도체 기억장치의 동작 방법 KR102226964B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2018-013326 2018-01-30
JP2018013326A JP6467078B1 (ja) 2018-01-30 2018-01-30 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20190092247A KR20190092247A (ko) 2019-08-07
KR102226964B1 true KR102226964B1 (ko) 2021-03-12

Family

ID=65270630

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180159381A KR102226964B1 (ko) 2018-01-30 2018-12-11 반도체 기억장치 및 반도체 기억장치의 동작 방법

Country Status (5)

Country Link
US (1) US10665304B2 (ko)
JP (1) JP6467078B1 (ko)
KR (1) KR102226964B1 (ko)
CN (1) CN110097912B (ko)
TW (1) TWI718424B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210014335A (ko) 2019-07-30 2021-02-09 엘지디스플레이 주식회사 터치 디스플레이 장치
US11182308B2 (en) 2019-11-07 2021-11-23 Micron Technology, Inc. Semiconductor device with secure access key and associated methods and systems
US11030124B2 (en) 2019-11-07 2021-06-08 Micron Technology, Inc. Semiconductor device with secure access key and associated methods and systems
US11494522B2 (en) * 2019-11-07 2022-11-08 Micron Technology, Inc. Semiconductor device with self-lock security and associated methods and systems
US11132470B2 (en) * 2019-11-07 2021-09-28 Micron Technology, Inc. Semiconductor device with secure access key and associated methods and systems
JP2021140840A (ja) * 2020-03-03 2021-09-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP7048794B1 (ja) * 2021-05-06 2022-04-05 ウィンボンド エレクトロニクス コーポレーション 半導体装置および動作方法
CN115514724B (zh) * 2022-06-30 2023-08-18 苏州浪潮智能科技有限公司 一种交换芯片上电控制的方法、系统及设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7558114B2 (en) 2005-10-25 2009-07-07 Samsung Electronics Co., Ltd. Flash memory device capable of improving reliability
US20130265841A1 (en) * 2012-03-19 2013-10-10 Sandisk Technologies Inc. Immunity Against Temporary and Short Power Drops in Non-Volatile Memory
US9112488B2 (en) 2011-05-12 2015-08-18 Winbond Electronics Corp. Semiconductor memory device with a clock circuit for reducing power consumption in a standby state
US9395795B2 (en) 2013-09-20 2016-07-19 Apple Inc. System power management using communication bus protocols

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4080843B2 (ja) * 2002-10-30 2008-04-23 株式会社東芝 不揮発性半導体記憶装置
US7433247B2 (en) 2005-09-26 2008-10-07 Macronix International Co., Ltd. Method and circuit for reading fuse cells in a nonvolatile memory during power-up
JP2008269711A (ja) * 2007-04-20 2008-11-06 Elpida Memory Inc 半導体記憶装置
KR100897297B1 (ko) * 2008-02-15 2009-05-14 주식회사 하이닉스반도체 반도체 집적회로의 리셋 신호 생성 장치 및 방법
JP5568928B2 (ja) * 2009-09-08 2014-08-13 セイコーエプソン株式会社 記憶装置、基板、液体容器及びシステム
US8775854B2 (en) * 2009-11-13 2014-07-08 Marvell World Trade Ltd. Clock turn-on strategy for power management
JP2012038201A (ja) * 2010-08-10 2012-02-23 Buffalo Inc 外部記憶装置およびそのパワーオンリセット方法
JP5859839B2 (ja) * 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
JP2015064676A (ja) 2013-09-24 2015-04-09 株式会社東芝 情報処理装置、半導体装置、情報処理方法およびプログラム
US9557763B2 (en) * 2014-01-21 2017-01-31 Infineon Technologies Ag Electronic circuit and method for providing a clock signal
US9019793B1 (en) * 2014-02-06 2015-04-28 SK Hynix Inc. Semiconductor devices
CN105788633B (zh) * 2014-12-17 2020-02-14 华邦电子股份有限公司 快闪存储器、存储器模块、处理系统以及处理方法
CN106875975B (zh) * 2016-12-29 2019-11-15 北京兆易创新科技股份有限公司 一种退出死机状态的方法和装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7558114B2 (en) 2005-10-25 2009-07-07 Samsung Electronics Co., Ltd. Flash memory device capable of improving reliability
US9112488B2 (en) 2011-05-12 2015-08-18 Winbond Electronics Corp. Semiconductor memory device with a clock circuit for reducing power consumption in a standby state
US20130265841A1 (en) * 2012-03-19 2013-10-10 Sandisk Technologies Inc. Immunity Against Temporary and Short Power Drops in Non-Volatile Memory
US9395795B2 (en) 2013-09-20 2016-07-19 Apple Inc. System power management using communication bus protocols

Also Published As

Publication number Publication date
CN110097912A (zh) 2019-08-06
JP6467078B1 (ja) 2019-02-06
KR20190092247A (ko) 2019-08-07
TWI718424B (zh) 2021-02-11
TW201933344A (zh) 2019-08-16
JP2019133726A (ja) 2019-08-08
US10665304B2 (en) 2020-05-26
US20190237148A1 (en) 2019-08-01
CN110097912B (zh) 2021-04-27

Similar Documents

Publication Publication Date Title
KR102226964B1 (ko) 반도체 기억장치 및 반도체 기억장치의 동작 방법
KR100890016B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
KR100764053B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 방법
CN101154458B (zh) 多块存储器设备擦除方法及相关存储器设备
JP3737525B2 (ja) 半導体記憶装置
CN110033810B (zh) 半导体存储装置及其操作方法
US20110157978A1 (en) Nonvolatile semiconductor memory device and method of reading data from nonvolatile semiconductor memory device
KR102121951B1 (ko) 반도체 장치 및 그 동작 방법
US7974128B2 (en) Flash memory device capable of reduced programming time
US8199577B2 (en) Ripple programming of memory cells in a nonvolatile memory
CN111933208B (zh) 半导体存储装置
JP6908762B1 (ja) パワーダウン検出回路および半導体記憶装置
TWI727424B (zh) 半導體記憶裝置
JP3705925B2 (ja) Ｍｏｓ集積回路および不揮発性メモリ
US20220270691A1 (en) Semiconductor storage device
JP2022172612A (ja) 半導体装置および動作方法
JP2004247042A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant