JP2008269711A - 半導体記憶装置 - Google Patents

Abstract

【課題】 半導体記憶装置においては、アンチフューズを利用した冗長回路が使用されている。これらのアンチフューズの書き込み時には、書き込み工程とベリファイ工程の２つの工程が必要であり、テスト時間が長くなるという問題がある。
【解決手段】 本発明の半導体記憶装置は、クロックに同期させ、クロックの“Ｈｉｇｈ”レベル時に書き込み、次の“Ｌｏｗ”レベル時の書き込み高電圧の回復期間に、書き込まれたアンチフューズのベリファイを行う。このようにフューズへの書き込み、ベリファイを１つの工程で実施することからテスト時間の短縮が可能となる。
【選択図】 図１

Description

本発明は半導体記憶装置に係り、特に電気的にプログラム可能なアンチフューズ等の不揮発性記憶素子を備えた半導体記憶装置に関する。

半導体記憶装置は、年毎に大容量化、高集積化が進展している。例えばＤＲＡＭ（Dynamic Random Access Memory）においては、1Ｇビットの大容量製品が商品化されている。これらの大容量半導体記憶装置には、冗長回路が採用されている。冗長回路により不良ビットを予備的な置換セルに置き換えることで、半導体記憶装置の歩留まりを向上させている。この冗長回路においては、不良ビットのアドレスを不揮発性記憶素子（フューズ）に書き込み、記憶させることで予備的な置換セルへの置き換えが行われる。この冗長回路のフューズとしては、今までレーザーフューズが主として採用されている。レーザーフューズとは、ポリシリ配線や金属配線をレーザートリマ装置により切断することで、導通状態から非導通状態とするフューズである。レーザーフューズはレーザーにより物理的に切断することから、パッケージに組立した後には使用できない。

そのため組立工程以降に使用できるフューズを備えた冗長回路が検討され、最近はアンチフューズ（Anti Fuse）を不良メモリのアドレス記憶素子として使用した冗長回路が開発、採用されている。アンチフューズは容量の絶縁膜に臨界電圧値以上の高電圧を印加させ、破壊短絡させることで非導通状態から導通状態とするフューズである。アンチフューズの書き込みは電気的に行われることから、パッケージに組立した後にも書き込み可能となる。このように近年はアンチフューズを使用した冗長回路により、組立後の選別工程においても不良ビットを救済できるようになった。

一般的にこれらのアンチフューズには、半導体記憶装置に使用されるトランジスタ素子や容量素子がそのまま使用されている。例えば、トランジスタのゲート絶縁膜を容量絶縁膜とし、ゲート電極を１つの電極とし、ソース拡散層と、ドレイン拡散層及びサブストレートを対向電極とする容量を形成する。またＤＲＡＭにおいては、メモリセルの容量素子が使用され、容量電極とサブストレートを対向電極とする。これらのアンチフューズの書き込み（プログラミング）は、容量絶縁膜を高電圧により破壊短絡させ、容量電極と対向電極（ソース拡散層、ドレイン拡散層、サブストレート）間とをオーミック接続することで書き込みされる。

この書き込みは高電圧を印加することで容量絶縁膜を破壊短絡し、容量の両電極間をオーミック接続することで行われる。しかし、この書き込みにおいて容量絶縁膜がソフトブレークダウンし、半導体基板とのオーミック接続が不十分となることがある。オーミック接続が不十分の場合には、その短絡抵抗が高抵抗値であり、フューズの誤読み出し、さらに冗長回路の救済ミスとなる。このようにアンチフューズの誤書き込みが発生する。そのためフューズへの書き込み後には、その書き込み状態を判定するベリファイ（Verify）工程が必要となる。

そこで、従来のアンチフューズの書き込み及びベリファイについて図３、４を参照して説明する。図３にはアンチフューズと、その書き込み用回路、読み出し用回路、ベリファイ用回路を含む電気フューズ回路関係の回路構成図、図４にはそのタイミングチャートを示す。電気フューズ回路Ｂ０〜Ｂｎは、それぞれアンチフューズと、書き込み用回路と、読み出し用回路と、ベリファイ用回路から構成されている。ここで、アンチフューズＡＦ―bit０〜bitｎは、冗長回路に置換される不良メモリビットを指定するアドレスビットbit０〜bitｎに対応して設けられている。さらに、電気フューズ回路Ｂ０〜Ｂｎの各出力は判定回路に入力されている。

これらの回路はクロックＣＬＫに同期して動作し、この動作電圧は例えば１．８ボルトである。そして、アンチフューズへの書き込みは書き込み用回路により行われる。テスト信号ＴＥＳＴ１を“Ｈｉｇｈ”レベルとすると（図４ ＴＥＳＴ１）、アンチフューズへの書き込みモードとなり、クロックＣＬＫが“Ｈｉｇｈ”レベルのときにアンチフューズへの書き込みが行われる。アンチフューズＡＦ―bit０〜bitｎのうちフューズセレクト信号０〜ｎのいずれかにより選択されたアンチフューズに対し、アドレス信号の論理レベルに応じた書き込みが行われる。

例えば、フューズセレクト信号０が“Ｈｉｇｈ”レベル、電気フューズ回路Ｂ０に入力されるアドレス信号が“Ｈｉｇｈ”レベルのときに、アンド回路ＡＮＤ２の出力が“Ｈｉｇｈ”レベルとなり、この出力を受けた印加回路ＳＶＴ１により、電圧発生回路（図示省略）で発生された高電圧（ＶＰＰＳＶＴ）がアンチフューズＡＦ―bit０の節点Ｎ００に印加されるように制御される。また、テスト信号ＴＥＳＴ１が“Ｈｉｇｈ”レベルであり、印加回路ＳＶＴ２により高電圧（ＶＢＢＳＶＴ）がアンチフューズＡＦ―bit０の節点Ｎ００の対極側に印加されるように制御される。この結果、アンチフューズが破壊され、アンチフューズへの書き込みが行われる。アンチフューズＡＦ―bit０の節点Ｎ００の対極側に印加される電圧（ＶＢＢＳＶＴ）は、アンチフューズ節点Ｎ００への書き込み電圧（ＶＰＰＳＶＴ）と対であり、アンチフューズに両端に高電圧を供給することから、高電圧（ＶＢＢＳＶＴ）と呼称する。

アドレス信号が“Ｌｏｗ”レベルのときには、アンド回路ＡＮＤ２の出力が“Ｌｏｗ”レベルとなり、高電圧（ＶＰＰＳＶＴ）が印加回路よりアンチフューズに印加されないように制御される。このときは、アンチフューズは破壊されず、アンチフューズへの書き込みは行われない。このように、電気フューズ回路Ｂ０〜Ｂｎのアンド回路ＡＮＤ２が出力する論理レベルに応じて、アンチフューズＡＦ―bit０〜bitｎに対する書き込み動作が制御される。つまり、ここではアドレス信号がフューズ書き込みデータ（情報）となっている。

このように、テスト信号ＴＥＳＴ１が“Ｈｉｇｈ”レベルの期間に、フューズセレクト信号によりアンチフューズＡＦ―bit０〜bitｎが順次選択され、アドレス信号に応じた書き込みが行われる。この書き込みにおいては、例えばクロックＣＬＫの“Ｈｉｇｈ”レベルの期間は５０ｍｓに設定され、この期間、印加回路ＳＶＴ１及びＳＶＴ２は、電圧発生回路（図示省略）で発生された高電圧（例えば、ＶＰＰＳＶＴ＝６．５ボルト、ＶＢＢＳＶＴ＝−３．５ボルトに設定される。）をアンチフューズに印加する。書き込み時の破壊によりアンチフューズがオーミック接続に変化し、このとき高電圧は、約２分の１程度の電圧にまで低下する。そのため、次のアンチフューズに書き込み行うためには、高電圧を元の電圧まで回復させる電圧回復期間が必要となる。この電圧回復期間は、１０ｍｓ以上の期間が必要であり、クロックＣＬＫの“Ｌｏｗ”レベル期間が電圧回復期間となる。そのためクロックＣＬＫの “Ｌｏｗ”レベル期間として、例えば５０ｍｓに設定される。この結果、ロングサイクルの低周波クロックが用いられることになる。

アンチフューズＡＦ―bit０〜bitｎへの書き込みが終了した時点で、テスト信号ＴＥＳＴ１が“Ｌｏｗ”レベルに、テスト信号ＴＥＳＴ２が“Ｈｉｇｈ”レベルに変化する（図４ ＴＥＳＴ２）。テスト信号ＴＥＳＴ２が“Ｈｉｇｈ”レベル、クロックＣＬＫが“Ｈｉｇｈ”レベルのときにアンチフューズのベリファイが実施される。テスト信号ＴＥＳＴ１が“Ｌｏｗ”レベルであることから、アンド回路ＡＮＤ２の出力が“Ｌｏｗ”レベルとなり、書き込み用回路は、アンチフューズＡＦ―bit０の両端へ印加する電圧を遷移させる。印加回路ＳＶＴ１は、高電圧（ＶＰＰＳＶＴ）の供給を停止し、フューズ節点Ｎ００に対してハイインピーダンス状態となる。また、印加回路ＳＶＴ２は、アンチフューズＡＦ―bit０のフューズ節点Ｎ００の対極側の電圧を、ＶＢＢＳＶＴ＝−３．５ボルトから、０ボルトとするように制御する。

ベリファイは、読み出し用回路、ベリファイ用回路及び判定回路により行われるが、まず、読み出し用回路の動作について電気フューズ回路Ｂ０を例に説明する。テスト信号ＴＥＳＴ２が“Ｈｉｇｈ”レベルとなると、ＮＡＮＤ１の出力で制御されるＰチャンネルＭＯＳトランジスタＰＴ１が、クロックＣＬＫの “Ｈｉｇｈ”レベル期間に導通する。さらに、フューズセレクト信号０により選択されるＮチャンネルＭＯＳトランジスタＮＴ１が導通し、フューズ節点Ｎ００は、プリチャージ節点Ｎ２０と導通する。このプリチャージ節点Ｎ２０は、テスト信号ＴＥＳＴ２が“Ｌｏｗ”レベル期間（アンチフューズへの書き込み期間）にＰチャンネルＭＯＳトランジスタＰＴ３により“Ｈｉｇｈ”レベルにプリチャージされているものである。

アンチフューズに書き込みが行われた場合、つまり破壊されている場合には、アンチフューズはオーミック接続となる。このため、読み出し時には、ＰチャンネルＭＯＳトランジスタＰＴ１、ＮチャンネルＭＯＳトランジスタＮＴ１及びアンチフューズＡＦ―bit０を介して、プリチャージ節点Ｎ２０の電圧が放電され“Ｌｏｗ”レベルとなる。アンチフューズに書き込みが行われなかった場合、つまり破壊されていない場合には、アンチフューズは絶縁性を維持しているため、読み出し時にプリチャージ節点Ｎ２０の電圧をそのまま“Ｈｉｇｈ”レベルに維持する。つまり、プリチャージ節点Ｎ２０は、アンチフューズに書き込まれている場合には“Ｌｏｗ”レベル、アンチフューズに書き込まれていない場合には“Ｈｉｇｈ”レベルとなる。

アンプＡＭＰにより、このＡＭＰの一方の入力であるプリチャージ節点Ｎ２０の電圧とＡＭＰの他方の入力であるリファレンス電圧とを比較する。アンプＡＭＰは、プリチャージ節点Ｎ２０の電圧がリファレンス電圧よりも高いレベル（“Ｈｉｇｈ”）なら論理レベル“Ｌｏｗ”を出力し、リファレンス電圧よりも低いレベル（“Ｌｏｗ”）なら論理レベル“Ｈｉｇｈ”を出力するように構成されている。

さらに、ベリファイ用回路を構成する一致回路ＥＸ−ＯＲにより、アンプＡＭＰの出力とアドレス信号とが比較される。一致回路ＥＸ−ＯＲは、２入力の論理レベルが一致の場合には“Ｌｏｗ”レベル、 不一致の場合には“Ｈｉｇｈ”レベルを出力する。つまり、“Ｈｉｇｈ”レベルのアドレス信号によりアンチフューズに書き込み(破壊)をした場合は、一致回路ＥＸ−ＯＲの入力は“Ｈｉｇｈ”レベルで一致し、“Ｌｏｗ”レベルのアドレス信号によりアンチフューズに書き込み(破壊)をしなかった場合は、一致回路ＥＸ−ＯＲの入力は“Ｌｏｗ”レベルで一致する。いずれの場合も一致回路ＥＸ−ＯＲの出力は“Ｌｏｗ”レベルとなる。そして、一致回路ＥＸ−ＯＲの２入力の論理レベルが一致しない場合、一致回路ＥＸ−ＯＲの出力は“Ｈｉｇｈ”レベルとなる。

この出力が、アンド回路ＡＮＤ３に入力され、フューズセレクト信号０により選択されているアンチフューズＡＦ−ｂｉｔ０のベリファイ結果信号として節点Ｎ１０に出力される。ここで、アンド回路ＡＮＤ３にテスト信号ＴＥＳＴ２が入力されているのは、ベリファイ以外のときに、ベリファイ結果信号節点Ｎ１０〜Ｎ１ｎに“Ｈｉｇｈ”レベルが出力され、無用にＮチャンネルＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎが導通するのを防止するためである。

このように、テスト信号ＴＥＳＴ２が“Ｈｉｇｈ”レベルの期間に、フューズセクト信号によりアンチフューズＡＦ―bit０〜bitｎが順次選択され、ベリファイが行われる。アンチフューズＡＦ−ｂｉｔ０〜ｎのベリファイ結果信号節点Ｎ１０〜Ｎ１ｎは、それぞれ判定回路を構成するＮチャンネルＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎの各ゲートに接続される。ベリファイ動作の前には、テスト信号ＴＥＳＴ２は“Ｌｏｗ”レベルとなっており、ベリファイ判定信号出力端はＰチャンネルＭＯＳトランジスタＰＴ２によりプリチャージされている。

そして、アンチフューズのベリファイ結果に１つでも不一致がある場合には、この不一致のあったベリファイ結果信号節点（Ｎ１０〜Ｎ１ｎのいずれか）が“Ｈｉｇｈ”レベルとなり、これに接続されたＮチャンネルＭＯＳトランジスタが導通する。その結果、ベリファイ判定信号出力端のプリチャージ電圧が放電され、“Ｌｏｗ”レベルに変化することで、ベリファイでは不良と判定する。一方、全てのベリファイ結果が一致している場合には、ベリファイ結果信号節点Ｎ１０〜Ｎ１ｎは全て“Ｌｏｗ”レベルとなり、ＮチャンネルＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎは全て非導通となる。この結果、ベリファイ判定信号出力端のプリチャージ電圧、つまり“Ｈｉｇｈ”レベルが維持され、ベリファイでは良と判定する。このようにしてアンチフューズの書き込みが正常に行われたどうかの判定が行われる。つまり、ベリファイ判定信号出力端は、全てのアンチフューズ書き込みが正常な場合には“Ｈｉｇｈ”レベル、１つでもフェイルの場合には“Ｌｏｗ”レベルとなる（図４ Verify判定信号）。

これらのアンチフューズの書き込みは、容量絶縁膜を破壊し、オーミック接続とするために長パルス幅の、高電圧を印加する必要がある。また１つのフューズへの書き込み完了時には、高電圧はＶＰＰＳＶＴとＶＢＢＳＶＴとの中間電圧程度まで低下し、元の高電圧に回復させるための電圧回復期間が必要となる。図３に示した例のように、従来は、クロックＣＬＫの“Ｌｏｗ”レベル期間を、この電圧回復期間に当てるためにのみ使用していた。そのため、書き込み工程が終了した後に、別にベリファイ工程が必要となり、アンチフューズへの書き込み、ベリファイ工程は２工程として実施されることになる。アンチフューズがセレクトされて書き込み、そして再度アンチフューズがセレクトされてベリファイされる。そのためアンチフューズの書き込み、ベリファイ工程のテスト時間が長くなるという問題がある。

半導体記憶装置に使用される冗長回路に関する特許文献として下記特許文献がある。特許文献１(特開２００３−２６３９００)には、フューズの書き込み状態を、通常モードよりも厳しい条件で判定する技術が開示されている。特許文献２（特開２００６−１０８３９４）には、フューズを多重化し、その読み出しを論理和とすることでフューズへの書き込みを確実にする技術が開示されている。特許文献３（特開２００１−２３３９３）には、冗長回路による１回目の救済の後で、２回目の救済も可能とする技術が開示されている。特許文献４(特開２００３−７７２８８)には、ＣＰＵを備え不良救済可能なメモリシステムに関する技術が開示されている。

特許文献５(特開２００１−６７８９３)には、フューズをプリチャージした後にフューズ状態を検出する技術が開示されている。しかし上記先行文献には、本発明の課題や、その課題を解決する技術的思想に関する記載がなく、本発明を示唆するものではない。

特開２００３−２６３９００号公報 特開２００６−１０８３９４号公報 特開２００１−２３３９３号公報 特開２００３−７７２８８号公報 特開２００１−６７８９３号公報

半導体記憶装置においては、冗長回路の不揮発性記憶素子として電気的にプログラム可能なアンチフューズが使用されている。このアンチフューズの書き込みには、書き込み工程と、アンチフューズの書き込み状態を検出するベリファイ工程との２工程が必要であり、テスト時間が長いという問題がある。本発明の目的は、これらの課題に鑑み、ベリファイ工程を書き込み工程の高電圧回復期間に実施し、テスト工程を１工程とすることでテスト時間の短縮をすることにある。

なお、本発明は、アンチフューズの書き込み、ベリファイ工程に適用できるのみでなく、各種の電気的にプログラム可能な不揮発性記憶素子にも適用できるものである。

本発明は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本発明に含まれることは言うまでもない。

本発明の半導体記憶装置は、不揮発性記憶素子と、電圧発生回路で発生した電圧を前記不揮発性記憶素子に印加してデータ書き込みを行う書き込み回路と、データ書き込み後の前記電圧の電圧回復期間に、前記不揮発性記憶素子に書き込まれたデータを読み出す読み出し回路と、を備えたことを特徴とする。

本発明の半導体記憶装置においては、クロックに同期して前記書き込みと前記読み出しを行い、前記不揮発性記憶素子に対するデータ書き込みと、前記不揮発性記憶素子からのデータ読み出しとを１クロック周期内で行うことを特徴とする。

本発明の半導体記憶装置においては、前記クロックの第１論理レベル期間に前記不揮発性記憶素子にデータ書き込みを行い、前記クロックの第２論理レベル期間における前記電圧回復期間に前記不揮発性記憶素子からのデータ読み出しを行うことを特徴とする。

また、本発明の半導体記憶装置は、不揮発性記憶素子と、電圧発生回路で発生した電圧を前記不揮発性記憶素子に印加してデータ書き込みを行う書き込み回路と、データ書き込み後の前記電圧の電圧回復期間に、前記不揮発性記憶素子に書き込まれたデータを読み出す読み出し回路と、前記読み出し回路により前記不揮発性記憶素子からの読み出しデータをベリファイするベリファイ回路と、を備えたことを特徴とする。

本発明の半導体記憶装置においては、クロックに同期して前記書き込みと前記読み出しを行い、前記不揮発性記憶素子に対する書き込みと、前記不揮発性記憶素子から読み出したデータのベリファイとを１クロック周期内で行うことを特徴とする。

本発明の半導体記憶装置においては、前記クロックの第１論理レベル期間に前記不揮発性記憶素子にデータ書き込みを行い、前記クロックの第２論理レベル期間における前記電圧回復期間に前記不揮発性記憶素子から読み出したデータのベリファイを行うことを特徴とする。

本発明の半導体記憶装置においては、前記書き込み回路に、前記不揮発性記憶素子を選択する選択信号と、書き込みデータと、前記クロックとが入力され、前記選択信号により選択された前記不揮発性記憶素子に対し、前記書き込みデータの論理レベルに基づいて前記クロックの第１論理レベル期間に前記データ書き込みを行うことを特徴とする。

本発明の半導体記憶装置においては、前記電圧発生回路が前記半導体記憶装置に内蔵され、外部より供給される外部供給電圧に基づいて前記不揮発性記憶素子に印加する電圧を発生することを特徴とする。

本発明の半導体記憶装置においては、前記電圧発生回路が発生する電圧の絶対値は、前記外部供給電圧の絶対値より高いことを特徴とする。

本発明の半導体記憶装置においては、前記読み出し回路が、一方の入力端の入力電圧レベルと他方の入力端の基準電圧レベルとを比較するアンプを備えると共に、前記ベリファイ回路が、前記アンプからの比較結果の出力と前記書き込みデータとの一致不一致を検出する一致回路を備え、
前記電圧回復期間に、前記不揮発性記憶素子の節点と前記アンプの一方の入力端とが導通され、前記入力電圧レベルと前記基準電圧レベルとの前記アンプによる比較結果を前記読み出し回路が出力し、該出力と前記書き込みデータとの一致不一致の一致回路による検出結果を前記ベリファイ回路が出力することを特徴とする。

本発明の半導体記憶装置においては、判定回路は、前記ベリファイ回路が出力する前記検出結果を入力としてベリファイ判定信号を出力するものであって、前記ベリファイ回路が不一致の前記検出結果を出力したときに前記ベリファイ判定信号の論理レベルが反転することを特徴とする。

本発明の半導体記憶装置は、アンチフューズ等の電気的にプログラム可能な不揮発性記憶素子への書き込み時の電圧回復期間にベリファイを実施するものである。電気的にプログラム可能な不揮発性記憶素子の書き込み工程において、例えば、クロックの“Ｈｉｇｈ”レベル期間を書き込み工程期間とし、次の“Ｌｏｗ”レベル期間の高電圧の回復期間をベリファイ工程とする。このように、ベリファイ工程を、書き込み工程での電圧回復期間に行うことで、ベリファイ工程を新たな別工程として行う必要がなくなり、テスト時間を短縮できる効果が得られる。

本発明の半導体記憶装置におけるアンチフューズの書き込み及びベリファイについて、図１、２を参照して詳細に説明する。図１にはアンチフューズと、その書き込み用回路、読み出し用回路、ベリファイ用回路及び判定回路を含む電気フューズ回路関係の回路構成図、図２にはそのタイミングチャートを示す。電気フューズ回路Ｂ０〜Ｂｎは、それぞれアンチフューズと、書き込み用回路と、読み出し用回路と、ベリファイ用回路とから構成されている。ここで、アンチフューズＡＦ―bit０〜bitｎは、冗長回路に置換される不良メモリビットを指定するアドレスビットbit０〜bitｎに対応して設けられている。電気フューズ回路Ｂ０〜Ｂｎについて、夫々の回路構成、動作は同様であることから、以下の説明は、主に電気フューズ回路Ｂ０に関して行うことにする。

まず、本発明の書き込み動作について、図１中の書き込み用回路を用いて説明する。図１に示す電気フューズ回路関係の回路構成は、例えば１．８ボルトで動作し、書き込みは、テスト信号ＴＥＳＴ１が“Ｈｉｇｈ”レベルとなり（図２ ＴＥＳＴ１）、さらにクロックＣＬＫが“Ｈｉｇｈ”レベルのときに行われる。アンド回路ＡＮＤ１は、クロックＣＬＫとテスト信号ＴＥＳＴ１とを入力とし、クロックＣＬＫ１（図２ ＣＬＫ１）を出力する。このクロックＣＬＫ１はアンド回路ＡＮＤ２に入力される。

アンド回路ＡＮＤ２は、クロックＣＬＫ１とアドレス信号とフューズセレクト信号（図２ フューズセレクト信号）とを入力とし、その出力を印加回路ＳＶＴ１及び印加回路ＳＶＴ２に出力する。フューズセレクト信号０〜ｎは、アンチフューズＡＦ―bit０〜ＡＦ―bitｎの夫々に対応しており、これらのいずれかを選択する信号である。また、アドレス信号は、そのアドレスデータの各ビットに対応して、“Ｈｉｇｈ”又は“Ｌｏｗ”レベルとなる信号である。印加回路ＳＶＴ１及び印加回路ＳＶＴ２は、アンド回路ＡＮＤ２が出力する論理レベルに応じて、アンチフューズＡＦ―bit０への書き込みを行う。

アンチフューズＡＦ―bit０がフューズセレクト信号０により選択され、アドレス信号が“Ｈｉｇｈ”レベルの場合には、クロックＣＬＫが“Ｈｉｇｈ”レベルの期間にアンド回路ＡＮＤ２の出力も“Ｈｉｇｈ”レベルとなる。この出力を受けた印加回路ＳＶＴ１及び印加回路ＳＶＴ２により、電圧発生回路（図示省略）で発生された高電圧（ＶＰＰＳＶＴ及びＶＢＢＳＶＴ）がアンチフューズＡＦ―bit０に印加されるように制御され、書き込みが行われる。つまり、書き込み時の高電圧によりアンチフューズＡＦ―bit０の絶縁膜が破壊される。一方、アドレス信号が“Ｌｏｗ”レベルの場合には、アンド回路ＡＮＤ２の出力が“Ｌｏｗ”レベルとなり、高電圧（ＶＰＰＳＶＴ及びＶＢＢＳＶＴ）がアンチフューズＡＦ―bit０に印加されないように制御され、書き込みは行われない。つまり、アンチフューズＡＦ―bit０の絶縁膜は破壊されない。

この書き込みにおいては、例えばクロックＣＬＫの“Ｈｉｇｈ”レベルの期間は５０ｍｓに設定され、この期間、印加回路は、電圧発生回路（図示省略）で発生された高電圧（例えば、ＶＰＰＳＶＴ＝６．５ボルト、ＶＢＢＳＶＴ＝−３．５ボルトに設定される。）をアンチフューズに印加する。容量絶縁膜を破壊し、オーミック接続とするためには、このように長いパルス幅の高電圧を印加する必要がある。書き込み時の破壊によりアンチフューズがオーミック接続となり、このとき高電圧は約２分の１程度の電圧にまで低下する。そのため、次のアンチフューズに書き込み行うためには、高電圧を元の電圧まで回復させる電圧回復期間が必要となる。この電圧回復期間は、本発明でも１０ｍｓ以上の期間が必要であり、クロックの“Ｌｏｗ”レベル期間が電圧回復期間となる。そのためクロックＣＬＫの “Ｌｏｗ”レベル期間として、例えば５０ｍｓに設定される。この結果、ロングサイクルの低周波クロックが用いられることになる。

上記したようにテスト信号ＴＥＳＴ１が“Ｈｉｇｈ”レベルで、クロックＣＬＫが“Ｈｉｇｈ”レベルの期間にフューズへの書き込みを実施する。さらにクロックＣＬＫが“Ｌｏｗ”レベルの期間に、書き込み高電圧の回復、さらに、後述する書き込みされたフューズのベリファイが行われる。また、この書き込み期間には、後述する読み出し用回路のナンド回路ＮＡＮＤ１の出力が “Ｈｉｇｈ”レベルであることから、ＰチャンネルＭＯＳトランジスタＰＴ１が非導通となり、高電圧ＶＰＰＳＶＴは後段のアンプ及びベリファイ用回路には伝達されない。

さらに、この書き込み期間はクロックＣＬＫ１が“Ｈｉｇｈ”レベルのため、アンド回路ＡＮＤ４の出力であるプリチャージ信号Ｐ１は“Ｌｏｗ”レベルとなり、プリチャージ節点Ｎ２０は、ＰチャンネルＭＯＳトランジスタＰＴ３により“Ｈｉｇｈ”レベルにプリチャージされる。一方、クロックＣＬＫ１が“Ｈｉｇｈ”レベルであることから、インバータ回路ＩＮＶ１の出力を受けて、アンド回路ＡＮＤ３の出力であるベリファイ結果信号節点Ｎ１０は“Ｌｏｗ”レベルとなる。また、選択されていない電気フューズ回路Ｂｎにおいてはフューズ選択信号が“Ｌｏｗ”レベルであり、節点Ｎ２ｎはプリチャージレベル（“Ｈｉｇｈ”レベル）、節点Ｎ１ｎは“Ｌｏｗ”レベルである。

なお、上記の印加回路へ供給する電圧であるＶＰＰＳＶＴおよびＶＢＢＳＶＴを発生する電圧発生回路は、本発明の半導体記憶装置に備えても良いし、本発明の半導体記憶装置に備えずに外部に備えても良い。つまり、高電圧のＶＰＰＳＶＴおよびＶＢＢＳＶＴは、外部から供給された電源電圧（例えば１．８ボルト）を本発明の半導体記憶装置内で昇圧して生成しても良いし、外部から直接供給しても良い。なお、電圧ＶＢＢＳＶＴは、印加回路ＳＶＴ２により制御された電圧としてアンチフューズに印加しても良いし、例えば、ＶＢＢＳＶＴとして接地電位が設定される場合等は印加回路ＳＶＴ２を介さずに直接アンチフューズに印加しても良い。

次に、読み出し、ベリファイ関係の回路、およびその動作について説明する。読み出し及びベリファイは一体で行われることから、特に断らない限り、ベリファイ動作は読み出し動作を含むものとする。ベリファイは、図１の読み出し用回路、ベリファイ用回路、及び判定回路により行われるが、まず、読み出し用回路及びその動作について説明する。読み出し用回路は、インバータ回路ＩＮＶ１、２、アンド回路ＡＮＤ４、ナンド回路ＮＡＮＤ１、ＮチャンネルＭＯＳトランジスタＮＴ１、ＰチャンネルＭＯＳトランジスタＰＴ１、プリチャージ用のＰチャンネルＭＯＳトランジスタＰＴ３、アンプＡＭＰから構成される。

テスト信号ＴＥＳＴ１は、書き込み時から引き続きベリファイ時においても“Ｈｉｇｈ”レベルを維持している。また、フューズセレクト信号０も、選択したアンチフューズＡＦ―bit０への書き込み時から引き続き“Ｈｉｇｈ”レベルを維持している。アドレス信号は、そのアドレスデータの各ビットに対応して、“Ｈｉｇｈ”又は“Ｌｏｗ”レベルとなる信号であり、やはり書き込み時の論理レベルを維持している。

ここで、クロックＣＬＫが“Ｈｉｇｈ”から“Ｌｏｗ”レベルとなると、印加回路ＳＶＴ１及び印加回路ＳＶＴ２からの高電圧ＶＰＰＳＶＴおよびＶＢＢＳＶＴのアンチフューズＡＦ―bit０への電圧印加が終了する。そして、印加回路ＳＶＴ１はフューズ節点Ｎ００に対してハイインピーダンス状態となる。また印加回路ＳＶＴ２は、アンチフューズＡＦ−bit0のフューズ節点Ｎ００の対極側（ＶＢＢＳＶＴ印加側）を０ボルトとなるように制御する。そして、このクロックＣＬＫの“Ｈｉｇｈ”から“Ｌｏｗ”レベルへの変化と共に、高電圧ＶＰＰＳＶＴおよびＶＢＢＳＶＴの電圧回復期間となる。このとき、ＮＡＮＤ１の出力で制御されるＰチャンネルＭＯＳトランジスタＰＴ１が導通する。フューズセレクト信号０は“Ｈｉｇｈ”レベルを維持しているため、ＮチャンネルＭＯＳトランジスタＮＴ１は導通しており、フューズ節点Ｎ００は、プリチャージ節点Ｎ２０と導通する。一方、プリチャージ信号Ｐ１（アンド回路ＡＮＤ４の出力）で制御されるＰチャンネルＭＯＳトランジスタＰＴ３により、このプリチャージ節点Ｎ２０は、書き込み時に“Ｈｉｇｈ”レベルにプリチャージされている。そして、ベリファイ時にはクロックＣＬＫが “Ｌｏｗ”レベルとなり、ＰチャンネルＭＯＳトランジスタＰＴ３は非導通状態となる。

そして、アンチフューズに書き込みが行われた場合、つまり破壊されている場合には、アンチフューズはオーミック接続となり、ＰチャンネルＭＯＳトランジスタＰＴ１、ＮチャンネルＭＯＳトランジスタＮＴ１及びアンチフューズＡＦ―bit０を介してプリチャージ節点Ｎ２０の電圧を“Ｌｏｗ”レベルに放電させる。アンチフューズに書き込みが行われなかった場合、つまり破壊されていない場合には、アンチフューズは絶縁性を維持しているため、プリチャージ節点Ｎ２０の電圧をそのまま“Ｈｉｇｈ”レベルに維持する。つまり、プリチャージ節点Ｎ２０は、アンチフューズに書き込まれている場合には“Ｌｏｗ”レベル、アンチフューズに書き込まれていない場合には“Ｈｉｇｈ”レベルとなる。

アンプＡＭＰは、このＡＭＰの一方の入力であるプリチャージ節点Ｎ２０の電圧と、ＡＭＰの他方の入力であるリファレンス電圧との大小を比較する。アンプＡＭＰは、プリチャージ節点Ｎ２０電圧が、リファレンス電圧よりも高いレベル（“Ｈｉｇｈ”）なら論理レベル“Ｌｏｗ”を出力し、リファレンス電圧よりも低いレベル（“Ｌｏｗ”）なら論理レベル“Ｈｉｇｈ”を出力するように構成されている。

さらに、ベリファイ用回路は、一致回路ＥＸ−ＯＲ及びアンド回路ＡＮＤ３から構成される。一致回路ＥＸ−ＯＲは、図３に示した従来のものと同様であり、一致回路ＥＸ−ＯＲにより、アンプＡＭＰの出力とアドレス信号との論理レベルの一致、不一致を判定する。一致回路ＥＸ−ＯＲは、２入力の論理レベルが一致の場合には“Ｌｏｗ”レベル、 不一致の場合には“Ｈｉｇｈ”レベルを出力する。つまり、“Ｈｉｇｈ”レベルのアドレス信号によりアンチフューズに書き込み(破壊)をした場合は、一致回路ＥＸ−ＯＲの入力は“Ｈｉｇｈ”レベルで一致し、“Ｌｏｗ”レベルのアドレス信号によりアンチフューズに書き込み(破壊)をしなかった場合は、一致回路ＥＸ−ＯＲの入力は“Ｌｏｗ”レベルで一致する。いずれの場合も一致回路ＥＸ−ＯＲの出力は“Ｌｏｗ”レベルとなる。そして、一致回路ＥＸ−ＯＲの２入力の論理レベルが一致しない場合、一致回路ＥＸ−ＯＲの出力は“Ｈｉｇｈ”レベルとなる。

この一致回路ＥＸ−ＯＲの出力が、アンド回路ＡＮＤ３に入力され、フューズセレクト信号０により選択されているアンチフューズＡＦ−ｂｉｔ０のベリファイ結果信号として節点Ｎ１０に出力される。ここで、アンド回路ＡＮＤ３にクロックＣＬＫ１の反転信号が入力されており、ベリファイ以外のときに、ベリファイ結果信号節点Ｎ１０〜Ｎ１ｎに“Ｈｉｇｈ”レベルが出力され、無用にＮチャンネルＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎが導通するのを防止できる。

次に、判定回路は、各電気フューズ回路Ｂ０〜Ｂｎのベリファイ結果信号節点Ｎ１０〜Ｎ１ｎに夫々のゲートが接続されるＮチャンネルＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎと、プリチャージ用のＰチャンネルＭＯＳトランジスタＰＴ２から構成される。ＮチャンネルＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎの夫々のドレインは共通接続され、さらにプリチャージ用のＰチャンネルＭＯＳトランジスタＰＴ２のドレインに接続されてベリファイ判定信号出力端となる。また、ＮチャンネルＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎの各ソースは接地電位に接続される。プリチャージ用のＰチャンネルＭＯＳトランジスタＰＴ２のソースは電源電位に、ゲートはテスト信号ＴＥＳＴ１に接続される。

電気フューズ回路Ｂ０を例に説明すると、アンチフューズＡＦ−ｂｉｔ０のベリファイ結果信号節点Ｎ１０は、ＮチャンネルＭＯＳトランジスタＮＴ１０のゲートに接続される。一方、ベリファイ判定信号出力端は、書き込み開始前のテスト信号ＴＥＳＴ１の“Ｌｏｗ”レベル期間に、ＰチャンネルＭＯＳトランジスタＰＴ２により“Ｈｉｇｈ”レベルにプリチャージされている。アンチフューズのベリファイ結果が不一致の場合には、ベリファイ結果信号節点Ｎ１０が“Ｈｉｇｈ”レベルとなり（図２ Ｎ１０）、ベリファイ判定信号出力端のプリチャージ電圧がＮチャンネルＭＯＳトランジスタＮＴ１０を介して放電されて“Ｌｏｗ”レベルに変化する。ベリファイ結果が一致している場合には、ベリファイ判定信号出力端のプリチャージ電圧を維持する。このようにしてアンチフューズの書き込みが正常に行われたどうかの判定が行われ、ベリファイ判定信号出力端の電圧は、フューズ書き込みが正常な場合には “Ｈｉｇｈ”レベル、判定結果がフェイルの場合には“Ｌｏｗ”レベルとなる。

以上から明らかなように、１つのアンチフューズに対して、書き込みおよびベリファイが、1クロック周期で可能となるものである。しかも、ベリファイは、書き込み後の半クロック周期内の電圧回復期間に可能となるものである。

このベリファイを電気フューズ回路Ｂ０〜Ｂｎのアンチフューズについて繰り返す。アンチフューズＡＦ―bit０〜bitｎのベリファイ結果のうち１つでも不一致がある場合には、この不一致のあったベリファイ結果信号節点（Ｎ１０〜Ｎ１ｎのいずれか）が“Ｈｉｇｈ”レベルとなり、これに接続されたＮチャンネルＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎのいずれかが導通する。その結果、ベリファイ判定信号出力端のプリチャージ電圧が放電されて“Ｌｏｗ”レベルに変化し、ベリファイでは不良と判定する。

一方、全てのベリファイ結果が一致している場合には、そのベリファイ結果信号節点Ｎ１０〜Ｎ１ｎは全て“Ｌｏｗ”レベルとなり、ＮチャンネルＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎは全て非導通のままである。この結果、ベリファイ判定信号出力端のプリチャージ電圧、つまり“Ｈｉｇｈ”レベルが、全てのアンチフューズに対する書き込み及びベリファイが完了するまで維持され、ベリファイでは良と判定する。このようにアンチフューズの書き込みが正常に行われたどうかの判定が行われる。つまり、ベリファイ判定信号出力は、全てのアンチフューズ書き込みが正常に行われた場合には“Ｈｉｇｈ”レベル、期待通りの書き込みが行われなかったアンチフューズが１つでもある場合には“Ｌｏｗ”レベルとなる。

このようにして、テスト信号ＴＥＳＴ１が“Ｈｉｇｈ”レベルの期間に、フューズセレクト信号０〜ｎによりアンチフューズＡＦ―bit０〜bitｎが順次選択され、各アンチフューズに対する書き込みとベリファイとが１クロック周期内で行われる。そして、全てのアンチフューズＡＦ―bit０〜bitｎに対して、アドレス信号に応じた書き込みとベリファイが完了した時点でベリファイ判定信号出力が“Ｈｉｇｈ”レベルを保持していたときに、ベリファイは良と判定する。

述したように、クロックＣＬＫの“Ｈｉｇｈ”レベル期間に、アンチフューズへの書き込みが行われ、“Ｌｏｗ”レベル期間となった高電圧の電圧回復期間にベリファイが行われる。そのため、フューズセレクト信号による選択によってアンチフューズＡＦ−ｂｉｔ０〜ｎに対する同様の処理が繰り返されるが、各アンチフューズに対する選択回数は１回であり、しかもクロックＣＬＫの１周期のみの選択となる。このようにアンチフューズへの書き込み、ベリファイを１つの工程で実施することからテスト時間の短縮が可能となる。本発明によれば、書き込み工程と、ベリファイ工程とを１つのサイクルで実施でき、テスト時間が短縮できるアンチフューズを備えた半導体記憶装置が得られる。

なお、この書き込み及びベリファイ時に使用される論理回路の電源としては、高電圧ＶＰＰＳＶＴ及びＶＢＢＳＶＴは使用せず、通常動作用に外部から供給される低電圧電源ＶＤＤ（例えば１．８ボルト）を使用することが可能である。従って、高電圧ＶＰＰＳＶＴ及び／又はＶＢＢＳＶＴが回復途中の昇圧過程であっても、各論理回路は正常に動作できる。

以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本発明に含まれることはいうまでもない。例えば、実施例においては不揮発性記憶素子としてアンチフューズを用いて説明したが、大電流を用いて溶断するフューズや、さらに電気的にプログラム可能なROM等、プログラム時に高電圧電源や、通常動作とは別の電源を必要とする不揮発性記憶素子にも適用できるものである。この不揮発性記憶素子に書き込まれるデータとして、アドレスデータに限らず、各種データの書き込みが可能である。

また、クロックの“Ｌｏｗ”レベル時に書き込み、“Ｈｉｇｈ”レベル時を電圧回復期間として、この期間にアンチフューズのベリファイ動作を行ってもよいのは言うまでもない。 さらに、不揮発性記憶素子へデータ書き込み直後の電圧回復期間に、読み出し用回路により読み出しのみを行うようにして、半導体記憶装置内にベリファイ用回路及び判定回路を備えない構成としてもよいのも言うまでもない。この場合には、不揮発性記憶素子から読み出したデータを半導体記憶装置の外部に出力し、ＩＣテスタ等にて書き込みデータと比較することによりベリファイが可能となる。

本発明における電気フューズ回路関係の回路構成図である。 図１におけるタイムチャートである。 従来例における電気フューズ回路関係の回路構成図である。 図３におけるタイムチャートである。

符号の説明

ＡＭＰ アンプ
ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４ アンド回路
ＩＮＶ１、ＩＮＶ２ インバータ回路
ＮＡＮＤ１ ナンド回路
ＥＸ−ＯＲ 一致回路
ＮＴ１、ＮＴ１０〜ＮＴ１ｎ ＮチャンネルＭＯＳトランジスタ
ＰＴ１、ＰＴ２、ＰＴ３ ＰチャンネルＭＯＳトランジスタ
Ｎ００ フューズ節点
Ｎ１０〜Ｎ１ｎ ベリファイ結果信号節点
Ｎ２０ プリチャージ節点

Claims (11)

1. 不揮発性記憶素子と、電圧発生回路で発生した電圧を前記不揮発性記憶素子に印加してデータ書き込みを行う書き込み回路と、データ書き込み後の前記電圧の電圧回復期間に、前記不揮発性記憶素子に書き込まれたデータを読み出す読み出し回路と、を備えたことを特徴とする半導体記憶装置。
2. クロックに同期して前記書き込みと前記読み出しを行い、前記不揮発性記憶素子に対するデータ書き込みと、前記不揮発性記憶素子からのデータ読み出しとを１クロック周期内で行うことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記クロックの第１論理レベル期間に前記不揮発性記憶素子にデータ書き込みを行い、前記クロックの第２論理レベル期間における前記電圧回復期間に前記不揮発性記憶素子からのデータ読み出しを行うことを特徴とする請求項２に記載の半導体記憶装置。
4. 不揮発性記憶素子と、電圧発生回路で発生した電圧を前記不揮発性記憶素子に印加してデータ書き込みを行う書き込み回路と、データ書き込み後の前記電圧の電圧回復期間に、前記不揮発性記憶素子に書き込まれたデータを読み出す読み出し回路と、前記読み出し回路により前記不揮発性記憶素子から読み出したデータをベリファイするベリファイ回路と、を備えたことを特徴とする半導体記憶装置。
5. クロックに同期して前記書き込みと前記読み出しを行い、前記不揮発性記憶素子に対するデータ書き込みと、前記不揮発性記憶素子から読み出したデータのベリファイとを１クロック周期内で行うことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記クロックの第１論理レベル期間に前記不揮発性記憶素子にデータ書き込みを行い、前記クロックの第２論理レベル期間における前記電圧回復期間に前記不揮発性記憶素子から読み出したデータのベリファイを行うことを特徴とする請求項５に記載の半導体記憶装置。
7. 前記書き込み回路に、前記不揮発性記憶素子を選択する選択信号と、書き込みデータと、前記クロックとが入力され、
   前記選択信号により選択された前記不揮発性記憶素子に対し、前記書き込みデータの論理レベルに基づいて前記クロックの第１論理レベル期間に前記データの書き込みを行うことを特徴とする請求項２、請求項３、請求項５又は請求項６のいずれか１項に記載の半導体記憶装置。
8. 前記電圧発生回路が前記半導体記憶装置に内蔵され、外部より供給される外部供給電圧に基づいて前記不揮発性記憶素子に印加する電圧を発生することを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体記憶装置。
9. 前記電圧発生回路が発生する電圧の絶対値は、前記外部供給電圧の絶対値より高いことを特徴とする請求項８に記載の半導体記憶装置。
10. 前記読み出し回路が、一方の入力端の入力電圧レベルと他方の入力端の基準電圧レベルとを比較するアンプを備えると共に、前記ベリファイ回路が、前記アンプからの比較結果の出力と前記書き込みデータとの一致不一致を検出する一致回路を備え、
    前記電圧回復期間に、前記不揮発性記憶素子の節点と前記アンプの一方の入力端とが導通され、前記入力電圧レベルと前記基準電圧レベルとの前記アンプによる比較結果を前記読み出し回路が出力し、該出力と前記書き込みデータとの一致不一致の一致回路による検出結果を前記ベリファイ回路が出力することを特徴とする請求項４乃至請求項６のいずれか１項に記載の半導体記憶装置。
11. 判定回路は、前記ベリファイ回路が出力する前記検出結果を入力としてベリファイ判定信号を出力するものであって、
    前記ベリファイ回路が不一致の前記検出結果を出力したときに前記ベリファイ判定信号の論理レベルが反転することを特徴とする請求項１０に記載の半導体記憶装置

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