JP5420830B2 - アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法 - Google Patents

Description

本発明はアンチヒューズ回路及びこれを備える半導体装置に関し、特に、アンチヒューズ素子への書き込み処理を高速に行うことが可能なアンチヒューズ回路及びこれを有する半導体装置に関する。また、本発明はこのようなアンチヒューズ回路へのアドレス書き込み方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、正常に動作しない不良セルを冗長セルに置換することによって不良アドレスの救済が行われる。不良アドレスの記憶には、通常、ヒューズ素子が用いられる（特許文献１，２参照）。初期状態のヒューズ素子は電気的に導通状態であり、レーザービームの照射によってこれを切断することにより、不良アドレスを不揮発的に記憶することができる。したがって、このようなヒューズ素子を複数設け、所望のヒューズ素子を切断すれば、所望のアドレスを記憶させることが可能となる。このように、通常のヒューズ素子は、導通状態から絶縁状態に変化させることによって情報を不揮発的に記憶する素子である。

これに対し、近年、アンチヒューズ素子と呼ばれる素子が注目されている（特許文献３参照）。アンチヒューズ素子とは、通常のヒューズ素子とは逆に、絶縁状態から導通状態に変化させることによって情報を記憶する素子である。アンチヒューズ素子への情報の書き込みは、高電圧の印加による絶縁破壊によって行う。このため、通常のヒューズ素子とは異なり、書き込みに際してレーザービームの照射が不要である。これにより、不良アドレスの書き込みを高速に行うことができるとともに、レーザートリマーなどの装置が不要となる。しかも、レーザービームの照射によるパッシベーション膜の破壊なども生じないことから、製品の信頼性を高めることも可能となる。

アンチヒューズ素子への不良アドレスの書き込みは、ウェハ状態での動作テストの後に行われる。ウェハ状態での動作テストはチップごとに行うのではなく、複数個のチップに対して並列に行うことが一般的である。つまり、テスト対象となる複数のチップ間でクロック端子、アドレス端子及びコマンド端子をそれぞれ共通接続することにより、これらチップに共通のクロック信号、アドレス信号及びコマンド信号を与え、この状態で実際にデータの読み出しや書き込みを行う。少なくとも出力データに関してはチップごとに個別である必要があることから、データ入出力端子については当然ながら共通接続されない。

このように、ウェハ状態での動作テスト時においては、テスト対象となる複数のチップ間でアドレス端子が共通接続されることから、各チップに個別のアドレスを供給することができない。ところが、検出される不良アドレスは当然ながらチップごとに異なる。したがって、不良アドレスの書き込みはチップごとに行う必要があり、並列に実行することはできない。つまり、動作テストについては複数のチップに対して並列に実行できる一方、不良アドレスの書き込みについては個々のチップごとに実行する必要があった。

アンチヒューズ回路への不良アドレスの書き込みは、レーザービームの照射によるヒューズ素子への不良アドレスの書き込みに比べれば、高速に行うことが可能である。しかしながら、アンチヒューズ回路への書き込みは、高電圧の印加による絶縁破壊によって行われることから、通常のデータ入出力に比べると非常に長い時間がかかる。一例として、１アドレスを記憶可能なヒューズセットが１０００セットあり、１つのヒューズセットに対する書き込み時間が５ｍｓであるとすると、全てのヒューズセットに対する書き込みを行うためには一チップ当たり約５秒の時間が必要となってしまう。
特開平１０−７５１７０号公報 特開２００６−１４７６５１号公報 特開２００４−２２７３６１号公報

したがって、本発明の目的は、不良アドレスの書き込み処理を高速に行うことが可能なアンチヒューズ回路及びこれを有する半導体装置を提供することである。

また、本発明の他の目的は、不良アドレスの書き込み処理を高速に行うことが可能なアンチヒューズ回路へのアドレスの書き込み方法を提供することである。

本発明によるアンチヒューズ回路は、不揮発的にデータを保持するアンチヒューズ素子を含む複数のヒューズセットと、アドレス端子を介して供給される不良アドレスを、データ端子を介して供給される救済セットアドレスにより指定されるヒューズセットに書き込む制御回路とを備えることを特徴とする。また、本発明による半導体装置は、このようなアンチヒューズ回路を備えることを特徴とする。さらに、本発明によるアドレスの書き込み方法は、アドレス端子に供給するアドレスをインクリメント又はデクリメントする第１のステップと、アドレスが不良アドレスである場合、データ端子に救済セットアドレスを供給する第２のステップとを備えることを特徴とする。

本発明によれば、データ端子を介して救済セットアドレスを受け付けていることから、不良アドレスの書き込みを複数のチップに対して並列に行うことが可能となる。このため、不良アドレスの書き込み処理を高速に行うことが可能となる。

救済セットアドレスは、複数回に分けて供給されるデータにより特定されることが好ましい。これによれば、救済セットアドレスの入力に使用するデータ端子数を少なくすることができる。また、不良アドレスは、複数回に分けて供給されるアドレスにより特定されることが好ましい。これによれば、不良アドレスの入力に使用するアドレス端子数を少なくすることができる。

このように、本発明によれば、不良アドレスの書き込み処理を高速に行うことが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭなどの半導体メモリであり、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１に対するアクセス制御を行うアクセス回路１２と、メモリセルアレイ１１に対するデータの入出力制御を行う入出力回路１３と、コマンド信号ＣＭＤを受け付けるコマンドデコーダ１４とを備えている。図１に示すように、メモリセルアレイ１１に含まれるメモリセルは、通常セル１１ａと冗長セル１１ｂに分類される。冗長セル１１ｂは、不良のある通常セル１１ａを置換することにより不良アドレスを救済するために用いられる。

本実施形態による半導体装置１０は、外部端子として複数のコマンド端子２１、複数のアドレス端子２２及び複数のデータ端子２３を備えている。コマンド端子２１はコマンド信号ＣＭＤが供給される端子であり、アドレス端子２２はアドレス信号ＡＤＤが供給される端子である。また、データ端子２３は、リードデータＤＱの出力及びライトデータＤＱの入力を行う端子である。その他、クロック信号ＣＫが入力されるクロック端子２４や、図示しない電源端子なども設けられている。

通常動作時における半導体装置１０の動作は、コマンド信号ＣＭＤの組み合わせによって指定される。例えば、コマンド信号ＣＭＤがリード動作を表している場合には、コマンドデコーダ１４によってリード信号が内部生成され、コマンド信号ＣＭＤがライト動作を表している場合には、コマンドデコーダ１４によってライト信号が内部生成される。これらの内部コマンドは、アクセス回路１２や入出力回路１３に供給される。

リード信号が内部生成されると、メモリセルアレイ１１に記憶されたデータのうち、アドレス信号ＡＤＤにより指定されるアドレスに記憶されたデータにアクセスし、読み出したリードデータＤＱをデータ端子２３へ出力する。メモリセルへのアクセスはアクセス回路１２によって制御され、リードデータＤＱの出力は入出力回路１３によって制御される。一方、ライト信号が内部生成されると、データ端子２３に入力されたライトデータＤＱを入出力回路１３に取り込み、アクセス回路１２の制御により、アドレス信号ＡＤＤによって指定されるアドレスに書き込む。

図１に示すように、本実施形態による半導体装置１０は、アンチヒューズ回路３１及びアドレス比較回路３２をさらに備えている。アンチヒューズ回路３１は、不良のある通常セル１１ａのアドレス（不良アドレスＲＡＤＤ）を記憶する回路であり、後述するように、複数のアンチヒューズセットを含んでいる。

アドレス比較回路３２は、アンチヒューズ回路３１記憶された不良アドレスＲＡＤＤとアドレス端子２２を介して供給されたアドレス信号ＡＤＤとを比較する回路である。比較の結果はアクセス回路１２に供給される。アクセス回路１２は、アドレス比較回路３２により一致が検出されなかった場合には通常セル１１ａに対してアクセスを行い、一致が検出された場合には冗長セル１１ｂに対してアクセスを行う。これにより、不良アドレスが救済される。

次に、アンチヒューズ回路３１の構成について詳細に説明する。

図２は、アンチヒューズ回路３１の回路構成を示すブロック図である。

図２に示すように、アンチヒューズ回路３１は、不良アドレスを記憶する複数のヒューズセット１００と、ヒューズセット１００の動作を制御する制御回路１１０と、エントリすべき動作モードを判定するモード判定回路１２０とを備えている。

ヒューズセット１００は、それぞれ１アドレスを不揮発的に記憶可能な回路である。したがって、アンチヒューズ回路３１は、ヒューズセット１００と同数の不良アドレスを記憶することができる。具体的なヒューズセット１００の数については製品によって異なるが、例えば１０００セット程度設けられることが多い。ヒューズセット１００の具体的な回路構成については後述する。

モード判定回路１２０は、外部端子ＶＰＰＳ，ＶＢＢＳに供給される電圧に基づいてエントリすべき動作モードを判定する。本実施形態では、動作モードとして少なくとも「セットモード」、「書き込みモード」、「センスモード」を備えている。

「セットモード」とは、不良アドレスをヒューズセット１００に一時的にラッチさせるためのモードである。このモードでは、アンチヒューズ素子の破壊は行われない。「書き込みモード」とは、実際にアンチヒューズ素子を破壊するためのモードであり、セットモードにて不良アドレスをラッチした後にエントリされる。「センスモード」とは、ヒューズセット１００に書き込まれた不良アドレスを読み出すモードであり、実使用状態においては常にこのモードにエントリされる。

特に限定されるものではないが、本実施形態では、外部端子ＶＰＰＳ，ＶＢＢＳにそれぞれ３Ｖ、０Ｖを印加することにより「セットモード」にエントリすることができ、それぞれ４Ｖ、−２Ｖを印加することにより「書き込みモード」にエントリすることができる。また、外部端子ＶＰＰＳ，ＶＢＢＳをいずれもオープン状態とすることにより、「センスモード」にエントリすることができる。外部端子ＶＰＰＳ，ＶＢＢＳは、いずれも実使用状態においては使用されない端子であり、ウェハ状態で行う動作テスト時においてのみ使用される。したがって、実使用状態においては外部端子ＶＰＰＳ，ＶＢＢＳは常にオープン状態である。

セットモードにエントリすると、モード判定回路１２０は、モード信号Ｍ１，Ｍ２をいずれもハイレベルとし、これに応じて制御回路１１０はセットモード時における動作を行う。さらに、モード判定回路１２０は、動作電圧ＶＰＰＳＶ，ＶＢＢＳＶのレベルをそれぞれ外部端子ＶＰＰＳ，ＶＢＢＳへの供給電圧、つまりそれぞれ３Ｖ、０Ｖとし、これを各ヒューズセット１００に供給する。

書き込みモードにエントリすると、モード判定回路１２０は、モード信号Ｍ１をハイレベル、モード信号Ｍ２をローレベルとし、これに応じて制御回路１１０は書き込みモード時における動作を行う。さらに、モード判定回路１２０は、動作電圧ＶＰＰＳＶ，ＶＢＢＳＶのレベルをそれぞれ外部端子ＶＰＰＳ，ＶＢＢＳへの供給電圧、つまりそれぞれ４Ｖ、−２Ｖとし、これを各ヒューズセット１００に供給する。

センスモードにエントリすると、モード判定回路１２０は、モード信号Ｍ１をローレベル、モード信号Ｍ２をハイレベルとし、これに応じて制御回路１１０はセンスモード時における動作を行う。さらに、モード判定回路１２０は、動作電圧ＶＰＰＳＶ，ＶＢＢＳＶのレベルをいずれもＶＳＳレベルとする。

図３は、ヒューズセット１００の回路構成を示すブロック図である。

図３に示すように、１つのヒューズセット１００には、ｍ個のビット記憶回路２１０と、イネーブル回路２２０と、ディセーブル回路２３０とが含まれている。ビット記憶回路２１０は、それぞれ記憶すべき不良アドレスの１ビットに対応する。したがって、１つのヒューズセット１００に含まれるビット記憶回路２１０の数（＝ｍ）は、記憶すべきアドレスのビット数と等しい（或いはそれ以上）。

イネーブル回路２２０は、当該ヒューズセット１００を有効化する場合に活性化される回路であり、ディセーブル回路２３０は、当該ヒューズセット１００を無効化する場合に活性化される回路である。ディセーブル回路２３０は、イネーブル回路２２０よりも優先順位が高く、したがって、イネーブル回路２２０とディセーブル回路２３０の両方が活性化された場合、当該ヒューズセット１００は無効化される。尚、イネーブル回路２２０とディセーブル回路２３０の両方が非活性である場合も、当該ヒューズセット１００は無効とされる。

ビット記憶回路２１０、イネーブル回路２２０及びディセーブル回路２３０は、互いに同じ回路構成を有している。具体的には、図３に示すように、いずれも選択回路３１０、ラッチ回路３２０、アンチヒューズ素子３３０及びセンス回路３４０によって構成されている。選択回路３１０は、当該ヒューズセット１００が選択された場合に活性化される回路であり、それぞれ対応するビット信号ＤＡＴＡ１〜ＤＡＴＡｍ、イネーブル信号Ｅ、ディセーブル信号Ｄが入力される。また、ラッチ回路３２０は、アンチヒューズ素子３３０に書き込むべきデータを一時的に保持する回路である。

そして、センス回路３４０の出力であるビット信号Ｂ１〜Ｂｍが１つの不良アドレスを示し、イネーブル信号Ｅａがアクティブであれば当該不良アドレスは有効とされ、ディセーブル信号Ｄａがアクティブであれば当該不良アドレスは無効とされる。このように、一つのヒューズセット１００からの出力１００ａは、ビット信号Ｂ１〜Ｂｍ、イネーブル信号Ｅａ及びディセーブル信号Ｄａによって構成される。図２に示したとおり、これら出力１００ａの集合が不良アドレスＲＡＤＤである。

図４は、ビット記憶回路２１０の具体的な回路図である。

図４に示すように、ビット記憶回路２１０に含まれる選択回路３１０は、ＮチャンネルＭＯＳトランジスタ３１１とＰチャンネルＭＯＳトランジスタ３１２が並列接続されたトランスファゲート構成を有している。これらトランジスタ３１１，３１２のゲートには、対応する選択信号ＳＥＬ及びその反転信号が供給される。選択信号ＳＥＬは、所望のヒューズセット１００を選択するための信号であり、したがって、ヒューズセット１００ごとに異なる選択信号ＳＥＬが割り当てられる。かかる構成により、選択信号ＳＥＬがハイレベルに活性化すると、対応するビット信号ＤＡＴＡｉ（ｉ＝１〜ｍ）がラッチ回路３２０に供給される。

ラッチ回路３２０は、２つのインバータ３２１，３２２が循環接続された、いわゆるフリップフロップ構成を有している。したがって、選択信号ＳＥＬが活性化すると、ビット信号ＤＡＴＡｉがラッチ回路３２０に一時的に記憶されることになる。当然ながら、ラッチ回路３２０への書き込みは、アンチヒューズ素子への書き込みとは異なり、非常に高速に行うことが可能である。図４に示すように、ラッチ回路３２０には、モード判定回路１２０により生成される動作電圧ＶＰＰＳＶが供給される。

ラッチ回路３２０の出力は、書き込みトランジスタ３０１を介してアンチヒューズ素子３３０に供給される。アンチヒューズ素子３３０は、ＭＯＳトランジスタのソースとドレインが短絡された構成を有しており、そのゲート３３１にはラッチ回路３２０の出力が供給され、ソース／ドレイン３３２にはモード判定回路１２０により生成される動作電圧ＶＢＢＳＶが供給される。

初期状態におけるアンチヒューズ素子３３０は、ゲート絶縁膜を介して、ゲート３３１とソース／ドレイン３３２とが絶縁されている。このため、両者間に電流は流れない。しかしながら、ゲート３３１とソース／ドレイン３３２との間に高電圧を印加すると、ゲート絶縁膜に絶縁破壊が生じ、両者間に電流パスが形成される。ゲート絶縁膜を絶縁破壊した後は、これを元に戻すことはできず、したがって、不可逆的な不揮発性書き込みが可能となる。アンチヒューズ素子３３０のゲート３３１は、読み出しトランジスタ３０２を介してセンス回路３４０に接続される。

ここで、選択回路３１０及びラッチ回路３２０を構成するトランジスタ、並びに、図４に示すトランジスタ３０１，３０２は、いずれも他のトランジスタと比べてゲート絶縁膜が厚い耐圧構造を有している。これに対し、アンチヒューズ素子３３０を構成するトランジスタは、センス回路３４０や他の内部回路を構成する通常のトランジスタであり、ゲート絶縁膜の膜厚が薄く設定されている。これは、アンチヒューズ素子３３０の絶縁破壊を行う際に、選択回路３１０やラッチ回路３２０が絶縁破壊するのを防止するためである。ゲート絶縁膜を厚くするとトランジスタとしての能力は低下するが、選択回路３１０やラッチ回路３２０などの動作速度が若干低下しても、実用上の問題はほぼ皆無である。

センス回路３４０は、ラッチ回路３２０と同様、トランジスタ３４１，３４２からなるインバータと、トランジスタ３４３，３４４からなるインバータが循環接続された、いわゆるフリップフロップ構成を有している。トランジスタ３４２，３４４のソースには、センス信号ＣＳＮが供給される。センス信号ＣＳＮは、アンチヒューズ素子３３０の状態を読み出す期間においてはＶＤＤレベルとされ、センス動作を行う際にはＶＳＳレベルとされる。トランジスタ３４１，３４２のゲートに接続されるノードａは、読み出しトランジスタ３０２を介してアンチヒューズ素子３３０のゲート３３１に接続されるとともに、ビット記憶回路２１０の出力端として用いられる。ノードａの代わりに、トランジスタ３４３，３４４のゲートに接続されるノードｂを出力端として用いても構わない。

ノードａ，ｂには、それぞれトランジスタ３４５，３４６を介して電源電圧ＶＤＤ及び基準電圧Ｖｒｅｆが供給される。トランジスタ３４５，３４６は、プリチャージ信号ＰＲＥがローレベルに活性化するとオンし、ノードａ，ｂをそれぞれ電源電圧ＶＤＤ及び基準電圧Ｖｒｅｆにプリチャージする。電源電圧ＶＤＤと基準電圧Ｖｒｅｆとの関係は、
ＶＤＤ＞Ｖｒｅｆ
であり、したがって、プリチャージ直後の状態におけるビット出力Ｂｉ（ｉ＝１〜ｍ）はハイレベル（１）である。

プリチャージを完了した後、読み出しトランジスタ３０２をオンさせると、ノードａはアンチヒューズ素子３３０に接続される。このとき、センス信号ＣＳＮはＶＤＤレベルとされる。ノードａがアンチヒューズ素子３３０に接続されると、アンチヒューズ素子３３０の状態に応じてノードａのレベルが変化する。つまり、アンチヒューズ素子３３０が絶縁破壊されている場合には、ノードａからアンチヒューズ素子３３０へ電流が流れるため、ノードａの電位は低下し、センス信号ＣＳＮをＶＳＳレベルに変化させることによりビット出力Ｂｉはローレベル（０）に反転する。これに対し、アンチヒューズ素子３３０が絶縁破壊されていない場合には、ノードａの電位はＶＤＤに保たれるため、センス信号ＣＳＮをＶＳＳレベルに変化させてもビット出力Ｂｉはハイレベル（１）を保持する。このようにして、センス回路３４０は、アンチヒューズ素子３３０に書き込まれた情報を読み出すことができる。

イネーブル回路２２０及びディセーブル回路２３０についても、ビット信号ＤＡＴＡｉの代わりにイネーブル信号Ｅ及びディセーブル信号Ｄが供給され、それぞれイネーブル信号Ｅａ及びディセーブル信号Ｄａを出力する他は、図４に示したビット記憶回路２１０と同じ回路構成を有している。

以上が本実施形態による半導体装置の構成である。次に、本実施形態による半導体装置の動作について、アンチヒューズ回路３１に着目して説明する。

アンチヒューズ回路３１の動作は、不良アドレスを一時的にラッチするセット動作と、ラッチされた不良アドレスをアンチヒューズ素子に書き込む書き込み動作と、アンチヒューズ素子に書き込まれた不良アドレスを読み出すセンス動作に大別される。これらの動作は、それぞれ上述した「セットモード」、「書き込みモード」及び「センスモード」にエントリすることによって行われる。

セット動作及び書き込み動作は、ウェハ状態で行われる一連のテスト工程に含まれる。

図５は、テスト工程の大まかな流れを示すフローチャートである。

テスト工程は図示しないテスタを用いて行われ、図５に示すように、まず実際にデータの書き込み及び読み出しを行うことによって、不良アドレスの検出、つまり動作テストを行う（ステップＳ１１）。これにより検出された不良アドレスは、テスタの内部に一時的に記憶される。

次に、テスタは、記憶した不良アドレスを半導体装置１０に転送し、ヒューズセット１００内のラッチ回路３２０にラッチさせる（ステップＳ１２）。この時、アンチヒューズ回路３１は「セットモード」にエントリされ、セット動作を行う。次に、テスタは、ラッチ回路３２０にラッチされた不良アドレスを実際にアンチヒューズ素子３３０に書き込ませる（ステップＳ１３）。この時、アンチヒューズ回路３１は「書き込みモード」にエントリされ、書き込み動作を行う。これにより、複数の不良アドレスがそれぞれヒューズセット１００に不揮発的に記憶される。最後に、アンチヒューズ回路３１に対してロールコールテストを行う（ステップＳ１４）。各ステップＳ１２〜Ｓ１４における動作の詳細については後述する。

このようなテスト工程は、製造時においてウェハ状態で行われる。つまり、複数の半導体装置（チップ）に対して並列に実行される。具体的には、図６に示すように、半導体ウェハ４００に含まれる半導体装置のうち、ｊ×ｋ個の半導体装置に対して並列に動作テストが行われる。並列にテストされるｊ×ｋ個の半導体装置は、いわゆるＤＵＴ（Device Under Test）と呼ばれる。ＤＵＴの数は、テスタに設けられたプローブカード４０１の構成に依存し、例えば２００個程度の半導体装置が並列にテストされる。

プローブカード４０１は、テスト対象となる半導体装置に設けられた各端子と接触するための多数のプローブを有しているが、図６に示すように、クロック信号ＣＫを供給するためのプローブ４０１ａと、コマンド信号ＣＭＤを供給するためのプローブ４０１ｂと、アドレス信号ＡＤＤを供給するためのプローブ４０１ｃは、それぞれチップ間で共通接続されている。これは、不良アドレスを検出するための動作テストにおいては、各チップに個別のクロック信号ＣＫ、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを供給する必要がなく、全てのチップに対してこれら信号を共通に与えればよいからである。

これに対し、入出力データＤＱに関してはチップごとに個別である必要があることから、データＤＱを授受するためのプローブ４０１ｄについては共通接続されず、チップごとに個別接続される。

図７は、セット動作（ステップＳ１２）を説明するためのフローチャートである。

セット動作とは、検出された不良アドレスをテスタから半導体装置１０へ転送し、ヒューズセット１００内のラッチ回路３２０にラッチさせる動作である。上述の通り、テスト工程は複数のチップに対して並列に実行され、複数のチップに対してアドレス信号ＡＤＤが共通に与えられる。つまり、各チップに個別のアドレス信号ＡＤＤを供給することはできない。これに対し、当然ながら不良アドレスはチップごとに異なる。

このような問題を解決すべく、本実施形態ではアドレス端子２２を介してアドレス信号ＡＤＤをインクリメント（又はデクリメント）させながら、データ端子２３を用いて不良の有無をチップごとに通知する。以下、具体的に説明する。

まず、外部端子ＶＰＰＳ，ＶＢＢＳにそれぞれ３Ｖ、０Ｖを印加することにより、同じＤＵＴに属する全チップのアンチヒューズ回路３１を「セットモード」にエントリさせる（ステップＳ２１）。セットモードにエントリすると、モード判定回路１２０はモード信号Ｍ１，Ｍ２をいずれもハイレベルとし、これに応答して制御回路１１０はセットモード時における動作を行う。

制御回路１１０をセットモードにエントリさせた後、テスタ側においてアドレス信号ＡＤＤを最小値（＝０）に設定し（ステップＳ２２）、当該アドレスが不良アドレスであるチップに対して「救済セットアドレス」を供給する（ステップＳ２３，Ｓ２４）。救済セットアドレスとは、当該不良アドレスを記憶させるべきヒューズセット１００のアドレスを指す。救済セットアドレスはチップごとに個別である必要があることから、これらの信号の供給にはデータ端子２３を介したデータＤＱを用いる。

救済セットアドレスを受けた制御回路１１０は、対応する選択信号ＳＥＬを活性化させ、これによって所定のヒューズセット１００を選択する（ステップＳ２５）。これにより、選択されたヒューズセット１００内の選択回路３１０が導通状態となる。この状態で、当該不良アドレスの各ビットＤＡＴＡ１〜ＤＡＴＡｍ及びイネーブル信号Ｅをヒューズセット１００に供給する（ステップＳ２６）。この時、書き込みトランジスタ３０１は、オフ状態に保持される。これにより、選択されたヒューズセット１００内のラッチ回路３２０には、不良アドレスの各ビットＤＡＴＡ１〜ＤＡＴＡｍ及びイネーブル信号Ｅがラッチされることになる。

このような動作は、アドレス信号ＡＤＤをインクリメントすることにより（ステップＳ２８）、全アドレスに対して行われる。そして、アドレス信号ＡＤＤが最大値（ＡＤＤ＝Ｍａｘ）となり、全アドレスのインクリメントが完了すると（ステップＳ２７：ＹＥＳ）、一連のセット動作を完了する。以上の動作により、全ての不良アドレスがヒューズセット１００にラッチされることになる。また、不良アドレスがラッチされたヒューズセット１００のイネーブル回路２２０には、イネーブル信号Ｅがラッチされることになる。

セット動作において１アドレスの処理に要する時間、つまり、図７に示すステップＳ２３〜ステップＳ２８までの動作に要する時間は、ナノ秒オーダーである。一例として、１アドレスの処理に要する時間を１４ｎｓとし、アドレスの総数を３４０００アドレスとすると、セット動作を完了するのに必要な時間は約０．４８ｓとなる。つまり、同じＤＵＴに属する全てのチップに対して、０．４８秒でセット動作を完了させることができる。

図８は、セット動作時における各信号の変化の一例を示すタイミング図である。

図８に示す例では、２クロックサイクルにてアドレスをインクリメントしている。具体的には、クロック信号ＣＫの１回目の立ち上がりエッジに応答してアドレス信号ＡＤＤの前半部分（ＡＤＤａ）を入力し、２回目の立ち上がりエッジに応答してアドレス信号ＡＤＤの後半部分（ＡＤＤｂ）を入力している。

一方、救済セットアドレスについては、複数のデータ端子２３のうち４つの端子を使用し、このうちビットＤＱ０をイネーブル信号として用いる。ビットＤＱ０はハイアクティブであり、対象となる２クロックサイクルの期間中全てハイレベルであれば当該チップの選択が有効となり、アンチヒューズ回路３１はイネーブル信号Ｅを生成する。一方、残りの３ビットＤＱ１〜ＤＱ３については、クロック信号ＣＫの両エッジにて合計４回取り込まれる。これら４回の取り込み（ＡＦ１〜ＡＦ４）によって救済セットアドレスが指定される。上述の通り、ビットＤＱ１〜ＤＱ３により指定される救済セットアドレスは、ヒューズセット１００の選択に用いられる。

図９は、セット動作時における各信号の変化の一例を示す表である。

図９に示す例では、アドレス信号ＡＤＤの前半部分ＡＤＤａ及び後半部分ＡＤＤｂがいずれも１０ビットである。１回目に入力される前半部分ＡＤＤａの１０ビット（Ａ０〜Ａ９）と、２回目に入力される後半部分ＡＤＤｂの３ビット（Ａ０〜Ａ２）からなる１３ビットでロウアドレス（又はカラムアドレス）が指定され、後半部分ＡＤＤｂのビットＡ４，Ａ５からなる２ビットでバンクアドレスが指定される。後半部分ＡＤＤｂのビットＡ３はイネーブルビットであり、セット動作時においては常にハイレベル（１）とされる。残りのビットＡ６〜Ａ９は使用しない。これらのアドレス信号ＡＤＤは、同じＤＵＴに属する全てのチップに対して共通に与えられる。

上述の通り、各アドレスに対応する救済セットアドレスはチップごとに異なり、イネーブル用のビットＤＱ０がハイレベル（１）であれば、他のビットＤＱ１〜ＤＱ３が有効となる。図９に示す例では、アドレス＃２、＃５においてチップ＃０がイネーブルとされ、アドレス＃４においてチップ＃１がイネーブルとされている。

このように、本実施形態によるセット動作によれば、任意の不良アドレスを個々のチップに対して並列にセットすることができる。

図１０は、書き込み動作（ステップＳ１３）を説明するためのフローチャートである。書き込み動作とは、ラッチ回路３２０に一時的にラッチされた不良アドレスをアンチヒューズ素子３３０に書き込む動作である。

まず、外部端子ＶＰＰＳ，ＶＢＢＳにそれぞれ４Ｖ、−２Ｖを印加することにより、同じＤＵＴに属する全チップのアンチヒューズ回路３１を「書き込みモード」にエントリさせる（ステップＳ３１）。書き込みモードにエントリすると、モード判定回路１２０はモード信号Ｍ１をハイレベル、モード信号Ｍ２をローレベルとし、これに応答して制御回路１１０は書き込みモード時における動作を行う。

テスタは、制御回路１１０を書き込みモードにエントリさせた後、図１１に示すように、クロック信号ＣＫを周期的に変化させる。書き込みモードにエントリしている場合、制御回路１１０は、クロック信号ＣＫに同期して内部カウンタ１１１をインクリメントする。内部カウンタ１１１のカウント値Ｃはそれぞれ対応するヒューズセット１００を示しており、したがって、カウント値Ｃが変化する度に異なるヒューズセット１００が選択される。カウント値Ｃは、初期値として０に設定される（ステップＳ３２）。

制御回路１１０は、カウント値Ｃにより選択されたヒューズセット１００に対して、クロック信号ＣＫがハイレベルの期間に書き込み信号ＳＥＬＢＲＫを供給する（ステップＳ３３）。これにより、クロック信号ＣＫがハイレベルの期間において書き込みトランジスタ３０１がオンする。この時、読み出しトランジスタ３０２についてはオフ状態に保持される。

書き込み動作時においては、アンチヒューズ素子３３０のソース／ドレイン３３２には、電圧ＶＢＢＳＶ（−２Ｖ）が供給されている。このため、書き込みトランジスタ３０１がオンすると、当該ヒューズセット１００に含まれるアンチヒューズ素子３３０のうち、対応するラッチ回路３２０にハイレベル（１）がラッチされているものについては、ゲート絶縁膜に６Ｖ（＝４Ｖ＋２Ｖ）の電圧が印加されることになる。これにより、当該アンチヒューズ素子３３０は絶縁破壊され、非導通状態から導通状態に不可逆的に遷移する。一方、当該ヒューズセット１００に含まれるアンチヒューズ素子３３０のうち、対応するラッチ回路３２０にローレベル（０）がラッチされているものについては、ゲート絶縁膜に２Ｖ（＝０Ｖ＋２Ｖ）の電圧しか印加されないため、ゲート絶縁膜の破壊は生じない。つまり、当該アンチヒューズ素子３３０は非導通状態に保たれる。

これにより、ラッチ回路３２０を用いて一時的に保持されていた不良アドレスがアンチヒューズ素子３３０に不揮発的に記録されることになる。アンチヒューズ素子３３０への書き込みは、ラッチ回路３２０への書き込みに比べて長い時間（例えば５ｍｓ）を要する。

このような動作は、クロック信号ＣＫに同期して内部カウンタ１１１をインクリメントすることにより（ステップＳ３５）、全てのヒューズセット１００に対して行われる。そして、内部カウンタ１１１のカウント値Ｃが最大値となり、全てのヒューズセット１００に対する書き込み処理が完了すると（ステップＳ３４：ＹＥＳ）、一連の書き込み動作を完了する。したがって、アンチヒューズ回路３１に含まれるヒューズセット１００の数が例えば１０００個であるとすれば、約５秒（＝５ｍｓ×１０００）で同じＤＵＴに属する全てのチップに対する書き込み動作が完了する。

ここで、書き込み動作をヒューズセット１００ごとに行っているのは、テスタが供給可能な電流量に限界があることを考慮したためである。したがって、テスタが供給可能な電流量がある程度大きければ、１つのチップに含まれる複数のヒューズセット１００に対して同時に書き込み動作を行っても構わない。これによれば、一連の書き込み動作をより高速に完了させることが可能となる。

図１２は、ロールコールテスト（ステップＳ１４）を説明するためのフローチャートである。ロールコールテストとは、各ヒューズセット１００に不良アドレスが正しく書き込まれているか否かを判定するテストである。

まず、外部端子ＶＰＰＳ，ＶＢＢＳをオープン状態とすることにより、同じＤＵＴに属する全チップのアンチヒューズ回路３１を「センスモード」にエントリさせる（ステップＳ４１）。センスモードにエントリすると、モード判定回路１２０はモード信号Ｍ１をローレベル、モード信号Ｍ２をハイレベルとし、これに応答して制御回路１１０はセンスモード時における動作を行う。

テスタは、制御回路１１０をセンスモードにエントリさせた後、図１３に示すように、各チップにリセット信号ＲＥＳＥＴを供給する（ステップＳ４２）。リセット信号ＲＥＳＥＴは、コマンド信号ＣＭＤの所定の組み合わせであり、したがってコマンド端子２１に供給される。

センスモードへのエントリ中にリセット信号ＲＥＳＥＴが供給されると、制御回路１１０は、クロック信号ＣＫに同期して内部カウンタ１１２をインクリメントする。内部カウンタ１１２のカウント値Ｃ１は、初期値として０に設定される（ステップＳ４３）。

内部カウンタ１１２のカウント値Ｃ１はそれぞれ複数のヒューズセット１００を指しており、したがって、カウント値Ｃ１が変化する度に異なる複数のヒューズセット１００が選択されることになる。一つのカウント値Ｃ１により選択されるヒューズセット１００の数については特に限定されず、例えば３２セット程度とすることができる。尚、一つのカウント値Ｃ１により選択されるヒューズセット１００の数を２のべき条に設定すれば、内部カウンタ１１２を別途設ける必要はなく、内部カウンタ１１１の上位ビットを使用すれば足りる。

次に、制御回路１１０は、プリチャージ信号ＰＲＥを所定期間ローレベルとし、センス回路３４０をプリチャージする（ステップＳ４４）。上述の通り、電源電圧ＶＤＤと基準電圧Ｖｒｅｆとの関係は、
ＶＤＤ＞Ｖｒｅｆ
であることから、プリチャージ直後の状態におけるビット出力Ｂｉ（ｉ＝１〜ｍ）及びイネーブル信号Ｅａはハイレベル（１）である。

プリチャージが完了した後、制御回路１１０は、カウント値Ｃ１により選択された複数のヒューズセット１００に対してセンス信号ＳＥＬＢＳＡを供給する（ステップＳ４５）。これにより、選択されたヒューズセット１００内の読み出しトランジスタ３０２がオンし、センス回路３４０のノードａがアンチヒューズ素子３３０に接続される。この時、書き込みトランジスタ３０１についてはオフ状態に保持される。

その結果、アンチヒューズ素子３３０が絶縁破壊されている場合には、ノードａからアンチヒューズ素子３３０へ電流が流れるため、ノードａの電位は低下し、ビット出力Ｂｉ及びイネーブル信号Ｅａはローレベル（０）に反転する。これに対し、アンチヒューズ素子３３０が絶縁破壊されていない場合には、ノードａの電位はＶＤＤに保たれるため、ビット出力Ｂｉ及びイネーブル信号Ｅａはハイレベル（１）を保持する。

以上により、選択された複数のヒューズセット１００に書き込まれた不良アドレス及びイネーブル信号Ｅａが読み出される。このような動作は、クロック信号ＣＫに同期して内部カウンタ１１２をインクリメントすることにより（ステップＳ４７）、全てのヒューズセット１００に対して行われる。そして、内部カウンタ１１２のカウント値Ｃ１が最大値となり、全てのヒューズセット１００に対するセンス動作が完了すると（ステップＳ４６：ＹＥＳ）、一連のセンス動作を完了する。

このようにして読み出された不良アドレスは、図示しないテスタに供給され、動作テスト（ステップＳ１１）にて検出された不良アドレスと比較される。その結果、両者が全て一致していれば（ステップＳ４８：ＹＥＳ）、ロールコールテストを終了する。これに対し、少なくとも一部のアドレスが不一致であれば（ステップＳ４８：ＮＯ）、アンチヒューズ素子３３０の破壊が不十分であることから、同じヒューズセット１００に対して再書き込みを実行する（ステップＳ４９）。

そして、再度ロールコールを行い、テスタ内に記憶された不良アドレスと比較する。その結果、再書き込みの成功により両者が全て一致していれば（ステップＳ５０：ＹＥＳ）、ロールコールテストを終了する。これに対し、不一致のアドレスが一つでも残存していれば（ステップＳ５０：ＮＯ）、当該ヒューズセット１００への書き込みを断念し、ディセーブル回路２３０に含まれるアンチヒューズ素子３３０への書き込みを行う（ステップＳ５１）。これにより、当該ヒューズセット１００は無効化される。

次に、無効化したヒューズセット１００に書き込むべき不良アドレスを、未使用状態である他のヒューズセット１００に対して書き込む（ステップＳ５２）。そして、再々度ロールコールを行い、テスタ内に記憶された不良アドレスと比較する。その結果、代替書き込みの成功により両者が全て一致していれば（ステップＳ５３：ＹＥＳ）、ロールコールテストを終了する。これに対し、不一致のアドレスが一つでも残存していれば（ステップＳ５３：ＮＯ）、当該チップを不良品として取り扱う（ステップＳ５４）。

このように、本実施形態では、ヒューズセット１００を有効化するイネーブル回路２２０の他に、無効化するディセーブル回路２３０を備えていることから、再書き込みが失敗したとしても、直ちに当該チップを廃棄するのではなく、未使用状態である他のヒューズセット１００への代替書き込みが可能となる。これにより、製品の歩留まりを向上させることが可能となる。

以上が一連のテスト工程にて行われる動作である。

このように、本実施形態によれば、セット動作（ステップＳ１２）にて全ての不良アドレスをラッチさせた後、実際にアンチヒューズ素子３３０に対する書き込み動作（ステップＳ１３）を行っていることから、時間のかかる書き込み動作を複数のチップに対して並列に実行することが可能となる。このため、アンチヒューズ素子３３０への書き込み時間を大幅に短縮することが可能となる。

しかも、セット動作（ステップＳ１２）においては、アドレス信号ＡＤＤをインクリメントしながら、データＤＱを用いて救済セットアドレスを供給していることから、異なる不良アドレスを個々のチップに対してセットすることができる。このため、アドレス信号ＡＤＤを供給するためのプローブ４０１ｃが共通接続された、通常のプローブカード４０１を用いることが可能となる。

さらに、ロールコールテスト（ステップＳ１４）において書き込み不良が発見されたヒューズセット１００については、ディセーブル回路２３０を活性化させることによって事後的に無効化することができる。これにより、未使用のヒューズセット１００への代替書き込みが可能となることから、製品の歩留まりを向上させることが可能となる。

上述の通り、実使用状態においては、外部端子ＶＰＰＳ，ＶＢＢＳがオープン状態とされ、したがって、常にセンスモードとなる。したがって、電源投入時やリセット時においてリセット信号ＲＥＳＥＴを発行すると、図１２に示したステップＳ４３〜ステップＳ４７の処理が実行され、各ヒューズセット１００に書き込まれた不良アドレスＲＡＤＤが読み出される。そして、読み出された不良アドレスＲＡＤＤは、図１に示したアドレス比較回路３２に供給され、アドレス比較回路３２及びアクセス回路１２による制御により、不良のある通常セル１１ａが冗長セル１１ｂに置換される。これにより、不良アドレスが救済される。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、セット動作（ステップＳ１２）にて全ての不良アドレスをラッチさせた後、実際にアンチヒューズ素子３３０に対する書き込み動作（ステップＳ１３）を行っているが、本発明がこれに限定されるものではない。したがって、ラッチ回路３２０を省略し、上述したセット動作時において実際にアンチヒューズ素子３３０への書き込みを行っても構わない。

また、上記実施形態では、各ヒューズセット１００にディセーブル回路２３０を設けることによって、イネーブル化したヒューズセット１００の無効化を可能としているが、本発明においてこのようなディセーブル回路２３０を設けることは必須でない。

さらに、上記実施形態では、アンチヒューズ素子３３０として、ＭＯＳトランジスタと同じ構成を有するゲート破壊型のアンチヒューズ素子を用いているが、本発明においてアンチヒューズ素子の具体的な構成については特に限定されない。したがって、例えば、ＤＲＡＭのセルキャパシタと同じ構成を有する容量破壊型のアンチヒューズ素子を用いても構わない。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 アンチヒューズ回路３１の回路構成を示すブロック図である。 ヒューズセット１００の回路構成を示すブロック図である。 ビット記憶回路２１０の具体的な回路図である。 テスト工程の大まかな流れを示すフローチャートである。 半導体ウェハ４００及びこれをテストするプローブカード４０１を示す図である。 セット動作（ステップＳ１２）を説明するためのフローチャートである。 セット動作時における各信号の変化の一例を示すタイミング図である。 セット動作時における各信号の変化の一例を示す表である。 書き込み動作（ステップＳ１３）を説明するためのフローチャートである。 カウント値Ｃの変化を示すタイミング図である。 ロールコールテスト（ステップＳ１４）を説明するためのフローチャートである。 カウント値Ｃ１の変化を示すタイミング図である。

符号の説明

１０ 半導体装置
１１ メモリセルアレイ
１１ａ 通常セル
１１ｂ 冗長セル
１２ アクセス回路
１３ 入出力回路
１４ コマンドデコーダ
２１ コマンド端子
２２ アドレス端子
２３ データ端子
２４ クロック端子
３１ アンチヒューズ回路
３２ アドレス比較回路
１００ ヒューズセット
１１０ 制御回路
１１１，１１２ 内部カウンタ
１２０ モード判定回路
２１０ ビット記憶回路
２２０ イネーブル回路
２３０ ディセーブル回路
３１０ 選択回路
３２０ ラッチ回路
３３０ アンチヒューズ素子
３４０ センス回路
４００ 半導体ウェハ
４０１ プローブカード
４０１ａ〜４０１ｄ プローブ

Claims (7)

1. 不揮発的にデータを保持するアンチヒューズ素子を含む複数のヒューズセットと、アドレス端子を介して供給される不良アドレスを、データ端子を介して供給される救済セットアドレスにより指定される前記ヒューズセットに書き込む制御回路とを備えることを特徴とするアンチヒューズ回路。
2. 前記救済セットアドレスは、複数回に分けて供給されるデータにより特定されることを特徴とする請求項１に記載のアンチヒューズ回路。
3. 前記不良アドレスは、複数回に分けて供給されるアドレスにより特定されることを特徴とする請求項１又は２に記載のアンチヒューズ回路。
4. 前記ヒューズセットは、前記不良アドレスを記憶する複数のビット記憶回路と、前記複数のビット記憶回路に記憶された不良アドレスを有効とするイネーブル回路と、前記複数のビット記憶回路に記憶された不良アドレスを無効とするディセーブル回路とを含んでいることを特徴とする請求項１乃至３のいずれか一項に記載のアンチヒューズ回路。
5. 前記イネーブル回路及び前記ディセーブル回路は、いずれも前記ビット記憶回路と実質的に同じ回路構成を有していることを特徴とする請求項４に記載のアンチヒューズ回路。
6. 請求項１乃至５のいずれか一項に記載のアンチヒューズ回路と、前記アドレス端子と、前記データ端子とを備えることを特徴とする半導体装置。
7. 請求項１乃至５のいずれか一項に記載のアンチヒューズ回路に不良アドレスを書き込む方法であって、
   前記アドレス端子に供給するアドレスをインクリメント又はデクリメントする第１のステップと、
   前記アドレスが不良アドレスである場合、前記データ端子に救済セットアドレスを供給する第２のステップと、を備えることを特徴とするアンチヒューズ回路へのアドレス書き込み方法。

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