JP5082334B2 - 電気ヒューズ回路、メモリ装置及び電子部品 - Google Patents

Description

本発明は、電気ヒューズ回路、メモリ装置及び電子部品に関する。

図１６は、レーザーヒューズを有する半導体メモリチップを示す図である。近年の半導体メモリでは、レーザーヒューズを使用した冗長メモリセルを有し、不良メモリセルを冗長メモリセルへ置き換えることが一般的に行われている。レーザーヒューズは、配線層にレーザーを照射して切断することで書き込みを行う不揮発性のＲＯＭであり（例えば未切断状態なら電気的に導通状態で０、切断状態なら電気的に非導通状態で１）、このＲＯＭに不良メモリセルのアドレスを記憶させることで冗長メモリセルへの置き換えを行う。しかし、レーザーヒューズを使用したメモリチップ１６０１をパッケージ１６０２内にパッケージングした後はレーザーＬＳを照射することができない。パッケージング時の熱などの影響で、メモリチップ１６０１内のＤＲＡＭのリフレッシュ特性が悪化するなどの現象が知られている。しかし、パッケージング後にレーザーＬＳの照射を行うことはできない。そこで電気的に書き込み可能な電気ヒューズを不揮発性のＲＯＭとして使用し、このＲＯＭに不良メモリセルのアドレスを記憶させることで冗長メモリセルへの置き換えを行う方法が検討されている。

図１７は、電気ヒューズ回路の構成例を示す図である。以下、電界効果トランジスタを単にトランジスタという。電気ヒューズキャパシタ１０１は、電圧ＶＲＲ及びノードｎ３間に接続される。ｎチャネルトランジスタ１０２は、保護トランジスタであり、ゲートが電圧ＶＰＰに接続され、ドレインがノードｎ３に接続され、ソースがノードｎ２に接続される。電圧ＶＰＰは、例えば３Ｖである。ｎチャネルトランジスタ１０３は、ライト回路であり、ゲートがライト信号ＷＲＴに接続され、ドレインがノードｎ２に接続され、ソースがグランドに接続される。

次に、リード回路１１０の構成を説明する。ｎチャネルトランジスタ１１１は、ゲートがリード信号ＲＤに接続され、ドレインがノードｎ２に接続され、ソースがノードｎ４に接続される。ｎチャネルトランジスタ１１３は、ゲートがノードｎ５に接続され、ドレインがノードｎ４に接続され、ソースが抵抗１１４を介してグランドに接続される。ｐチャネルトランジスタ１１２は、ゲートがノードｎ５に接続され、ソースが電圧ＶＩＩに接続され、ドレインがノードｎ４に接続される。電圧ＶＩＩは、例えば１．６Ｖである。否定論理積（ＮＡＮＤ）回路１１５は、電源電圧ＶＩＩに接続され、入力端子がノードｎ４及び信号ＲＳＴｂの線に接続され、出力端子がノードｎ５に接続される。否定（ＮＯＴ）回路１１６は、入力端子がノードｎ５に接続され、出力端子が信号ＥＦＡの線に接続される。

図１８は電気ヒューズ回路２１５及びその周辺回路の構成例を示す図であり、図１９は電気ヒューズ回路の書き込み動作の例を示すタイミングチャートである。電気ヒューズ回路２１５は、図１７の電気ヒューズ回路に対応する。昇圧回路及びレベル制御回路２０１は、電圧の昇圧及びレベル制御を行い、その電圧を複数のユニット回路２０３に供給する。電気ヒューズ制御回路２０２は、信号ＲＤ、ＲＳＴｂ、ＥＦ−ＷＲＩＴＥ、ＥＦ−ＳＴＡＲＴ、ＥＦ−ＣＬＫ、ＥＦ−ＳＴＲＢを複数のユニット回路２０３に出力する。各ユニット回路２０３は、フリップフロップ（ＦＦ）２１１、２１２、ＮＡＮＤ回路２１３、ＮＯＴ回路２１４及び電気ヒューズ回路２１５を有する。複数のユニット回路２０３内のフリップフロップ２１１は、アドレス信号Ａ０〜Ａ２及びバリッド信号ＶＡＬＩＤを入力し、アドレスレジスタ２０４を構成する。説明の簡単のため、３ビットのアドレス信号Ａ０〜Ａ２の場合を例に説明する。バリッド信号ＶＡＬＩＤは、アドレス信号Ａ０〜Ａ２に対応する電気ヒューズの記憶内容を有効にするか否かを示す信号である。例えば、不良メモリセルが存在せず、冗長メモリセルへの置き換えを行う必要がないときには、バリッド信号ＶＡＬＩＤをローレベルにすればよい。複数のユニット回路２０３内のフリップフロップ２１２は、シフトレジスタ２０５を構成する。

時刻ｔ１の前では、信号ＥＦ−ＳＴＲＢのパルスがフリップフロップ２１１のクロック端子に入力され、アドレス信号Ａ０〜Ａ２２がフリップフロップ２１１の入力端子に入力される。例えば、アドレス信号Ａ０がローレベル、アドレス信号Ａ１がハイレベル、アドレス信号Ａ２がローレベル、バリッド信号ＶＡＬＩＤがハイレベルであり、それらの信号を電気ヒューズに書き込む例を説明する。アドレス信号Ａ０のレジスタ２１１は、ローレベルを出力する。アドレス信号Ａ１のレジスタ２１１は、ハイレベルを出力する。アドレス信号Ａ２のレジスタ２１１は、ローレベルを出力する。バリッド信号ＶＡＬＩＤのレジスタ２１１は、ハイレベルを出力する。

時刻ｔ１以降、クロック信号ＣＬＫは、一定周波数のクロックパルスとなる。信号ＥＦ−ＷＲＩＴＥは、クロックＥＦ−ＣＬＫと同じ周期のパルスである。時刻ｔ１では、スタート信号ＥＦ−ＳＴＡＲＴをハイレベルからローレベルにする。すると、シフトレジスタ２１２は、スタート信号ＥＦ−ＳＴＡＲＴをシフトさせ、次のシフトレジスタ２１２に出力する。これにより、アドレス信号Ａ０のレジスタ２１２、アドレス信号Ａ１のレジスタ２１２、アドレス信号Ａ２のレジスタ２１２及びバリッド信号ＶＡＬＩＤのレジスタ２１２は、それぞれシフトされたパルスを出力する。

時刻ｔ１の後、アドレス信号Ａ０のＮＯＴ回路２１４は、ライト信号ＷＲＴとしてローベルを維持してパルスを出力しない。時刻ｔ２の後、アドレス信号Ａ１のＮＯＴ回路２１４は、ライト信号ＷＲＴとしてハイレベルのパルスを出力する。時刻ｔ３の後、アドレス信号Ａ２のＮＯＴ回路２１４は、ライト信号ＷＲＴとしてローベルを維持してパルスを出力しない。時刻ｔ４の後、バリッド信号ＶＡＬＩＤのＮＯＴ回路２１４は、ライト信号ＷＲＴとしてハイレベルのパルスを出力する。

図１７において、上記ライト信号ＷＲＴがハイレベルになると、トランジスタ１０３がオンする。キャパシタ１０１には、高電圧ＶＲＲ（例えば８Ｖ）が印加される。電気ヒューズはキャパシタ１０１で構成され、何もしない状態では電気的に非導通状態である。このキャパシタ１０１の両端子間に高電圧（例えば８Ｖ）を印加すると、キャパシタ１０１の絶縁膜が破壊されて電気的に導通状態になる。この２つの状態をデータ０及び１に割り当てる。例えば、キャパシタ１０１の絶縁膜が破壊されていない状態で電気的に非導通なら０、絶縁膜が破壊された状態で電気的に導通なら１と割り当てる。このキャパシタ１０１は、不揮発性ＲＯＭとして使用することができる。

電気ヒューズの絶縁膜を破壊する動作（以後、これを書き込み動作と呼ぶ）を行うときに必要となる高電圧は、半導体チップ内に設けられた昇圧回路２０１により生成される。また、書き込み動作を行うときに複数のキャパシタ１０１に同時に書き込もうとすると、多大な電流が流れる可能性があるため、シフトレジスタ２０５を設け、１つずつキャパシタ１０１に書き込みを行う。

キャパシタ（電気ヒューズ）１０１への書き込み動作について説明する。まず、昇圧回路２０１は、複数のキャパシタ１０１の共通ノードの電圧ＶＲＲを高電圧（例えば８Ｖ）に昇圧する。このとき、キャパシタ１０１のもう一方の端子ノードｎ３はフローティング状態であるため、ノードｎ３の電位も上昇する。この状態ではまだキャパシタ１０１の両端子間の電位差は小さい。その後シフトレジスタ２０５で選択されたライト信号ＷＲＴの書き込みトランジスタ１０３をオンさせ、ノードｎ３をグランドとして、キャパシタ１０１の両端子間に高電圧を印加し、キャパシタ１０１の絶縁膜を破壊する。このとき、非選択のライト信号ＷＲＴに対応するキャパシタ１０１においては、ノードｎ３がフローティング状態のままであり、非選択のキャパシタ１０１の両端子間に高電圧が印加されない。仮に、高電圧が印加されてしまうと、本来書き込みを行わないはずのキャパシタの絶縁膜が破壊されてしまう。

図２０は、電気ヒューズ回路を含む半導体メモリチップの電源起動時のタイミングチャートである。電源電圧ＶＤＤは、半導体メモリチップの電源電圧であり、例えば１．８Ｖである。電源起動により、電圧ＶＤＤ、ＶＲＲ及びＲＤが徐々に上昇する。やがて、電圧ＶＲＲは約１．６Ｖを維持する。信号ＲＳＴｂは、ローレベルを維持する。図１７において、信号ＲＳＴｂがローレベルであるとき、ノードｎ５はハイレベルになる。すると、トランジスタ１１２がオフし、トランジスタ１１３がオンする。その結果、ノードｎ４はフローティング状態からローレベルになる。その後、信号ＲＳＴｂがローレベルからハイレベルになる。キャパシタ１０１が導通状態であるときには、ノードｎ４がハイレベルになり、出力信号ＥＦＡはハイレベルになる。これに対し、キャパシタ１０１が非導通状態であるときには、ノードｎ４がローレベルになり、出力信号ＥＦＡはローレベルになる。その後、電圧ＶＲＲ及びリード信号ＲＤがグランドになり、トランジスタ１１１はオフし、出力信号ＥＦＡは維持される。リード回路１１０は、上記の動作により、キャパシタ１０１の状態を信号ＥＦＡとして出力する。

下記の特許文献１には、一端部にＶ_DDが与えられるとともにレーザービームにより導通を断たれるフューズ金属を半導体基板の上方に設け、フューズ金属の他端部を、基板上に設けられており、バックバイアスとしてＶ_SSが与えられるプログラミング用Ｎchトランジスタのドレインに電気的に接続した半導体集積回路が記載されている。

また、下記の特許文献２には、冗長アドレシング信号の論理状態を決定するノードと、そのノードに並列に設けたヒューズと、クロックに従いそのノードをプリチャージするプリチャージ回路を有する冗長用ヒューズ回路が記載されている。

特開２００６−１４７６５１号公報 特開平９−１８５８９７号公報

図２１は、ヒューズ回路の書き込み誤動作の例を示すタイミングチャートであり、図１９に対応する。図１９と同じ信号は説明を省略する。電圧ＶＲＲでは、信号ＥＦ−ＷＲＩＴＥと同じ周期で８Ｖのパルスが生じる。複数のキャパシタ（電気ヒューズ）１０１を１つずつ書き込んでいく動作を繰り返していくと、非選択の電気ヒューズ回路の内部ノードｎ３の電位が接合リーク等で徐々に下がっていく。電気ヒューズの全ビット数が多い場合、非選択の電気ヒューズのキャパシタ１０１の両端に高電圧２１０１が印加されてしまい、本来書き込みを行わないはずのキャパシタ１０１に書き込まれてしまうという問題がある。

本発明の目的は、電気ヒューズへの書き込みの誤動作を防止することができる電気ヒューズ回路、メモリ装置及び電子部品を提供することである。

本発明の一観点によれば、電気ヒューズを構成するキャパシタと、ライト信号に応じて前記キャパシタの第１の端子と第２の端子間に電圧を印加することにより、前記キャパシタの絶縁膜を破壊するライト回路と、前記キャパシタの第２の端子に対してプリチャージするプリチャージ回路とを有し、各々が、前記キャパシタ、前記ライト回路及び前記プリチャージ回路を有する複数の組みを有し、前記プリチャージ回路は、前記キャパシタの低電圧側の前記第２の端子に接続され、前記ライト信号が、相互に異なるタイミングで、前記プリチャージ回路によるプリチャージ動作が行われていない前記第２の端子がフローティング状態となる間に、対応する前記ライト回路に供給され、前記ライト信号が非活性化状態である間、前記プリチャージ回路によるプリチャージ動作が行われることを特徴とする電気ヒューズ回路が提供される。

プリチャージすることにより、電気ヒューズへの書き込みの誤動作を防止することができる。

図１５は、本発明の実施形態による半導体メモリチップの構成例を示す図である。電気ヒューズ回路１５０１は、ノーマルメモリセルアレイ１５０３内の不良メモリセルのアドレスを記憶する不揮発性ＲＯＭであり、その不良メモリセルのアドレスをアドレス比較器１５０２に出力する。アドレス比較器１５０２は、その不良メモリセルのアドレスと入力されたアドレスとを比較し、両アドレスの比較結果をノーマルメモリセルアレイ１５０３及び冗長メモリセルアレイ１５０４に出力する。両アドレスが一致しないときには、ノーマルメモリセルアレイ１５０３は、入力アドレスに対応するメモリセルに対して、データＤＱをリード又はライトする。両アドレスが一致するときには、冗長メモリセルアレイ１５０４は、入力アドレスに対応するメモリセルに対して、データＤＱをリード又はライトする。これにより、ノーマルメモリセルアレイ１５０３内に不良メモリセルがあった場合、その不良メモリセルを冗長メモリセルアレイ１５０４内のメモリセルに置き換えることができる。

図１は、本実施形態による電気ヒューズ回路１５０１の構成例を示す図である。図１は、図１７に対して、ｎチャネル電界効果トランジスタ１２１を追加したものである。以下、電界効果トランジスタを単にトランジスタという。キャパシタ１０１は、電圧ＶＲＲ及びノードｎ３間に接続され、電気ヒューズを構成する。ｎチャネルトランジスタ１０２は、保護トランジスタであり、ゲートが電圧ＶＰＰに接続され、ドレインがノードｎ３に接続され、ソースがノードｎ２に接続される。電圧ＶＰＰは、例えば３Ｖである。ｎチャネルトランジスタ１０３は、ライト回路であり、ゲートがライト信号ＷＲＴに接続され、ドレインがノードｎ２に接続され、ソースがグランド（基準電位）に接続される。ｎチャネルトランジスタ１２１は、プリチャージ回路であり、ゲートがプリチャージ信号ＰＲＥに接続され、ドレインがノードｎ２に接続され、ソースが電圧ＶＰＰに接続される。電圧ＶＰＰは、例えば３Ｖである。

次に、リード回路１１０の構成を説明する。ｎチャネルトランジスタ１１１は、ゲートがリード信号ＲＤに接続され、ドレインがノードｎ２に接続され、ソースがノードｎ４に接続される。ｎチャネルトランジスタ１１３は、ゲートがノードｎ５に接続され、ドレインがノードｎ４に接続され、ソースが抵抗１１４を介してグランド（基準電位）に接続される。ｐチャネルトランジスタ１１２は、ゲートがノードｎ５に接続され、ソースが電圧ＶＩＩに接続され、ドレインがノードｎ４に接続される。電圧ＶＩＩは、例えば１．６Ｖである。否定論理積（ＮＡＮＤ）回路１１５は、電源電圧ＶＩＩに接続され、入力端子がノードｎ４及び信号ＲＳＴｂの線に接続され、出力端子がノードｎ５に接続される。否定（ＮＯＴ）回路１１６は、入力端子がノードｎ５に接続され、出力端子が信号ＥＦＡの線に接続される。

図２は、電気ヒューズ回路２１５及びその周辺回路の構成例を示す図であり、図１８に対し、電気ヒューズ制御回路２０２が各ユニット回路２０３内の電気ヒューズ回路２１５にプリチャージ信号ＰＲＥを出力する点が異なる。電気ヒューズ回路２１５は、上記の電気ヒューズ回路１５０１に対応する。なお、電気ヒューズへの書き込み（ライト）動作を示すタイミングチャートは、上記の図１９の説明と同じである。

電気ヒューズ回路２１５は、図１の電気ヒューズ回路に対応する。昇圧回路及びレベル制御回路２０１は、電圧の昇圧及びレベル制御を行い、その電圧を複数のユニット回路２０３に供給する。電気ヒューズ制御回路２０２は、信号ＲＤ、ＲＳＴｂ、ＰＲＥ、ＥＦ−ＷＲＩＴＥ、ＥＦ−ＳＴＡＲＴ、ＥＦ−ＣＬＫ、ＥＦ−ＳＴＲＢを複数のユニット回路２０３に出力する。各ユニット回路２０３は、フリップフロップ（ＦＦ）２１１、２１２、ＮＡＮＤ回路２１３、ＮＯＴ回路２１４及び電気ヒューズ回路２１５を有する。複数のユニット回路２０３内のフリップフロップ２１１は、アドレス信号Ａ０〜Ａ２及びバリッド信号ＶＡＬＩＤを入力し、アドレスレジスタ２０４を構成する。説明の簡単のため、３ビットのアドレス信号Ａ０〜Ａ２の場合を例に説明する。バリッド信号ＶＡＬＩＤは、アドレス信号Ａ０〜Ａ２に対応する電気ヒューズの記憶内容を有効にするか否かを示す信号である。例えば、不良メモリセルが存在せず、冗長メモリセルへの置き換えを行う必要がないときには、バリッド信号ＶＡＬＩＤをローレベルにすればよい。複数のユニット回路２０３内のフリップフロップ２１２は、シフトレジスタ２０５を構成する。ライト信号ＷＲＴは、ヒューズ回路２１５に書き込みを行うときにはハイレベルになり、書き込みを行わないときにはローレベルになる。

図１において、上記ライト信号ＷＲＴがハイレベルになると、トランジスタ１０３がオンする。キャパシタ１０１には、高電圧ＶＲＲ（例えば８Ｖ）が印加される。電気ヒューズはキャパシタ１０１で構成され、何もしない状態では電気的に非導通状態である。このキャパシタ１０１の両端子間に高電圧（例えば８Ｖ）を印加すると、キャパシタ１０１の絶縁膜が破壊されて電気的に導通状態になる。この２つの状態をデータ０及び１に割り当てる。例えば、キャパシタ１０１の絶縁膜が破壊されていない状態で電気的に非導通なら０、絶縁膜が破壊された状態で電気的に導通なら１と割り当てる。このキャパシタ１０１は、不揮発性ＲＯＭとして使用することができる。

電気ヒューズの絶縁膜を破壊する動作（書き込み動作）を行うときに必要となる高電圧は、半導体チップ内に設けられた昇圧回路２０１により生成される。また、書き込み動作を行うときに複数のキャパシタ１０１に同時に書き込もうとすると、多大な電流が流れる可能性があるため、シフトレジスタ２０５を設け、図１９に示すように、１つずつキャパシタ１０１に書き込みを行う。

キャパシタ（電気ヒューズ）１０１への書き込み動作について説明する。まず、昇圧回路２０１は、複数のキャパシタ１０１の共通ノードの電圧ＶＲＲを高電圧（例えば８Ｖ）に昇圧する。このとき、キャパシタ１０１のもう一方の端子ノードｎ３はフローティング状態であるため、ノードｎ３の電位も上昇する。この状態ではまだキャパシタ１０１の両端子間の電位差は小さい。その後シフトレジスタ２０５で選択されたライト信号ＷＲＴの書き込みトランジスタ１０３をオンさせ、ノードｎ３をグランドとして、キャパシタ１０１の両端子間に高電圧を印加し、キャパシタ１０１の絶縁膜を破壊する。このとき、非選択のライト信号ＷＲＴに対応するキャパシタ１０１においては、ノードｎ３がフローティング状態のままであり、非選択のキャパシタ１０１の両端子間に高電圧が印加されない。

なお、電気ヒューズ回路を含む半導体メモリチップの電源起動時のリード回路１１０の動作は、上記の図２０の説明と同じである。

図３は、ヒューズ回路の書き込み動作の例を示すタイミングチャートであり、図１９に対応する。図１９と同じ信号は説明を省略する。電圧ＶＲＲでは、信号ＥＦ−ＷＲＩＴＥと同じ周期で８Ｖのパルスが生じる。プリチャージ信号ＰＲＥは、クロック信号ＥＦ−ＣＬＫと同じ周期で、各時刻ｔ１〜ｔ５の直前で定期的にハイレベルのパルスを有する。ノードｎ３の電圧は、時間の経過と共にリーク等により低下していく。プリチャージ信号ＰＲＥがハイレベルになると、トランジスタ１２１がオンし、ノードｎ２に電圧ＶＰＰが供給される。その結果、トランジスタ１０２は、ゲート及びソースが共に電圧ＶＰＰ（例えば３Ｖ）になり、ノードｎ３がプリチャージされ、ノードｎ３の電位が上昇する。プリチャージ信号ＰＲＥにより定期的にノードｎ３がプリチャージされ、ノードｎ３の電位の低下を防止することができる。これにより、ライト信号ＷＲＴがローレベルの場合は、キャパシタ１０１の両端の電圧３０１を低くすることができ、キャパシタ１０１の絶縁膜破壊を防止することができる。

図４は、本実施形態によるシステムインパッケージ（ＳＩＰ）の構成例を示す図である。パッケージ４０１内には、メモリチップ４０２及びロジックチップ４０３が設けられる。メモリチップ４０２は、電気ヒューズ回路４０４を有する。メモリチップ４０２は図１５の半導体メモリチップに対応し、電気ヒューズ回路４０４は図１５の電気ヒューズ回路１５０１に対応する。ロジックチップ４０３は、メモリコントローラ４０５を有し、外部ピン４０６に接続される。メモリコントローラ４０５は、アドレス線、データ線及び制御線を介して、メモリチップ４０２を制御する。

図５は、ロジックチップ４０３及びメモリチップ４０２間の接続線の例を示す図である。ロジックチップ４０３は、メモリチップ４０２に対して、信号／ＣＥ，／ＯＥ，／ＷＥ，／ＵＢ，／ＬＢ，Ａ０〜Ａ２２を出力する。また、ロジックチップ４０３は、メモリチップ４０２に対して、データＤＱを入出力する。信号／ＣＥは、チップイネーブル信号である。信号／ＯＥは、アウトプットイネーブル信号である。信号／ＷＥは、ライトイネーブル信号である。信号／ＵＢは、上位バイトイネーブル信号である。信号／ＬＢは、下位バイトイネーブル信号である。信号Ａ０〜Ａ２２は、２３ビットのアドレス信号である。

図６は、ロジックチップ４０３内のメモリコントローラ４０５からメモリチップ４０２へ出力する電気ヒューズオペレーションコードの例を示す図である。

コードナンバ「０」は、アドレスストローブモードエントリのコードであり、アドレス信号Ａ０〜Ａ２２をすべて０にする。このコードは、図２のアドレスレジスタ２０４へのアドレス信号取り込み開始を指示するためのコードである。

コードナンバ「１」は、アドレスストローブモードイグジット（ＥＸＩＴ）のコードであり、アドレス信号Ａ１〜Ａ２２を０にし、アドレス信号Ａ０を１にする。このコードは、図２のアドレスレジスタ２０４へのアドレス信号取り込み終了を指示するためのコードである。

コードナンバ「２」は、電気ヒューズライトモードエントリのコードであり、アドレス信号Ａ０、Ａ２〜Ａ２２を０にし、アドレス信号Ａ１を１にする。このコードは、図１９の時刻ｔ１以降の電気ヒューズへの書き込み開始を指示するためのコードである。

コードナンバ「３」は、電気ヒューズライトモードイグジット（ＥＸＩＴ）のコードであり、アドレス信号Ａ２〜Ａ２２を０にし、アドレス信号Ａ０、Ａ１を１にする。このコードは、電気ヒューズへの書き込み終了を指示するためのコードである。

図７は図６の電気ヒューズオペレーションコードを入力する電気ヒューズ制御回路２０２（図２）の構成例を示す回路図であり、図８はその動作例を示すタイミングチャートである。電気ヒューズ制御回路２０２は、メモリチップ４０２内に設けられる。電気ヒューズオペレーションコードを入力するには、アドレス信号Ａ５〜Ａ２２を０にし、チップイネーブル信号／ＣＥをローレベルにし、ライトイネーブル信号／ＷＥをローレベルにし、アウトプットイネーブル信号／ＯＥとして４個のパルスを入力する。パワーオンリセット信号ＰＯＲは、電源投入時にハイレベルのパルスを有する信号である。パワーオンリセット信号ＰＯＲにより、リセット信号ＲＳＴは、４個のフリップフロップ（ＦＦ）をリセットする。出力イネーブル信号／ＯＥの４個のパルスにより、最終段のフリップフロップは信号ＴＥＳＴ−ＥＮＴＲＹとしてハイレベルのパルスを出力する。

図９は、図７に接続される電気ヒューズ制御回路２０２（図２）の構成例を示す回路図である。上記の信号ＴＥＳＴ−ＥＮＴＲＹがハイレベルになり、アドレス信号Ａ２〜Ａ４が０になったとき、以下のように動作する。アドレス信号Ａ０及びＡ１が０のとき、図６のコードナンバ「０」になり、信号ＭＯＤＥ＿ＡＤＤＳＴＲＢがハイレベルになる。アドレス信号Ａ０が１、Ａ１が０のとき、図６のコードナンバ「１」になり、信号ＭＯＤＥ＿ＡＤＤＳＴＲＢがローレベルになる。アドレス信号Ａ０が０、Ａ１が１のとき、図６のコードナンバ「２」になり、信号ＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥがハイレベルになる。アドレス信号Ａ０及びＡ１が１のとき、図６のコードナンバ「３」になり、信号ＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥがローレベルになる。なお、パワーオンリセット信号ＰＯＲにより、電源投入時には、信号ＭＯＤＥ＿ＡＤＤＳＴＲＢ及びＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥがローレベルにリセットされる。

図１０は図９に接続される電気ヒューズ制御回路２０２（図２）の構成例を示す回路図であり、図１１はその動作例を示すタイミングチャートである。信号ＭＯＤＥ＿ＡＤＤＳＴＲＢは、図９の回路から入力される。信号ＭＯＤＥ＿ＡＤＤＳＴＲＢがハイレベルのとき、チップイネーブル信号／ＣＥをローレベルにし、ライトイネーブル信号／ＷＥをハイレベルにし、アウトプットイネーブル信号／ＯＥをローレベルからハイレベルに変化させることにより、信号ＥＦ−ＳＴＲＢにハイレベルのパルスが生じる。この信号ＥＦ−ＳＴＲＢが、図２及び図１９の信号ＥＦ−ＳＴＲＢである。

図１２は図９に接続される電気ヒューズ制御回路２０２（図２）の構成例を示す回路図であり、図１３はその動作例を示すタイミングチャートである。信号ＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥは、図９の回路から入力される。信号ＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥがハイレベルのとき、上位バイトイネーブル信号／ＵＢとして一定周期のパルスを入力する。ノードＱ０及びＱ１は、それぞれ２個のフリップフロップの出力ノードの電圧を示す。この回路により、クロック信号ＥＦ−ＣＬＫ、ライト信号ＥＦ−ＷＲＩＴＥ及びプリチャージ信号ＰＲＥが生成される。これらのクロック信号ＥＦ−ＣＬＫ、ライト信号ＥＦ−ＷＲＩＴＥ及びプリチャージ信号ＰＲＥが、図２、図３及び図１９のクロック信号ＥＦ−ＣＬＫ、ライト信号ＥＦ−ＷＲＩＴＥ及びプリチャージ信号ＰＲＥである。

図１４は、図４のロジックチップ４０３内のメモリコントローラ４０５がメモリチップ４０２内の電気ヒューズ回路４０４への書き込みを行う処理例を示すフローチャートである。

ステップＳ１４０１では、メモリコントローラ４０５は、図６のコードナンバ「０」のアドレスストローブモードエントリをメモリチップ４０２内の電気ヒューズ制御回路２０２に指示する。具体的には、メモリコントローラ４０５は、図８に示す信号を電気ヒューズ制御回路２０２に出力する。

次に、ステップＳ１４０２では、メモリコントローラ４０５は、図１１に示す信号を電気ヒューズ制御回路２０２に出力する。すると、電気ヒューズ制御回路２０２は、アドレスレジスタ２０４にアドレス信号及びバリッド信号を取り込む。

次に、ステップＳ１４０３では、メモリコントローラ４０５は、図６のコードナンバ「１」のアドレスストローブモードイグジットをメモリチップ４０２内の電気ヒューズ制御回路２０２に指示する。具体的には、メモリコントローラ４０５は、図８に示す信号を電気ヒューズ制御回路２０２に出力する。それにより、電気ヒューズ制御回路２０２は、上記の取り込み処理を終了する。

次に、ステップＳ１４０４では、メモリコントローラ４０５は、図６のコードナンバ「２」の電気ヒューズライトモードエントリをメモリチップ４０２内の電気ヒューズ制御回路２０２に指示する。具体的には、メモリコントローラ４０５は、図８に示す信号を電気ヒューズ制御回路２０２に出力する。

次に、ステップＳ１４０５では、メモリコントローラ４０５は、図１３に示す上記バイトイネーブル信号／ＵＢをクロッキングさせて電気ヒューズ制御回路２０２に出力する。すると、電気ヒューズ制御回路２０２は、電気ヒューズ回路２１５への書き込み処理を行う。

次に、ステップＳ１４０６では、メモリコントローラ４０５は、図６のコードナンバ「３」の電気ヒューズライトモードイグジットをメモリチップ４０２内の電気ヒューズ制御回路２０２に指示する。具体的には、メモリコントローラ４０５は、図８に示す信号を電気ヒューズ制御回路２０２に出力する。それにより、電気ヒューズ制御回路２０２は、上記の書き込み処理を終了する。

以上のように、本実施形態によれば、キャパシタ１０１のノードｎ３を定期的にプリチャージすることにより、ノードｎ３の電位低下を防止できる。これにより、キャパシタ１０１への書き込みが指示されていないときに、キャパシタ１０１の両端に高電圧が印加され、誤って書き込みされることを防止できる。特に、電気ヒューズを多数搭載した半導体集積回路及びそれをパッケージングした電子部品の信頼性を高めることができる。

キャパシタ１０１は、電気ヒューズを構成する。ライト回路は、ライト信号ＷＲＴに応じてキャパシタ１０１の両端子間に電圧を印加することにより、キャパシタ１０１の絶縁膜を破壊する。

図１及び図２に示すように、キャパシタ１０１及びライト回路の組みを含む電気ヒューズ回路２１５が複数設けられる。図３及び図１９に示すように、各組みのライト回路は相互に異なるタイミングでライト信号ＷＲＴに応じてキャパシタ１０１に電圧を印加する。ライト回路は、ライト信号ＷＲＴに応じて、キャパシタ１０１の第１の端子に第１の電位ＶＲＲを印加し、キャパシタ１０１の第２の端子に第１の電位ＶＲＲより低い第２の電位（グランド）を印加することにより、キャパシタ１０１の絶縁膜を破壊する。また、ライト回路は、ライト信号ＷＲＴに応じて、キャパシタ１０１の第２の端子に第２の電位（グランド）を印加し、又はキャパシタ１０１の第２の端子をフローティング状態にする。ライト回路は、ゲートがライト信号ＷＲＴに接続され、ドレインが電界効果トランジスタ１０２を介してキャパシタ１０１の第２の端子に接続され、ソースが第２の電位（グランド）に接続される電界効果トランジスタ１０３を有する。

プリチャージ回路は、キャパシタ１０１の端子に対してプリチャージする。プリチャージ回路は、ゲートがプリチャージ信号ＰＲＥに接続され、ドレインが電界効果トランジスタ１０２を介してキャパシタ１０１の端子に接続され、ソースがプリチャージ電位ＶＰＰに接続される電界効果トランジスタ１２１を有する。

図１５に示すように、メモリ装置は、電気ヒューズ回路１５０１と、複数のメモリセルを含むノーマルメモリセルアレイ１５０３と、ノーマルメモリセルアレイ１５０３内のメモリセルを置き換えるためのメモリセルを有する冗長メモリセルアレイ１５０４とを有する。電気ヒューズ回路１５０１内のキャパシタ１０１（図１）は、ノーマルメモリセルアレイ１５０３内の前記置き換えするメモリセルのアドレスを記憶する。電気ヒューズ回路１５０１、ノーマルメモリセルアレイ１５０３及び冗長メモリセルアレイ１５０４は半導体メモリチップ４０２（図４）内に設けられる。図４に示すように、半導体メモリチップ４０２は、パッケージ４０１内に実装されている。メモリ装置は、さらに、半導体メモリチップ４０２に対してライト回路１０３の動作を制御するメモリコントローラ４０５を有する。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
電気ヒューズを構成するキャパシタと、
ライト信号に応じて前記キャパシタの両端子間に電圧を印加することにより、前記キャパシタの絶縁膜を破壊するライト回路と、
前記キャパシタの端子に対してプリチャージするプリチャージ回路と
を有することを特徴とする電気ヒューズ回路。
（付記２）
前記キャパシタ及び前記ライト回路の組みが複数設けられ、各組みの前記ライト回路は相互に異なるタイミングで前記ライト信号に応じて前記キャパシタに電圧を印加することを特徴とする付記１記載の電気ヒューズ回路。
（付記３）
前記キャパシタ及び前記ライト回路の組みが複数設けられ、各組みの前記ライト回路が相互に異なるタイミングで前記ライト信号に応じて前記キャパシタに電圧を印加する合間に、前記キャパシタの端子に対してプリチャージ動作を行うことを特徴とする付記２記載の電気ヒューズ回路。
（付記４）
前記プリチャージ回路は、プリチャージ信号に応じて、前記キャパシタの第２の端子にプリチャージ電位を印加し、又は前記キャパシタの第２の端子をフローティング状態にすることを特徴とする付記１記載の電気ヒューズ回路。
（付記５）
前記プリチャージ回路は、ドレインが前記キャパシタの端子に接続され、ソースがプリチャージ電位に接続される第１の電界効果トランジスタを有することを特徴とする付記４記載の電気ヒューズ回路。
（付記６）
さらに、前記第１の電界効果トランジスタのドレイン及び前記キャパシタの端子間に接続される第２の電界効果トランジスタを有することを特徴とする付記５記載の電気ヒューズ回路。
（付記７）
前記ライト回路は、ライト信号に応じて、前記キャパシタの第１の端子に第１の電位を印加し、前記キャパシタの第２の端子に前記第１の電位より低い第２の電位を印加することにより、前記キャパシタの絶縁膜を破壊することを特徴とする付記１記載の電気ヒューズ回路。
（付記８）
前記ライト回路は、ライト信号に応じて、前記キャパシタの第２の端子に前記第２の電位を印加し、又は前記キャパシタの第２の端子をフローティング状態にすることを特徴とする付記７記載の電気ヒューズ回路。
（付記９）
前記ライト回路は、ゲートがライト信号に接続され、ドレインが前記キャパシタの第２の端子に接続され、ソースが前記第２の電位に接続される第１の電界効果トランジスタを有することを特徴とする付記８記載の電気ヒューズ回路。
（付記１０）
さらに、前記第１の電界効果トランジスタのドレイン及び前記キャパシタの第２の端子間に接続される第２の電界効果トランジスタを有することを特徴とする付記９記載の電気ヒューズ回路。
（付記１１）
前記プリチャージ回路は、ドレインが前記第２の電界効果トランジスタを介して前記キャパシタの第２の端子に接続され、ソースがプリチャージ電位に接続される第３の電界効果トランジスタを有することを特徴とする付記１０記載の電気ヒューズ回路。
（付記１２）
付記１記載の電気ヒューズ回路と、
複数のメモリセルを含むノーマルメモリセルアレイと、
前記ノーマルメモリセルアレイ内のメモリセルを置き換えるためのメモリセルを有する冗長メモリセルアレイとを有し、
前記電気ヒューズ回路内のキャパシタは、前記ノーマルメモリセルアレイ内の前記置き換えするメモリセルのアドレスを記憶することを特徴とするメモリ装置。
（付記１３）
前記電気ヒューズ回路、前記ノーマルメモリセルアレイ及び前記冗長メモリセルアレイが半導体メモリチップ内に設けられた付記１２記載のメモリ装置が、パッケージ内に実装されていることを特徴とする電子部品。
（付記１４）
さらに、前記半導体メモリチップに対して前記ライト回路の動作を制御するメモリコントローラを有するチップが、前記半導体メモリチップと同一パッケージ内に実装されていることを特徴とする付記１３記載の電子部品。

本発明の実施形態による電気ヒューズ回路の構成例を示す図である。 電気ヒューズ回路及びその周辺回路の構成例を示す図である。 ヒューズ回路の書き込み動作の例を示すタイミングチャートである。 システムインパッケージ（ＳＩＰ）の構成例を示す図である。 ロジックチップ及びメモリチップ間の接続線の例を示す図である。 ロジックチップ内のメモリコントローラからメモリチップへ出力する電気ヒューズオペレーションコードの例を示す図である。 電気ヒューズ制御回路の構成例を示す回路図である。 図７の回路の動作例を示すタイミングチャートである。 図７に接続される電気ヒューズ制御回路の構成例を示す回路図である。 図９に接続される電気ヒューズ制御回路の構成例を示す回路図である。 図１０の回路の動作例を示すタイミングチャートである。 図９に接続される電気ヒューズ制御回路の構成例を示す回路図である。 図１２の回路の動作例を示すタイミングチャートである。 ロジックチップ内のメモリコントローラがメモリチップ内の電気ヒューズ回路への書き込みを行う処理例を示すフローチャートである。 半導体メモリチップの構成例を示す図である。 レーザーヒューズを有する半導体メモリチップを示す図である。 電気ヒューズ回路の構成例を示す図である。 電気ヒューズ回路及びその周辺回路の構成例を示す図である。 電気ヒューズ回路の書き込み動作の例を示すタイミングチャートである。 電気ヒューズ回路を含む半導体メモリチップの電源起動時のタイミングチャートである。 ヒューズ回路の書き込み誤動作の例を示すタイミングチャートである。

符号の説明

１０１ キャパシタ
１０２，１０３，１１１〜１１３，１２１ トランジスタ
１１０ リード回路
１１４ 抵抗
１１５ ＮＡＮＤ回路
１１６ ＮＯＴ回路

Claims (8)

1. 電気ヒューズを構成するキャパシタと、
   ライト信号に応じて前記キャパシタの第１の端子と第２の端子間に電圧を印加することにより、前記キャパシタの絶縁膜を破壊するライト回路と、
   前記キャパシタの第２の端子に対してプリチャージするプリチャージ回路とを有し、
   各々が、前記キャパシタ、前記ライト回路及び前記プリチャージ回路を有する複数の組みを有し、
   前記プリチャージ回路は、前記キャパシタの低電圧側の前記第２の端子に接続され、
   前記ライト信号が、相互に異なるタイミングで、前記プリチャージ回路によるプリチャージ動作が行われていない前記第２の端子がフローティング状態となる間に、対応する前記ライト回路に供給され、前記ライト信号が非活性化状態である間、前記プリチャージ回路によるプリチャージ動作が行われることを特徴とする電気ヒューズ回路。
2. 前記プリチャージ回路は、ドレインが前記キャパシタの前記第２の端子に接続され、ソースがプリチャージ電位に接続される第１の電界効果トランジスタを有することを特徴とする請求項１記載の電気ヒューズ回路。
3. さらに、前記第１の電界効果トランジスタのドレイン及び前記キャパシタの前記第２の端子間に接続される第２の電界効果トランジスタを有することを特徴とする請求項２記載の電気ヒューズ回路。
4. 前記ライト回路は、ライト信号に応じて、前記キャパシタの前記第１の端子に第１の電位を印加し、前記キャパシタの前記第２の端子に前記第１の電位より低い第２の電位を印加することにより、前記キャパシタの絶縁膜を破壊することを特徴とする請求項１記載の電気ヒューズ回路。
5. 前記ライト回路は、ゲートがライト信号に接続され、ドレインが前記キャパシタの前記第２の端子に接続され、ソースが前記第２の電位に接続される第１の電界効果トランジスタを有することを特徴とする請求項１記載の電気ヒューズ回路。
6. 請求項１記載の電気ヒューズ回路と、
   複数のメモリセルを含むノーマルメモリセルアレイと、
   前記ノーマルメモリセルアレイ内のメモリセルを置き換えるためのメモリセルを有する冗長メモリセルアレイとを有し、
   前記電気ヒューズ回路内のキャパシタは、前記ノーマルメモリセルアレイ内の前記置き換えするメモリセルのアドレスを記憶することを特徴とするメモリ装置。
7. 前記電気ヒューズ回路、前記ノーマルメモリセルアレイ及び前記冗長メモリセルアレイが半導体メモリチップ内に設けられた請求項６記載のメモリ装置が、パッケージ内に実装されていることを特徴とする電子部品。
8. さらに、前記半導体メモリチップに対して前記ライト回路の動作を制御するメモリコントローラを有するチップが、前記半導体メモリチップと同一パッケージ内に実装されていることを特徴とする請求項７記載の電子部品。

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