CN101127245A - 电熔丝电路、存储器器件和电子部件 - Google Patents

电熔丝电路、存储器器件和电子部件 Download PDF

Info

Publication number
CN101127245A
CN101127245A CNA2007101357745A CN200710135774A CN101127245A CN 101127245 A CN101127245 A CN 101127245A CN A2007101357745 A CNA2007101357745 A CN A2007101357745A CN 200710135774 A CN200710135774 A CN 200710135774A CN 101127245 A CN101127245 A CN 101127245A
Authority
CN
China
Prior art keywords
circuit
electric fuse
capacitor
signal
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101357745A
Other languages
English (en)
Other versions
CN101127245B (zh
Inventor
山口秀策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN101127245A publication Critical patent/CN101127245A/zh
Application granted granted Critical
Publication of CN101127245B publication Critical patent/CN101127245B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)

Abstract

提供了一种电熔丝电路，其包括：构成电熔丝的电容器；写电路，其通过根据写信号向电容器的两个端子之间施加电压来击穿电容器的绝缘膜；以及预充电电路，其对电容器的端子进行预充电。

Description

电熔丝电路、存储器器件和电子部件
技术领域
本发明涉及电熔丝(fuse)电路、存储器器件和电子部件。
背景技术
图16是示出包括激光熔丝的半导体存储器芯片的视图。近年来，半导体存储器包括使用激光熔丝的冗余存储器单元，其中故障存储器单元一般被冗余存储器单元替换。激光熔丝是一种非易失性ROM，其利用激光光束切割布线层以进行写(例如，在未切割状态下它处于电气上连接的状态，此状态为“0(零)”，而在切割状态下它处于电气上未连接的状态，此状态为“1”)，并且到冗余存储器单元的替换是通过使该ROM记忆故障存储器单元的地址来执行的。但是，在将使用激光熔丝的存储器芯片1601封装在封装1602中之后，就不能向其发射激光LS。已知这样一种现象，即存储器芯片1601中的DRAM在封装时受到热量之类的影响而在刷新特性等方面有所恶化。但是，在封装之后无法向其发射激光LS。因此，正在研究这样一种方法，其中将电可写电熔丝用作非易失性ROM，并且使ROM记忆故障存储器单元的地址以利用冗余存储器单元来替换故障存储器单元。
图17是示出电熔丝电路的配置示例的视图。下面将场效应晶体管简称为晶体管。电熔丝电容器101被连接在电压VRR和节点n3之间。n沟道晶体管102是保护晶体管，其栅极连接到电压VPP，其漏极连接到节点n3，并且其源极连接到节点n2。电压VPP例如是3V。n沟道晶体管103是写电路，其栅极连接到写信号WRT，其漏极连接到节点n2，并且其源极连接到地。
然后将描述读电路110的配置。n沟道晶体管111的栅极连接到读信号RD，其漏极连接到节点n2，并且其源极连接到节点n4。n沟道晶体管113的栅极连接到节点n5，其漏极连接到节点n4，并且其源极经由电阻114连接到地。p沟道晶体管112的栅极连接到节点n5，其源极连接到电压VII，并且其漏极连接到节点n4。电压VII例如是1.6V。与非(NAND)电路115连接到电源电压VII，并且其输入端连接到节点n4和信号RSTb的线路，其输出端连接到节点n5。NOT电路116的输入端连接到节点n5，并且其输出端连接到信号EFA的线路。
图18是示出电熔丝电路215及其外围电路的配置示例的视图，图19是示出电熔丝电路的示例性写操作的时序图。电熔丝电路215对应于图17中的电熔丝电路。升压器电路和电平控制电路201升高电压并且控制电平以向多个单元电路203提供电压。电熔丝控制电路202向多个单元电路203输出信号RD、信号RSTb、信号EF-WRITE、信号EF-START、信号EF-CLK、信号EF-STRB。每个单元电路203包括触发器(FF)211、212、NAND电路213，以及NOT电路214和电熔丝电路215。多个单元电路203中的触发器211分别输入地址信号A0(零)至A2和有效信号VALID并且构成地址电阻器204。为了便于描述，描述3位地址信号A0(零)至A2的情形作为示例。有效信号VALID是指示是否验证与地址信号A0(零)至A2相对应的电熔丝的记忆内容的信号。例如，当不存在故障存储器单元并且不需要替换为冗余存储器单元时，则使有效信号VALID为低电平。多个单元电路203中的触发器212构成移位电阻器205。
在时刻t1之前，信号EF-STRB的脉冲被输入到触发器211的时钟端，并且地址信号A0(零)至A2分别被输入到触发器211的输入端。
将描述以下情形下的写示例，其中诸如低电平的地址信号A0(零)、高电平的地址信号A1、低电平的地址信号A2和高电平的有效信号VALID之类的信号被写入到电熔丝中。地址信号A0(零)的寄存器211输出低电平。地址信号A1的寄存器211输出高电平。地址信号A2的寄存器211输出低电平。有效信号VALID的寄存器211输出高电平。
在时刻t1以及时刻t1之后，时钟信号CLK变成具有恒定频率的时钟脉冲。信号EF-WRITE是与时钟EF-CLK具有相同周期的脉冲。在时刻t1，开始信号EF-START从高电平变为低电平。然后，移位电阻器212移动开始信号EF-START以将其输出到下一移位寄存器212。这样，地址信号A0(零)的电阻器212、地址信号A1的电阻器212、地址信号A2的电阻器212以及有效信号VALID的电阻器212分别输出移位后的脉冲。
在时刻t1之后，地址信号A0(零)的NOT电路214保持低电平以不输出作为写信号WRT的脉冲。在时刻t2之后，地址信号A1的NOT电路214输出高电平脉冲作为写信号WRT。在时刻t3之后，地址信号A2的NOT电路214保持低电平以不输出作为写信号WRT的脉冲。在时刻t4之后，有效信号VALID的NOT电路214输出高电平脉冲作为写信号WRT。
在图17中，当写信号WRT变为高电平时，晶体管103导通。高电压VRR(例如8V)被施加到电容器101。电熔丝由电容器101构成，并且在不进行任何操作时处于电气上未连接的状态。当高电压(例如8V)被施加到电容器101的两个端子时，电容器103的绝缘膜被击穿，使得电容器进入电气上连接的状态。这两个状态分别被指派给数据0(零)和数据1。例如，当其处于电容器的绝缘膜未被击穿的电气上未连接的状态时，“0(零)”被指派，而当其处于电容器的绝缘膜被击穿的电气上连接的状态时，“1”被指派。电容器101可被用作非易失性ROM。
执行电熔丝的绝缘膜的击穿操作(以下称为“写操作”)所需的高电压由半导体芯片中提供的升压器电路201生成。此外，当试图每次向多个电容器101进行写入以作为写操作时，可能有巨大的电流流动，因而通过提供移位寄存器205逐一地向电容器执行写操作。
将给出对电容器(电熔丝)101的写入操作的描述。首先，升压器电路201将多个电容器101的公共节点处的电压VRR升高到高电压(例如8V)。此时，电容器的另一端子节点n3处于浮空状态，因而节点n3的电势也增大。在该状态下，电容器101的两个端子的电势之间的差异仍较小。在这之后，移位电阻器205所选择的写信号WRT被写入其中的晶体管103导通，并且利用节点n3作为地，高电压被施加到电容器101的两个端子之间，以击穿电容器101的绝缘膜。此时，在与未选择的写信号WRT相对应的电容器101中，节点n3仍处于浮空状态，因而高电压不被施加到未被选择的电容器101的两个端子之间。如果施加高电压的话，实际上并不想向其中写入的电容器的绝缘膜将会击穿。
图20是在电源启动时包括电熔丝电路的半导体存储器芯片的时序图。电源电压VDD是半导体存储器芯片的电源电压，并且例如是1.8V。随着电源启动，电压VDD、VRR和RC逐渐增大。一段时间之后，电压VRR保持在1.6V左右。信号RSTb保持低电平。在图17中，当信号RSTb处于低电平时，节点n5变为高电平。然后，晶体管112关断，并且晶体管113导通。结果，节点n4从浮空状态变为低电平。然后，信号RSTb从低电平变为高电平。当电容器101处于连接状态时，节点n4变为高电平，并且输出信号EFA变为高电平。同时，当电容器101处于未连接状态时，节点n4变为低电平，并且输出信号EFA变为低电平。然后，电压VRR和读信号RD变为地，晶体管111关断，并且输出信号EFA被保持。基于上述操作，读电路110输出电容器101的状态，作为信号EFA。
在日本专利申请早期公开No.2006-147651(专利文献1)中，描述了一种半导体集成电路，在该半导体集成电路中，在半导体衬底上方提供了熔丝金属，该熔丝金属由于其一个端部被施加Vdd并且同时被施加激光光束而未连接，并且其另一端部在衬底上提供，并且该熔丝金属在电气上连接到被施加Vss作为反向偏置的用于编程的n沟道晶体管的源极。
另外，在日本专利申请早期公开No.Hei9-185897(专利文献2)中，描述了一种冗余熔丝电路，其包括：确定冗余寻址信号的逻辑状态的节点，与该节点并行提供的熔丝，以及根据时钟对节点进行预充电的预充电电路。
图21是示出与图19相对应的熔丝电路的示例性写故障的时序图。这里将省略与图19中相同的信号的描述。在电压VRR中，以与信号EF-WRITE相同的周期生成8V的脉冲。当逐一写入到多个电容器(电熔丝)101中的写操作被重复时，未被选择的电熔丝电路中的节点n3的电势由于结漏(junction leakage)之类的原因而逐渐下降。当电熔丝的总位数较大时，使得高电压2101被施加到未被选择的电熔丝的电容器101的两端，从而使得在实际不想在其中进行写入的电容器中执行了写操作，因而造成了问题。
发明内容
本发明的一个目的是提供一种能够防止对电熔丝的写入故障的电熔丝电路、存储器器件以及电子部件。
根据本发明的一个方面，提供了一种电熔丝电路，包括：构成电熔丝的电容器；写电路，其通过根据写信号向电容器的两个端子之间施加电压来击穿电容器的绝缘膜；以及预充电电路，其对电容器的端子进行预充电。
附图说明
图1是示出根据本发明实施例的电熔丝电路的配置示例的视图；
图2是示出电熔丝电路及其外围电路的配置示例的视图；
图3是示出对熔丝电路的示例性写入操作的时序图；
图4是示出系统级封装(SIP)的配置示例的视图；
图5是示出逻辑芯片和存储器芯片之间的连接线的视图；
图6是示出从逻辑芯片中的存储器控制器输出到存储器芯片的电熔丝操作的示例性代码的视图；
图7是示出电熔丝控制电路的配置示例的电路图；
图8是示出图7中的电路的示例性操作的时序图；
图9是示出连接到图7的电熔丝控制电路的配置示例的视图；
图10是示出连接到图9的电熔丝控制电路的配置示例的视图；
图11是示出图10中的电路的示例性操作的时序图；
图12是示出连接到图9的电熔丝控制电路的配置示例的电路图；
图13是示出图12中的电路的示例性操作的时序图；
图14是示出逻辑芯片中的存储器控制器的诸如对存储器芯片中的电熔丝进行写入的示例性过程的流程图；
图15是示出半导体存储器芯片的配置示例的视图；
图16是示出包括激光熔丝的半导体存储器芯片的视图；
图17是示出电熔丝电路的配置示例的视图；
图18是示出电熔丝电路及其外围电路的配置示例的视图；
图19是示出对电熔丝电路的示例性写入操作的时序图；
图20是在电源启动时包括电熔丝电路的半导体存储器芯片的时序图；以及
图21是示出对熔丝电路的示例性写入故障的时序图。
具体实施方式
图15是示出根据本发明实施例的半导体存储器芯片的配置示例的视图。电熔丝电路1501是非易失性ROM，其记忆正常存储器单元阵列1503中的故障存储器单元的地址，以将故障存储器单元的地址输出到地址比较器1502。地址比较器1502将故障存储器单元的地址与输入的地址相比较，以将两个地址的比较结果输出到正常存储器单元阵列1503和冗余存储器单元阵列1504。当两个地址不匹配时，正常存储器单元阵列1503读或写关于与输入地址对应的存储器单元的数据DQ。当两个地址相匹配时，冗余存储器单元阵列1504读或写针对与输入地址相对应的存储器单元的数据DQ。这样，当在正常存储器单元阵列1503中有任何故障存储器单元时，该故障存储器单元可被冗余存储器单元阵列1504中的存储器单元所替换。
图1是示出根据本实施例的电熔丝电路1501的配置示例的视图。在图1中，除了图17之外，还提供了n沟道场效应晶体管121。下面将把场效应晶体管简称为晶体管。电容器101被连接在电压VRR和节点n3之间，以构成电熔丝。n沟道晶体管102是保护晶体管，其栅极连接到电压VPP，其漏极连接到节点n3，其源极连接到节点n2。电压VPP例如是3V。n沟道晶体管103是写电路，其栅极连接到写信号WRT，其漏极连接到节点n2，其源极连接到地(基准电势)。n沟道晶体管121是预充电电路，其栅极连接到预充电信号PRE，其漏极连接到节点n2，其源极连接到地。电压VPP例如是3V。
然后将给出对读电路110的配置的描述。n沟道晶体管111的栅极连接到读信号RD，其漏极连接到节点n2，其源极连接到节点n4。n沟道晶体管113的栅极连接到节点n5，其漏极连接到节点n4，并且其源极经由电阻114连接到地(基准电势)。p沟道晶体管112的栅极连接到节点n5，其源极连接到电压VII，其漏极连接到节点n4。电压VII例如是1.6V。与非(NAND)电路115连接到电源电压VII，并且其输入端连接到节点n4和信号RSTb的线路，其输出端连接到节点n5。NOT电路116的输入端连接到节点n5，其输出端连接到信号EFA的线路。
图2是示出电熔丝电路215及其外围电路的配置示例的视图，其与图18的不同之处在于电熔丝控制电路202向各个单元电路203中的电熔丝电路215输出预充电信号PRE。电熔丝电路215对应于之前描述的电熔丝电路1501。注意，对示出了对电熔丝的写入操作的时序图的描述与图19中的相同。
电熔丝电路215对应于图1中的电熔丝电路。升压器电路和电平控制电路201升高电压并且控制电平以向多个单元电路203提供电压。电熔丝控制电路202向多个单元电路203输出信号RD、信号RSTb、信号EF-WRITE、信号EF-START、信号EF-CLK、信号EF-STRB。每个单元电路203包括触发器(FF)211、212、NAND电路213，以及NOT电路214和电熔丝电路215。多个单元电路203中的触发器211分别输入地址信号A0(零)至A2和有效信号VALID并且构成地址电阻器204。为了便于描述，描述3位地址信号A0(零)至A2作为示例。有效信号VALID是指示是否验证与地址信号A0(零)至A2相对应的电熔丝的记忆内容的信号。例如，当存在故障存储器单元并且不需要替换为冗余存储器单元时，则使有效信号VALID为低电平。多个单元电路203中的触发器212构成移位电阻器205。当对熔丝电路215进行写入时写信号WRT变为高电平，否则变为低电平。
在图1中，当写信号WRT变为高电平时，晶体管103导通。高电压VRR(例如8V)被施加到电容器101。电熔丝由电容器101构成，并且在不进行任何操作时处于电气上未连接的状态。当高电压(例如8V)被施加到电容器101的两个端子时，电容器103的绝缘膜被击穿，并且电熔丝电容器进入电气上连接的状态。这两个状态分别被指派给数据0(零)和数据1。例如，当其处于电容器的绝缘膜未被击穿的电气上未连接的状态时，“0(零)”被指派，而当其处于电容器的绝缘膜被击穿的电气上连接的状态时，“1”被指派。电容器101可被用作非易失性ROM。
执行电熔丝的绝缘膜的击穿操作(以下称为“写操作”)所需的高电压由半导体芯片中提供的升压器电路201生成。此外，当试图每次向多个电容器101进行写入以作为写操作时，可能有巨大的电流流动，因而通过提供移位寄存器205逐一地向电容器执行写操作，如图19所示。
将给出对电容器(电熔丝)101的写入操作的描述。首先，升压器电路201将多个电容器101的公共节点处的电压VRR升高到高电压(例如8V)。此时，电容器的另一端子节点n3处于浮空状态，因而节点n3的电势也增大。在该状态下，电容器101的两个端子的电势之间的差异仍较小。移位电阻器205所选择的写信号WRT被写入其中的晶体管103导通，并且利用节点n3作为地，高电压被施加到电容器101的两个端子之间，以击穿电容器101的绝缘膜。此时，在与未选择的写信号WRT相对应的电容器101中，节点n3仍处于浮空状态，因而高电压不被施加到未被选择的电容器101的两个端子之间。
注意在包括电熔丝电路的半导体存储器芯片的电源启动时读电路110的操作与以上图20中描述的相同。
图3是示出与图19相对应的熔丝电路的示例性写操作的时序图。因此这里将省略对与图19相同的信号的描述。在电压VRR下，与信号EF-WRITE相同周期的8V脉冲被生成。预充电信号PRE与时钟信号EF-CLK具有相同的周期，并且就在相应的时刻t1至t5之前定期地具有高电平脉冲。随着时间流逝，节点n3的电压由于泄漏之类的原因而下降。当预充电信号PRE变为高电平时，晶体管121导通，并且电压VPP被提供到节点n2。结果，在晶体管102中，栅极和源极的电压都为VPP(例如3V)，并且节点n3被预充电且其电势增大。节点n3被预充电信号PRE定期地预充电，因而可防止节点n3的电势降低。基于此，当写信号WRT处于低电平时，电容器101的两端的电压301可被降低，因而可以防止电容器101的绝缘膜被击穿。
图4是示出根据本实施例的系统级封装(SIP)的配置示例的视图。在封装401中，提供了存储器芯片402和逻辑芯片403。存储器芯片402包括电熔丝电路404。存储器芯片402对应于图15中的半导体存储器芯片，并且电熔丝电路404对应于图15中的电熔丝电路1501。逻辑芯片403包括存储器控制器405，并且被连接到外部引脚406。存储器控制器405经由地址线、数据线和控制线来控制存储器芯片402。
图5是示出逻辑芯片403和存储器芯片402之间的连接线的视图。逻辑芯片403向存储器芯片402输出信号/CE、/OE、/WE、/UB、/LB和A0(零)至A22。此外，逻辑芯片403输入/输出关于存储器芯片402的数据DQ。信号/CE是芯片使能信号。信号/OE是输出使能信号。信号/WE是写使能信号。信号/UB是高字节使能信号。信号/LB是低字节使能信号。信号A0(零)至A22是23位地址信号。
图6是示出从逻辑芯片403中的存储器控制器405输出到存储器芯片402的电熔丝的示例性操作代码的视图。
代码号“0(零)”是地址选通模式进入代码，其使得所有地址A0(零)至A22都为“0(零)”。该代码用于指示开始获取地址信号到图2中的地址电阻器204中。
代码号“1”是地址选通模式退出代码，其使得地址信号A1至A22为“0(零)”，并且使得地址信号A0(零)为“1”。这是用于指示结束将地址信号获取到图2中的地址电阻器204中的操作的代码。
代码号“2”是电熔丝写模式进入码，其使得地址信号A0(零)和地址信号A2至A22为“0(零)”，并且使地址信号A1为“1”。该代码是用于指示在图19中的时刻t1和时刻t1之后开始对电熔丝进行写入的代码。
代码号“3”是电熔丝写模式退出代码，其使得地址信号A2至A22为“0(零)”，并且使地址信号A0(零)和A1为“1”。该代码是用于指示结束对电熔丝的写入的代码。
图7是示出图6中的电熔丝操作代码被输入其中的电熔丝控制电路202(图2)的配置示例的电路图，图8是示出其示例性操作的时序图。在存储器芯片402中提供了电熔丝控制电路202。为了输入电熔丝操作代码，地址信号A5至A22被置于“0(零)”，芯片使能信号/CE被置于低电平，写使能信号/WE被置于低电平，并且四个脉冲作为输出使能信号/OW被输入。仅限电源设定信号POR是在电源启动时具有高电平脉冲的信号。利用仅限电源设定信号POR，重置信号RST重置四个触发器(FF)。利用输出使能信号/OE的四个脉冲，最终级的触发器输出高电平脉冲，作为信号TEST-ENTRY。
图9是示出连接到图7的电熔丝控制电路202(图2)的配置示例的电路图。当信号TEST-ENTRY变为高电平并且地址信号A2至A4变为“0(零)”时，其操作如下。当地址信号A0(零)和A1为“0(零)”时(对应于图6中的代码号“0(零)”)，信号MODE_ADDSTRB变为高电平。当地址信号A0(零)为“1”并且地址信号A1为“0(零)”时(对应于图6中的代码号“1”)，信号MODE_ADDSTRB变为低电平。当地址信号A0(零)为“0(零)”并且地址信号A1为“1”时(对应于图6中的代码号“2”)，信号MODE_WRITE_EFUSE变为高电平。当地址信号A0(零)和A1为“1”时(对应于图6中的代码号“3”)，信号MODE_WRITE_EFUSE变为低电平。注意，利用仅限电源设定信号POR，信号MODE_ADDSTRB和MODE_WRITE_EDUSE被重置到低电平。
图10是示出连接到图9的电熔丝控制电路202(图2)的配置示例的电路图，图11是示出其示例性操作的时序图。信号MODE_ADDSTRB从图9中的电路输入。当信号MODE_ADDSTRB为高电平时，芯片使能信号/CE被置于低电平，写使能信号/WE被置于高电平，并且输出使能信号/OE被从低电平变到高电平，使得在信号EF_STRB中生成高电平脉冲。信号EF_STRB是图2和图19中的信号EF_STRB。
图12是示出连接到图9的电熔丝控制电路202(图2)的配置示例的电路图，图13是示出其示例性操作的时序图。信号MODE_WRITE_EFUSE从图9中的电路输入。当信号MODE_WRITE_EFUSE处于高电平时，具有恒定周期的信号被输入，作为高字节使能信号/UB。节点Q0(零)和Q1分别示出了两个触发器的输出节点的电压。时钟信号EF-CLK、写信号EF-WRITE和预充电信号PRE由该电路生成。这些时钟信号EF-CLK、写信号EF-WRITE和预充电信号PRE分别是图2、3和9中的时钟信号EF-CLK、写信号EF-WRITE和预充电信号PRE。
图14是示出当图4中的逻辑芯片403中的存储器控制器405对存储器芯片402中的电熔丝电路404进行写入时的过程示例的流程图；
在步骤81401中，存储器控制器405向存储器芯片402中的电熔丝控制电路202指示图6中的代码号“0(零)”的地址选通模式进入。具体而言，存储器控制器405向电熔丝控制电路202输出图8中所示的信号。
基本上，在步骤S1402中，存储器控制器405向电熔丝控制电路202输出图11所示的信号。然后，电熔丝控制电路202将地址信号和有效信号获取到地址电阻器204中。
然后，在步骤S1403中，存储器控制器405向存储器芯片402中的电熔丝控制电路202指示图6中的代码号“1”的地址选通模式退出。具体而言，存储器控制器405向电熔丝控制电路202输出图8所示的信号。这样，电熔丝控制电路202结束上述获取操作。
然后，在步骤S1404中，存储器控制器405向存储器芯片402中的电熔丝控制电路202指示图6中的代码号“2”的电熔丝写模式进入。具体而言，存储器控制器405向电熔丝控制电路202输出图8所示的信号。
然后，在步骤S1405中，存储器控制器405进行时钟控制(clock)以向电熔丝控制电路202输出图13所示的字节使能信号/UB。然后，电熔丝控制电路202执行对电熔丝电路215的写入操作。
然后，在步骤S1406中，存储器控制器405向存储器芯片402中的电熔丝控制电路202指示图6中的代码号“3”的电熔丝写模式退出。具体而言，存储器控制器405向电熔丝控制电路202输出图8所示的信号。这样，电熔丝控制电路202结束上述写操作。
如上所述，根据本实施例，通过定期地对电容器101的节点n3进行预充电，可以防止节点n3的电势下降。因此，当不对电容器101进行写入指示时，可以防止由于对电容器的两端施加高电压而对其进行意外写入。优点之一是可以增大其上安装了许多电熔丝的半导体集成电路和其中封装了该半导体集成电路的电子部件的可靠性。
电容器101构成电熔丝。写电路通过根据写信号WRT向电容器101的两个端子施加电压而击穿电容器101的绝缘膜。
如图1和图2所示，提供了多个电熔丝电路215，每个电熔丝电路215包括写电路和电容器101的群组。如图3和19所示，各群组中的写电路分别在各不相同的定时根据写信号WRT向相应的电容器101施加电压。写电路根据写信号WRT向电容器101的第一端子施加第一电势VRR并且向电容器101的第二端子施加低于第一电势VRR的第二电势(地)，从而击穿电容器101的绝缘膜。此外，否则的话写电路根据写信号WRT向电容器101的第二端子施加第二电势(地)以将电容器101的第二端子置于浮空状态。写电路包括场效应晶体管103，该晶体管103的栅极连接到写信号WRT，其漏极经由场效应晶体管102连接到电容器101的第二端子，并且其源极连接到第二电势(地)。
预充电电路对电容器101的端子进行预充电。预充电电路包括场效应晶体管121，该晶体管121的栅极连接到预充电信号PRE，其漏极经由场效应晶体管102连接到电容器101的端子，并且其源极连接到预充电电势VPP。
如图15所示，存储器器件包括：电熔丝电路1501；包括多个存储器单元的正常存储器单元阵列1503；以及包括用于替换正常存储器单元阵列1503中的存储器单元的存储器单元的冗余存储器单元阵列1504。电熔丝电路1501中的电容器101(图1)记忆正常存储器单元阵列1503中要替换的存储器单元的地址。电熔丝电路1501、正常存储器单元阵列1503和冗余存储器单元阵列1504在存储器芯片402(图4)中提供。如图4所示，存储器芯片402被封装在封装401中。存储器器件还包括控制关于半导体存储器芯片402的写电路103的操作的存储器控制器405。
应当注意，任何上述实施例都只是实现本发明的具体示例，并且应当理解，本发明的技术范围并不应当被理解为受这些实施例所限。换言之，在不脱离本发明的技术精神和主要特征的情况下，本发明可按各种形式实现。
利用预充电，可避免对电熔丝的写入故障。
本实施例的所有方面都应当被认为是示例性的而非限制性的，因此希望处于权利要求的等同物的含义和范围之内的所有变化都被包含在其中。在不脱离本发明的精神或本质特性的情况下，本发明可按其他具体形式实现。
本申请基于2006年8月18日递交的在先日本专利申请No.2006-223427并要求其优先权，这里通过引用将其全部内容并入。

Claims (14)

1.一种电熔丝电路，包括：
构成电熔丝的电容器；
写电路，所述写电路通过根据写信号向所述电容器的两个端子之间施加电压来击穿所述电容器的绝缘膜；以及
预充电电路，其对所述电容器的端子进行预充电。
2.如权利要求1所述的电熔丝电路，
其中提供了多个群组，每个群组构成所述电容器和所述写电路，并且
其中，各个群组中的所述写电路分别在各不相同的定时根据所述写信号向所述电容器施加电压。
3.如权利要求2所述的电熔丝电路，
其中提供了多个群组，每个群组构成所述电容器和所述写电路，并且
其中，在各个群组中的所述写电路分别在各不相同的定时根据所述写信号向所述电容器施加电压期间，对所述电容器的端子执行预充电操作。
4.如权利要求1所述的电熔丝电路，
其中，在其他情况下，所述预充电电路根据预充电信号向所述电容器的第二端子施加预充电电势，以将所述电容器的第二端子置于浮空状态。
5.如权利要求4所述的电熔丝电路，
其中，所述预充电电路包括第一场效应晶体管，该第一场效应晶体管的漏极连接到所述电容器的端子，并且其源极连接到所述预充电电势。
6.如权利要求5所述的电熔丝电路，还包括连接在所述第一场效应晶体管的漏极和所述电容器的端子之间的第二场效应晶体管。
7.如权利要求4所述的电熔丝电路，
其中，所述写电路通过根据所述写信号向所述电容器的第一端子施加第一电势并向所述电容器的第二端子施加低于所述第一电势的第二电势来击穿所述电容器的绝缘膜。
8.如权利要求7所述的电熔丝电路，
其中，在其他情况下，所述写电路根据所述写信号向所述电容器的第二端子施加所述第二电势以将所述电容器的第二端子置于浮空状态。
9.如权利要求8所述的电熔丝电路，
其中，所述写电路包括第一场效应晶体管，该第一场效应晶体管的栅极连接到所述写信号，并且其源极连接到所述电容器的第二端子。
10.如权利要求4所述的电熔丝电路，还包括连接在所述第一场效应晶体管的漏极和所述电容器的第二端子之间的第二场效应晶体管。
11.如权利要求10所述的电熔丝电路，
其中，所述预充电电路包括第三场效应晶体管，该第三场效应晶体管的漏极经由所述第二场效应晶体管连接到所述电容器的第二端子，并且其源极连接到预充电电势。
12.一种存储器器件，包括：
如权利要求1所述的电熔丝电路；
包括多个存储器单元的正常存储器单元阵列；以及
包括用于替换所述正常单元阵列中的存储器单元的冗余存储器单元阵列；
其中，所述电熔丝电路中的电容器记忆所述正常存储器单元阵列中将被替换的存储器单元的地址。
13.一种包括如权利要求12所述的存储器器件的电子部件，所述存储器器件包括电熔丝电路、正常存储器单元阵列和冗余存储器单元阵列以及其中提供有所述电熔丝电路、所述正常存储器单元阵列和所述冗余存储器单元阵列的半导体存储器芯片，
其中，所述半导体存储器芯片被安装在封装中。
14.如权利要求13所述的电子部件，
其中，具有控制关于所述半导体存储器芯片的写电路的操作的存储器控制器的芯片与所述半导体存储器器件安装在同一封装中。
CN2007101357745A 2006-08-18 2007-08-16 电熔丝电路、存储器器件和电子部件 Expired - Fee Related CN101127245B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006223427A JP5082334B2 (ja) 2006-08-18 2006-08-18 電気ヒューズ回路、メモリ装置及び電子部品
JP2006223427 2006-08-18
JP2006-223427 2006-08-18

Publications (2)

Publication Number Publication Date
CN101127245A true CN101127245A (zh) 2008-02-20
CN101127245B CN101127245B (zh) 2012-11-07

Family

ID=38935943

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101357745A Expired - Fee Related CN101127245B (zh) 2006-08-18 2007-08-16 电熔丝电路、存储器器件和电子部件

Country Status (6)

Country Link
US (1) US7688664B2 (zh)
EP (1) EP1895544B1 (zh)
JP (1) JP5082334B2 (zh)
KR (1) KR20080016443A (zh)
CN (1) CN101127245B (zh)
DE (1) DE602007013326D1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105513643A (zh) * 2014-10-14 2016-04-20 力旺电子股份有限公司 存储器单元及存储器阵列
CN106257595A (zh) * 2015-06-16 2016-12-28 爱思开海力士有限公司 自修复器件及其方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936582B1 (en) * 2008-03-19 2011-05-03 Xilinx, Inc. E-fuse read circuit with dual comparators
JP2009245511A (ja) * 2008-03-31 2009-10-22 Nec Electronics Corp 半導体記憶装置
KR101459786B1 (ko) * 2008-10-28 2014-11-10 삼성전자주식회사 카메라 렌즈 어셈블리 및 그의 자동 초점조절 방법
JP2010146636A (ja) * 2008-12-18 2010-07-01 Toshiba Corp 半導体集積回路装置及びメモリシステム
KR101562985B1 (ko) * 2009-02-25 2015-10-23 삼성전자주식회사 반도체 장치 및 그것의 퓨즈 프로그램 방법
WO2010099622A1 (en) 2009-03-04 2010-09-10 Microbridge Technologies Inc. Passive resistive-heater addressing network
KR101204665B1 (ko) * 2010-03-31 2012-11-26 에스케이하이닉스 주식회사 퓨즈회로
CN107464585B (zh) 2016-06-06 2020-02-28 华邦电子股份有限公司 电子式熔丝装置以及电子式熔丝阵列

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130834A (en) * 1995-08-31 2000-10-10 Micron Technology, Inc. Circuit for programming antifuse bits
US20010030570A1 (en) * 1999-12-29 2001-10-18 Phil-Jung Kim Antifuse circuit being programmable by using no connection pin
US20020051399A1 (en) * 2000-10-27 2002-05-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including a fuse circuit in which the electric current is cut off after blowing so as to prevent voltage fall
US20040042317A1 (en) * 2002-08-29 2004-03-04 Micron Technology, Inc. Circuits and methods to protect a gate dielectric antifuse
US20060152272A1 (en) * 2005-01-12 2006-07-13 Atsushi Sueoka Semiconductor integrated circuit with electrically programmable fuse

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0173946B1 (ko) 1995-12-18 1999-04-01 김광호 동기형 반도체 메모리 장치의 컬럼 리던던시 회로
KR100359855B1 (ko) 1998-06-30 2003-01-15 주식회사 하이닉스반도체 가변전압발생기를이용한앤티퓨즈의프로그래밍회로
JP2000123592A (ja) * 1998-10-19 2000-04-28 Mitsubishi Electric Corp 半導体装置
KR100687848B1 (ko) 1999-01-09 2007-02-27 주식회사 하이닉스반도체 앤티퓨즈의 프로그램/리드 장치를 갖는 리페어회로
US6346846B1 (en) * 1999-12-17 2002-02-12 International Business Machines Corporation Methods and apparatus for blowing and sensing antifuses
JP2002025292A (ja) * 2000-07-11 2002-01-25 Hitachi Ltd 半導体集積回路
US6552960B2 (en) * 2001-06-04 2003-04-22 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
JP2003007081A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体集積回路装置
JP4108519B2 (ja) * 2003-03-31 2008-06-25 エルピーダメモリ株式会社 制御回路、半導体記憶装置、及び制御方法
JP2005116048A (ja) * 2003-10-07 2005-04-28 Elpida Memory Inc アンチフューズプログラミング回路
JP4478980B2 (ja) * 2004-10-05 2010-06-09 エルピーダメモリ株式会社 ヒューズ回路及びそれを利用した半導体装置
JP2006147651A (ja) 2004-11-16 2006-06-08 Toshiba Corp 半導体集積回路
JP4614775B2 (ja) * 2005-01-14 2011-01-19 パナソニック株式会社 電気ヒューズ回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130834A (en) * 1995-08-31 2000-10-10 Micron Technology, Inc. Circuit for programming antifuse bits
US20010030570A1 (en) * 1999-12-29 2001-10-18 Phil-Jung Kim Antifuse circuit being programmable by using no connection pin
US20020051399A1 (en) * 2000-10-27 2002-05-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including a fuse circuit in which the electric current is cut off after blowing so as to prevent voltage fall
US20040042317A1 (en) * 2002-08-29 2004-03-04 Micron Technology, Inc. Circuits and methods to protect a gate dielectric antifuse
US20060152272A1 (en) * 2005-01-12 2006-07-13 Atsushi Sueoka Semiconductor integrated circuit with electrically programmable fuse

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105513643A (zh) * 2014-10-14 2016-04-20 力旺电子股份有限公司 存储器单元及存储器阵列
CN106257595A (zh) * 2015-06-16 2016-12-28 爱思开海力士有限公司 自修复器件及其方法
CN106257595B (zh) * 2015-06-16 2020-10-30 爱思开海力士有限公司 自修复器件及其方法

Also Published As

Publication number Publication date
JP5082334B2 (ja) 2012-11-28
US20080043551A1 (en) 2008-02-21
EP1895544A1 (en) 2008-03-05
EP1895544B1 (en) 2011-03-23
CN101127245B (zh) 2012-11-07
KR20080016443A (ko) 2008-02-21
DE602007013326D1 (de) 2011-05-05
US7688664B2 (en) 2010-03-30
JP2008047247A (ja) 2008-02-28

Similar Documents

Publication Publication Date Title
CN101127245B (zh) 电熔丝电路、存储器器件和电子部件
CN101794620B (zh) 电熔丝电路和电子元件
US9343175B2 (en) Fuse data reading circuit having multiple reading modes and related devices, systems and methods
US7894232B2 (en) Semiconductor device having user field and vendor field
US8154941B2 (en) Non-volatile semiconductor memory device and method of writing data therein
JP2008198304A (ja) 不揮発性半導体記憶装置
US7864602B2 (en) Non-volatile semiconductor storage device and method of writing data thereto
US5276653A (en) Fuse protection circuit
KR20020061113A (ko) 반도체 장치
US9431128B2 (en) Semiconductor device including fuse circuit
CN101425341A (zh) 包括反熔丝电路的半导体器件和向反熔丝电路写入地址的方法
US9576680B1 (en) Semiconductor devices
WO2007017692A1 (en) Fuse memory bitcell and array thereof
US6947303B2 (en) Memory chip, memory component and corresponding memory module and method
US6373770B1 (en) Integrated circuit memory devices with configurable block decoder circuits
CN107452424B (zh) 一种对存储器进行修复的电路及存储芯片
CN114613416A (zh) Otp单元和存储器
CN114664346A (zh) 一种反熔丝存储阵列电路及其操作方法以及存储器
CN114724612A (zh) 动态随机存取存储器及其程序化方法
WO2008002645A2 (en) Memory device and method for selective write based on input data value

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081024

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081024

Address after: Tokyo, Japan, Japan

Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150514

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150514

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Kanagawa

Patentee before: Fujitsu Semiconductor Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121107

Termination date: 20190816

CF01 Termination of patent right due to non-payment of annual fee