JP2006147651A - 半導体集積回路 - Google Patents

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Abstract

【課題】フューズブローの際にフューズ付近の回路や素子がダメージを受けた場合でも、フューズブローが適正に行われた場合と同様に適正に機能し得る回路構成を有する半導体集積回路を提供する。
【解決手段】一端部にＶDDが与えられるとともにレーザービーム２により導通を断たれるフューズ金属３を半導体基板１４の上方に設ける。フューズ金属３の他端部を、基板１４上に設けられており、バックバイアスとしてＶSSが与えられるプログラミング用Ｎchトランジスタ４のドレイン４ｄに電気的に接続する。トランジスタ４のソース４ｓを、ソース６ｓにＶSSが与えられるとともにバックバイアスとしてＶSSが与えられるプリチャージ用Ｎchトランジスタ６のドレイン６ｄに電気的に接続する。ラッチ回路１２をトランジスタ６のドレイン６ｄおよびトランジスタ４のソース４ｓに電気的に接続して、フューズ金属３およびトランジスタ４を介してＶDDを与える。
【選択図】 図１

Description

本発明は、フューズを備えた半導体集積回路に係り、特にフューズが切断される際にフューズ付近の回路や素子がダメージを受けた場合においてもフューズの切断が適正に行われた場合と同様に適正に機能し得る半導体集積回路に関する。
近年の半導体集積回路においては、フューズ等を有する不揮発性メモリ素子をプログラミングして、冗長メモリの置き換えデータや動作モードの設定に使用している。また最近では、金属等から形成されているフューズに対してレーザービームを照射して気化させることにより、フューズ部における導通を無くすプログラミング方式が主流となっている。すなわち、フューズブローすることによりプログラミングする、いわゆるレーザーフューズ方式が主流となっている（例えば特許文献１〜３参照）。
近年、半導体集積回路の高集積化や微細化が著しい。このような状況下では、一般的なレーザービームを用いるレーザーフューズ方式によりプログラミングする必要を有する回路を構成すると、フューズブローにより回路が適正に作動しなくなるおそれが高くなる。具体的に述べると、例えばフューズの下層に近接して設けられるトランジスタのゲート等がシュリンク（縮小化、微細化）されるとする。すると、フューズブロー時のレーザービームのエネルギーにより、トランジスタの酸化膜や拡散層などが破壊され易くなる。トランジスタの酸化膜や拡散層が破壊されると、当然そのトランジスタは適性に作動しなくなる。ひいては、半導体集積回路全体が適性に作動しなくなるおそれがある。
特開平７−２１１７７９号公報 特開平１１−９０６５９号公報 特開２００１−５７３８８号公報
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、フューズ付近の回路や素子のサイズに拘らず、フューズブローの際にフューズ付近の回路や素子がダメージを受けた場合でも、フューズブローが適正に行われた場合と同様に適正に機能し得る回路構成を有する半導体集積回路を提供することにある。
前記課題を解決するために、本発明の一態様に係る半導体集積回路は、基板の上方に設けられているとともに一端部に第１の電位が与えられており、かつ、レーザービームが照射されることにより導通を断たれるレーザービーム被照射体と、前記基板上に設けられているとともに前記レーザービーム被照射体の他端部がソースおよびドレインのうちのいずれか一方に電気的に接続されており、かつ、バックバイアスとして前記第１の電位とは異なる第２の電位が与えられているとともに第１の導電型からなるチャンネルを有する第１のトランジスタと、この第１のトランジスタの前記ソースおよび前記ドレインのうち前記レーザービーム被照射体の前記他端部が電気的に接続されていない方がソースおよびドレインのうちのいずれか一方に電気的に接続されているとともに、他方には前記第２の電位が与えられており、かつ、バックバイアスとして前記第２の電位が与えられているとともに前記第１の導電型からなるチャンネルを有する第２のトランジスタと、この第２のトランジスタの前記ソースおよび前記ドレインのうちの前記第１のトランジスタが電気的に接続されている方に電気的に接続されているとともに、前記第１のトランジスタの前記ソースおよび前記ドレインのうちの前記レーザービーム被照射体の前記他端部が電気的に接続されていない方にも電気的に接続されている記憶回路と、を具備することを特徴とするものである。
本発明の一態様に係る半導体集積回路によれば、フューズ付近の回路や素子のサイズに拘らず、フューズブローの際にフューズ付近の回路や素子がダメージを受けた場合でも、フューズブローが適正に行われた場合と同様に適正に機能し得る。
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
（第１の実施の形態）
先ず、本実施形態を説明するのに先立って、本実施形態に対する比較例としての背景技術について、図７および図８を参照しつつ具体例を挙げて説明する。図７は、本実施形態に対する比較例としての背景技術に係る半導体集積回路を簡略して示す図である。図８は、図７に示す半導体集積回路の動作波形を示す図である。
先ず、図７に示す半導体集積回路１０１の回路構成について説明する。この半導体集積回路１０１は、レーザーフューズ方式のプログラミングによりＲＯＭ機能を実現する回路構成となっている。以下、具体的に説明する。
図７に示すように、レーザービーム１０２が照射されるレーザービーム照射金属としてのフューズ金属１０３は、その一端部がセット用Ｎchトランジスタ１０４のソース１０４ｓに電気的に接続されている。それとともに、フューズ金属１０３は、その他端部がＶSSに電気的に接続（接地）されている。このフューズ金属１０３にレーザービーム１０２を照射してフューズ金属１０３を気化させることにより、フューズ金属１０３における導通を無くす。すなわち、半導体集積回路（ＲＯＭ）１０１は、フューズ金属１０３がフューズブローされることによりプログラミングされて、所定のＲＯＭ機能を実現する。プログラミングされたフューズ金属１０３の状態を示すノードを、ＳＮＯＤＥ１０５とする。ＳＮＯＤＥ１０５は、セット用Ｎchトランジスタ１０４のドレイン１０４ｄに電気的に接続されている。また、セット用Ｎchトランジスタ１０４のゲート１０４ｇには、セット信号ＳＥＴが入力されている。これにより、ＳＥＴが活性化して“Ｈ”になった際に、ＳＮＯＤＥ１０５は“Ｌ”に引き抜かれる（設定される）。
ＳＮＯＤＥ１０５は、プリチャージ用Ｐchトランジスタ１０６のドレイン１０６ｄにも電気的に接続されている。すなわち、セット用Ｎchトランジスタ１０４のドレイン１０４ｄは、プリチャージ用Ｐchトランジスタ１０６のドレイン１０６ｄにも電気的に接続されている。プリチャージ用Ｐchトランジスタ１０６のソース１０６ｓは、ＶDD（電源電位）に電気的に接続されており、ＶDD電源ノードとなっている。また、プリチャージ用Ｐchトランジスタ１０６のゲート１０６ｇには、プリチャージ信号ＰＲＣが入力されている。プリチャージ用Ｐchトランジスタ１０６は、ＳＮＯＤＥ１０５をプリチャージするために設けられている。このプリチャージ用Ｐchトランジスタ１０６により、ＰＲＣが活性化して“Ｌ”になると、ＳＮＯＤＥ１０５はプリチャージ状態である“Ｈ”に設定される。
また、ＳＮＯＤＥ１０５は、インバータ１０７の入力１０７ｉにも電気的に接続されている。このインバータ１０７の出力１０７ｏは、ラッチフィードバック用Ｐchトランジスタ１０８およびラッチフィードバック用Ｎchトランジスタ１０９のそれぞれのゲート１０８ｇ，１０９ｇに入力されている。そして、ラッチフィードバック用Ｐchトランジスタ１０８のドレイン１０８ｄとラッチフィードバック用Ｎchトランジスタ１０９のドレイン１０９ｄとは、互いに電気的に接続されている。すなわち、ラッチフィードバック用Ｐchトランジスタ１０８およびラッチフィードバック用Ｎchトランジスタ１０９は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを接続してなる、いわゆるＣＭＯＳインバータ１１０を構成している。
また、これらラッチフィードバック用Ｐchトランジスタ１０８およびラッチフィードバック用Ｎchトランジスタ１０９のそれぞれのドレイン１０８ｄ，１０９ｄは、セット用Ｎchトランジスタ１０４およびプリチャージ用Ｐchトランジスタ１０６のそれぞれのドレイン１０４ｄ，１０６ｄと同様に、ＳＮＯＤＥ１０５に電気的に接続されている。すなわち、インバータ１０７、ラッチフィードバック用Ｐchトランジスタ１０８、およびラッチフィードバック用Ｎchトランジスタ１０９は、ＳＮＯＤＥ１０５を介してラッチ回路１１１を形成している。これにより、ラッチフィードバック用Ｐchトランジスタ１０８およびラッチフィードバック用Ｎchトランジスタ１０９は、ＳＥＴおよびＰＲＣがともに非活性状態でも、ＳＮＯＤＥ１０５をプリチャージ状態に固定（保持）する役割を果たすことができる。すなわち、ラッチフィードバック用Ｐchトランジスタ１０８およびラッチフィードバック用Ｎchトランジスタ１０９は、ＳＥＴが“Ｌ”でＰＲＣが“Ｈ”でも、ＳＮＯＤＥ１０５を“Ｈ”に固定することができる。
ラッチフィードバック用Ｐchトランジスタ１０８のソース１０８ｓは、ＶDD（電源電位）に電気的に接続されている。また、ラッチフィードバック用Ｎchトランジスタ１０９のソース１０９ｓは、セット用Ｎchトランジスタ１０４とは異なる他のＮchトランジスタ１１２のドレイン１１２ｄに電気的に接続されている。このＮchトランジスタ１１２のゲート１０６ｇには、プリチャージ信号ＰＲＣが入力されている。それとともに、Ｎchトランジスタ１１２のソース１１２ｓはＶSSに電気的に接続（接地）されている。このＮchトランジスタ１１２は、ＰＲＣが活性化してＳＮＯＤＥ１０５をプリチャージ状態にしている間、ラッチフィードバック用Ｎchトランジスタ１０９を無効にして、ＳＮＯＤＥ１０５に流れるリーク電流を抑制するために設けられている。すなわち、Ｎchトランジスタ１１２は、ＰＲＣが“Ｌ”でＳＮＯＤＥ１０５が“Ｈ”となっている間は、ラッチフィードバック用Ｎchトランジスタ１０９を無効にしてＳＮＯＤＥ１０５に流れるリーク電流を低減する。
さらに、インバータ１０７の出力１０７ｏは、ラッチ回路１１１の外部に設けられている他のインバータ１１３の入力１１３ｉに電気的に接続されている。このインバータ１１３の出力１１３ｏ側の電位は、フューズ金属１０３がフューズブローされてプログラミングされた半導体集積回路（ＲＯＭ）１０１の出力値を示すＦノードとなっている。Ｆノードは、ＳＮＯＤＥ１０５と同様に、フューズ金属１０３が切られていると“Ｈ”になり、フューズ金属１０３が切られていないと“Ｌ”になる。なお、図示は省略するが、この半導体集積回路１０１においては、各Ｎchトランジスタ１０４，１０９，１１２のそれぞれのバックバイアスにはＶSSが供給されているとともに、各Ｐchトランジスタ１０６，１０８のそれぞれのバックバイアスにはＶDDが供給されている。
次に、半導体集積回路（ＲＯＭ）１０１の動作について図８を参照しつつ説明する。図８には、半導体集積回路１０１のＰＲＣ、ＳＥＴ、ＳＮＯＤＥ１０５、およびＦのそれぞれにおける動作波形を示す。図８に示すように、初期状態においては、ＰＲＣが活性状態“Ｌ”で、ＳＥＴが非活性状態“Ｌ”になっている。また、この初期状態では、プリチャージ用Ｐchトランジスタ１０６が活性化しているので、ＳＮＯＤＥ１０５はプリチャージ状態“Ｈ”になっている。同様に、Ｆノードも“Ｈ”になっている。続けて、ＰＲＣを活性状態“Ｌ”から非活性状態“Ｈ”にする。この状態においては、ＳＮＯＤＥ１０５およびＦノードには変化が無く、ともに“Ｈ”のままである。この後、ＳＥＴを一時的に活性化させて非活性状態“Ｌ”から活性状態“Ｈ”にする。
ＳＥＴを一時的に“Ｈ”にした際に、セット用Ｎchトランジスタ１０４は活性化する。ただし、フューズ金属１０３が予めブローされていれば、ＳＮＯＤＥ１０５からＶSSに繋がるパス（導電経路）が無いので、ＳＮＯＤＥ１０５は図示しない絶縁膜などを介して高抵抗でＶSSに電気的に接続される。また、この状態においては、ラッチフィードバック用Ｐchトランジスタ１０８も活性化している。この結果、図８に示すように、ＳＥＴが“Ｈ”になっている間も、また“Ｈ”から“Ｌ”に戻った後も、ＳＮＯＤＥ１０５は“Ｈ”のまま保持される。ひいては、Ｆノードも、ＰＲＣやＳＥＴの動作状態に拘らず、初期状態から終始“Ｈ”のまま保持される。
また、ＳＥＴを一時的に“Ｈ”にした際に、フューズ金属１０３が予めブローされていなければ、ＳＮＯＤＥ１０５はセット用Ｎchトランジスタ１０４およびフューズ金属１０３を介してＶSSに電気的に接続される。このＳＮＯＤＥ１０５からセット用Ｎchトランジスタ１０４およびフューズ金属１０３を介してＶSSに至るパスの抵抗を、ＳＮＯＤＥ１０５からラッチフィードバック用Ｐchトランジスタ１０８のドレイン１０８ｄに至るパスの抵抗よりも予め低く設定しておく。すると、ＳＮＯＤＥ１０５からＶSSに至るパスの通電状態が、ＳＮＯＤＥ１０５からラッチフィードバック用Ｐchトランジスタ１０８に至るパスの通電状態に打ち勝つ（優先される）。この結果、図８中破線で示すように、ＳＥＴが“Ｌ”から“Ｈ”になると、これに応じてＳＮＯＤＥ１０５が“Ｈ”から“Ｌ”に引き抜かれる（変更される）。そして、ＳＥＴが“Ｈ”から“Ｌ”に戻った後も、ＳＮＯＤＥ１０５は“Ｌ”のまま保持される。ひいては、Ｆノードも、図８中破線で示すように、ＳＮＯＤＥ１０５が“Ｌ”に引き抜かれた後、これに応じて“Ｈ”から“Ｌ”に引き抜かれる（変更される）。そして、ＳＮＯＤＥ１０５と同様に、ＳＥＴが“Ｈ”から“Ｌ”に戻った後も、Ｆノードは“Ｌ”のまま保持される。
このように、フューズ金属１０３がブローされた状態では、ＳＮＯＤＥ１０５／Ｆノードはともに“Ｈ”となる。また、フューズ金属１０３がブローされていない状態では、ＳＮＯＤＥ１０５／Ｆノードはともに“Ｌ”となる。すなわち、図７に示す半導体集積回路１０１は、ＲＯＭ（不揮発性メモリ素子）としての機能を実現することができる。
ところが、図７に示す回路構成からなる半導体集積回路１０１では、フューズブローの際にセット用Ｎchトランジスタ１０４がレーザービーム１０２によりダメージを受けたり、あるいは破壊されたりすると、予め設定されたＲＯＭ機能を発揮することができなくなる。例えば、フューズブローの際にセット用Ｎchトランジスタ１０４がダメージを受けると、半導体集積回路１０１は所定の入力値に対して予め設定された出力値とは異なる値を出力してしまう。すなわち、フューズブローの際にセット用Ｎchトランジスタ１０４がダメージを受けると、フューズをプログラミングした場合のＳＮＯＤＥ１０５における値（電位、ノード）とＦノードから出力される値（電位、ノード）とが、等しくなくなってしまう。
このような問題は、フューズ金属１０３や、通常はフューズ金属１０３付近に設けられるセット用Ｎchトランジスタ１０４を微細化するに連れて起こり易くなる。また、フューズブローの際にセット用Ｎchトランジスタ１０４がダメージを受けるおそれを無くすために、例えばレーザービーム１０２の出力（エネルギー）を低減したり、あるいはレーザービーム１０２のビーム径を小さくしたりすると、フューズ金属１０３を断線すること自体が困難になる。すなわち、フューズブローを適正に行うことが困難になる。したがって、図７に示す回路構成からなる半導体集積回路１０１では、セット用Ｎchトランジスタ１０４にダメージを殆ど与えることなく、かつ、フューズブローを適正に行おうとすると、フューズ金属１０３やセット用Ｎchトランジスタ１０４をはじめとする各種の内部素子や内部回路のさらなる微細化が困難になる。ひいては、半導体集積回路１０１全体のコンパクト化（ダウンサイジング化）および高集積化が困難になる。
本実施形態は、このような問題を解決するためになされたものである。すなわち、本実施形態に係る半導体集積回路は、フューズ付近の回路や素子のサイズに拘らず、フューズブローの際にフューズ付近の回路や素子がダメージを受けた場合でも、フューズブローが適正に行われた場合と同様に適正に機能し得る回路構成を有している。具体的には、本実施形態の半導体集積回路は、フューズブローの際にフューズ付近のトランジスタが壊された場合でも、フューズブローが適正に行われてトランジスタが正常に機能している場合と同様に予め設定された通りの値を出力することができる不揮発性メモリ素子として設計されている。
以下、本実施形態に係る半導体集積回路を図１〜図４を参照しつつ説明する。図１は、本実施形態に係る半導体集積回路を簡略して示す図である。図２は、図１に示す半導体集積回路の動作波形を示す図である。図３は、図１に示す半導体集積回路のフューズ付近を簡略して示す断面図である。図４は、図３中円Ａで囲んだ部分を拡大して示す断面図である。
本実施形態においては、レーザービーム照射金属（フューズ）の一端部を電源電位（ＶDD）に接続するとともに、他端部をＮchトランジスタのドレインに接続する。そして、レーザービーム照射金属がプログラミング（フューズブロー）されていない記憶回路に対して、Ｎchトランジスタを通じてＶDD電位を供給することでＲＯＭ（Reed Only Memory）機能を実現する。このような構成によれば、プログラミングによりＮchトランジスタが破壊された場合にも、プログラミングによりレーザー照射金属を気化させて導通を無くした場合と同様のＲＯＭ機能を実現することができる。それとともに、今まで以上にシュリンク（微細化、コンパクト化）された半導体素子を備える半導体集積回路（ＲＯＭ）に対しても、現在用いられている一般的なレーザーリペア装置を使用して、従来のＲＯＭと同様の機能を実現することができる。以下、詳しく説明する。
先ず、図１を参照しつつ本実施形態の半導体集積回路１の回路構成について説明する。この半導体集積回路１も、前述した背景技術に係る半導体集積回路１０１と同様に、レーザーフューズ方式のプログラミングによりＲＯＭ機能を実現する回路構成を備えている。
図１に示すように、レーザービーム２が照射されるレーザービーム被照射体としてのフューズ金属３は、その一端部に第１の電位としてのＶDDが与えられており、ＶDDノードとなっている。本実施形態においては、この第１の電位としてのＶDDが電源電位として設定されており、フューズ金属３の一端部はＶDD電源ノードとなっている。それとともに、フューズ金属３は、その他端部が第１の導電型からなるチャンネルを有する第１のトランジスタ４のドレイン４ｄに電気的に接続されている。本実施形態においては、第１の導電型をＮ型とする。したがって、本実施形態の第１のトランジスタ４はＮchトランジスタである。また、第１のトランジスタ４のドレイン４ｄにはプログラミング用のフューズ金属３が電気的に接続されているので、第１のトランジスタ４はプログラミング用Ｎchトランジスタとも称される。以下の説明においては、第１のトランジスタをプログラミング用Ｎchトランジスタ４と称することとする。フューズ金属３にレーザービーム２を照射してフューズ金属３を気化させることにより、フューズ金属３における導通を断つ。このフューズブローにより、半導体集積回路１は適正な回路構成にプログラミングされて、不揮発性メモリ素子の一種であるＲＯＭ（Reed Only Memory）としての所定の機能を発揮する。
フューズ金属３は、その厚さが厚くなるに連れてレーザービーム２から与えられるエネルギーを蓄え易くなる。すなわち、フューズ金属３は、その厚さが厚くなる程、より高いエネルギーを蓄えることが可能になりフューズブローされ易くなる。図示は省略するが、一般的な多層配線構造からなる半導体集積回路においては、内部回路の微細化および高集積化などの観点から、通常は最上層の金属層が他の層の金属層よりも厚く形成されている。したがって、例えば半導体集積回路１が多層配線構造を有している場合には、フューズブロー容易性という観点からは、最上層の金属層（配線層）をフューズ金属（フューズ配線）３として使用することが好ましい。また、半導体集積回路１が多層配線構造を有している場合、半導体集積回路１の内部回路の微細化および高集積化などの観点から、フューズ金属３とプログラミング用Ｎchトランジスタ４とをできる限り短い通電経路で電気的に接続することが好ましい。したがって、図示は省略するが、半導体集積回路１が多層配線構造を有している場合、プログラミング用Ｎchトランジスタ４の略真上に位置している最上層の金属層をフューズ金属３として使用するとともに、このフューズ金属３とプログラミング用Ｎchトランジスタ４とをできる限り短い通電経路で電気的に接続することがより好ましい。
ここで、図１に示すように、フューズ金属３とプログラミング用Ｎchトランジスタ４との間の通電経路（ノード）をＧとする。このノードＧは、その長さが短くなるに連れてレーザービーム２から与えられるエネルギーをプログラミング用Ｎchトランジスタ４に伝え易くなる。すなわち、ノードＧの長さが短くなる程、プログラミング用Ｎchトランジスタ４はレーザービーム２によりダメージを受け易くなったり、あるいは破壊され易くなったりする。また、前述したようにフューズ金属３の厚さが厚くなってフューズ金属３がフューズブローされ易くなると、これに伴ってプログラミング用Ｎchトランジスタ４もレーザービーム２によりダメージを受け易くなったり、あるいは破壊され易くなったりする。したがって、前述したようにプログラミング用Ｎchトランジスタ４とその略真上に位置している最上層のフューズ金属３とをできる限り短いノードＧで電気的に接続すると、フューズブローを行う際にプログラミング用Ｎchトランジスタ４が極めて破壊され易くなってしまう。
ところが、後に詳述するように、前述した背景技術に係る半導体集積回路１０１と異なり、本実施形態の半導体集積回路１においては、フューズ金属３をフューズブローする際に、併せてプログラミング用Ｎchトランジスタ４にダメージが与えられても構わない。すなわち、半導体集積回路１では、フューズブローの際にレーザービーム２によりプログラミング用Ｎchトランジスタ４がダメージを受けて、その機能に不具合が生じたり、あるいは適正に作動しなくなったりしても構わない。さらには、フューズブローの際にレーザービーム２によってプログラミング用Ｎchトランジスタ４の一部が破壊されても構わない。このような観点から、プログラミング用Ｎchトランジスタ４は、破壊用Ｎchトランジスタとも称される。
前述したように、フューズ金属３を厚くするに連れて、また、ノードＧを短くするに連れて、フューズブローの際にプログラミング用Ｎchトランジスタ（セット用Ｎchトランジスタ）４が壊れる可能性が高くなる。しかし、本実施形態の半導体集積回路１においては、プログラミング用Ｎchトランジスタ４の一部が破壊されてもデータが化けるおそれが無いので、ノードＧをできる限り短くすることができる。したがって、本実施形態の半導体集積回路１においては、半導体集積回路１が多層配線構造を有している場合、プログラミング用Ｎchトランジスタ４の略真上に位置している最上層の金属層をフューズ金属３として使用するとともに、このフューズ金属３とプログラミング用Ｎchトランジスタ４とをできる限り短いノードＧで電気的に接続することができる。
図１に示すように、フューズブローが適正に行われ、フューズ金属３が適正に断線された場合のフューズ金属３の状態を示すノードを、ＳＮＯＤＥ５とする。すなわち、プログラミングが適正に行われた場合の半導体集積回路１の回路状態を示すノードを、ＳＮＯＤＥ５とする。ＳＮＯＤＥ５は、プログラミング用Ｎchトランジスタ４のソース４ｓに電気的に接続されている。また、プログラミング用Ｎchトランジスタ４のゲート４ｇには、第１の信号としてのセット信号ＳＥＴが入力されている。これにより、ＳＥＴが活性化して“Ｈ”になった際に、ＳＮＯＤＥ５が“Ｈ”に引き上げられる（設定される）。また、プログラミング用Ｎchトランジスタ４は、セット（ＳＥＴ）または破壊用Ｎchトランジスタとも称される。
図１に示すように、ＳＮＯＤＥ５は、第１のトランジスタであるプログラミング用Ｎchトランジスタ４のチャンネルと同じＮ型（第１の導電型）からなるチャンネルを有する第２のトランジスタ６のドレイン６ｄにも電気的に接続されている。したがって、ＳＮＯＤＥ５は、プログラミング用Ｎchトランジスタ４およびプリチャージ用Ｎchトランジスタ６と後述する記憶回路としてのラッチ回路１２との接続部となっている。第２のトランジスタ６は、ＳＮＯＤＥ５をプリチャージするために設けられている。このため、第２のトランジスタはプリチャージ用Ｎchトランジスタ６とも称される。以下の説明においては、第２のトランジスタをプリチャージ用Ｎchトランジスタ６と称することとする。このプリチャージ用Ｎchトランジスタ６のドレイン６ｄには、プログラミング用Ｎchトランジスタ４のソース４ｓも電気的に接続されている。また、プリチャージ用Ｎchトランジスタ６のソース６ｓには、第１の電位であるＶDD（電源電位）とは異なる第２の電位としてのＶSSが与えられている。本実施形態においては、この第２の電位としてのＶSSは、第１の電位であるＶDDよりも電位が低く設定されている。具体的には、ＶSSは接地電位（Ground：ＧＮＤ）として設定されており、プリチャージ用Ｎchトランジスタ６のソース６ｓは接地されている。また、プリチャージ用Ｎchトランジスタ６のゲート６ｇには、第１の信号であるＳＥＴとは異なる第２の信号としてのプリチャージ信号ＰＲＣが入力されている。プリチャージ用Ｎchトランジスタ６により、ＰＲＣが活性化して“Ｈ”になると、ＳＮＯＤＥ５はプリチャージ状態である“Ｌ”に設定される。
このように、本実施形態の半導体集積回路１においては、フューズ金属３、プログラミング用Ｎchトランジスタ４、およびプリチャージ用Ｎchトランジスタ６などにより、冗長回路７が構成されている。
また、ＳＮＯＤＥ５は、第１のインバータ８の入力８ｉにも電気的に接続されている。この第１のインバータ８の出力８ｏは、ラッチフィードバック用Ｐchトランジスタ９およびラッチフィードバック用Ｎchトランジスタ１０のそれぞれのゲート９ｇ，１０ｇに入力されている。そして、ラッチフィードバック用Ｐchトランジスタ９のドレイン９ｄとラッチフィードバック用Ｎchトランジスタ１０のドレイン１０ｄとは、互いに電気的に接続されている。すなわち、ラッチフィードバック用Ｐchトランジスタ９およびラッチフィードバック用Ｎchトランジスタ１０は、ＰＭＯＳとＮＭＯＳとを接続してなる、いわゆるＣＭＯＳインバータ１１を構成している。このＣＭＯＳインバータ１１を第２のインバータとする。また、この第２のインバータ１１は、第１のインバータ８と区別するために、フィードバック用インバータとも称される。前述したように、第２のインバータ１１の入力１１ｉには、第１のインバータ８の出力８ｏが電気的に接続されている。
ラッチフィードバック用Ｐchトランジスタ９およびラッチフィードバック用Ｎchトランジスタ１０のそれぞれのドレイン９ｄ，１０ｄは、プログラミング用Ｎchトランジスタ４およびプリチャージ用Ｎchトランジスタ６のそれぞれのドレイン４ｄ，６ｄと同様に、ＳＮＯＤＥ５に電気的に接続されている。すなわち、第２のインバータ１１の出力１１ｏは、ＳＮＯＤＥ５に電気的に接続されている。それとともに、第２のインバータ１１の出力１１ｏは、ＳＮＯＤＥ５を介して第１のインバータ８の入力８ｉに電気的に接続されている。このように、第１のインバータ８、ならびにラッチフィードバック用Ｐchトランジスタ９およびラッチフィードバック用Ｎchトランジスタ１０からなる第２のインバータ１１は、ＳＮＯＤＥ５を介して記憶回路としてのラッチ回路１２を形成している。このラッチ回路１２は、プログラミング用Ｎchトランジスタ４のソース４ｓおよびドレイン４ｄのうち、フューズ金属３の他端部が接続されていない方であるソース４ｓにＳＮＯＤＥ５を介して電気的に接続されている。
このような回路構成によれば、ラッチフィードバック用Ｐchトランジスタ９およびラッチフィードバック用Ｎchトランジスタ１０は、ＳＥＴおよびＰＲＣがともに非活性状態でもＳＮＯＤＥ５をプリチャージ状態に固定（保持）する役割を果たすことができる。すなわち、ラッチフィードバック用Ｐchトランジスタ９およびラッチフィードバック用Ｎchトランジスタ１０は、ＳＥＴおよびＰＲＣがともに“Ｌ”でも、ＳＮＯＤＥ５を“Ｌ”に固定することができる。
ラッチフィードバック用Ｎchトランジスタ１０のソース１０ｓは、ＶSSに電気的に接続（接地）されている。また、ラッチフィードバック用Ｐchトランジスタ９のソース９ｓは、他のＰchトランジスタ１３のドレイン１３ｄに電気的に接続されている。このＰchトランジスタ１３のゲート１３ｇには、プリチャージ信号ＰＲＣが入力されている。それとともに、このＰchトランジスタ１３のゲート１３ｇは、ＳＮＯＤＥ５に電気的に接続されている。さらに、このＰchトランジスタ１３のソース１３ｓはＶDD（電源電位）に電気的に接続されている。このＰchトランジスタ１３は、ＰＲＣが活性化してＳＮＯＤＥ５をプリチャージ状態にしている間、ラッチフィードバック用Ｐchトランジスタ９を無効にして、ＳＮＯＤＥ５に流れるリーク電流を抑制するために設けられている。すなわち、Ｐchトランジスタ１３は、ＰＲＣが“Ｈ”でＳＮＯＤＥ５が“Ｌ”となっている間は、ラッチフィードバック用Ｐchトランジスタ９を無効にしてＳＮＯＤＥ５に流れるリーク電流を低減する。
そして、第１のインバータ８の出力８ｏ側の電位は、フューズ金属３がフューズブローされてプログラミングされた半導体集積回路（ＲＯＭ）１の出力値を示すＦノードとなっている。Ｆノードは、フューズ金属３が切られていると“Ｈ”になり、フューズ金属３が切られていないと“Ｌ”になる。また、前述した回路構成からなる半導体集積回路１においては、フューズ金属３をフューズブローする際にプログラミング用トランジスタ４が破壊されても、Ｆノードは、フューズ金属３が適正に切断された場合と同様に“Ｈ”となる。なお、図示は省略するが、この半導体集積回路１においては、各Ｎchトランジスタ４，６，１０のそれぞれのバックバイアスにはＶSSが供給されているとともに、各Ｐchトランジスタ９，１３のそれぞれのバックバイアスにはＶDDが供給されている。
次に、図３および図４を参照しつつ、半導体集積回路１のフューズ金属３およびプログラミング用Ｎchトランジスタ４の付近の構造について説明する。なお、図４は、図３中円Ａで囲んだ部分を拡大して示す断面図である。
図３および図４に示すように、プログラミング用Ｎchトランジスタ４は、フューズ金属３よりも下側である半導体基板１４の表層部に設けられている。より詳しくは、プログラミング用Ｎchトランジスタ４は、そのソース４ｓおよびドレイン４ｄがウェル１５内に形成されている。本実施形態においては、半導体基板としてＰ型半導体基板１４を用いる。したがって、ウェル１５の導電型はＮとなる。また、ソース４ｓおよびドレイン４ｄは、ｎ+ の導電型からなる拡散層として形成することとする。ソース４ｓ、ドレイン４ｄ、およびＮウェル１５とゲート（ゲート導電体）４ｇとの間には、ゲート酸化膜１６が設けられている。それとともに、ゲート４ｇの側部には、ゲート側壁膜１７が設けられている。
また、図３に示すように、プログラミング用Ｎchトランジスタ４のドレイン４ｄは、複数層わたって設けられているコンタクトプラグやヴィアプラグ等の複数本のプラグ１８、および同じく複数層わたって設けられている複数本の配線層（金属層）１９などを介して、フューズ金属３に電気的に接続されている。具体的には、フューズ金属３は、コンタクトプラグ１８等を介して下層メタル１９ａに接続されている。そして、下層メタル１９ａは、第１ヴィアコンタクト１８ａを介して第１メタル配線層１９ｂに接続されている。さらに、第１メタル配線層１９ｂは、最下層コンタクト１８ｂを介して、プログラミング用Ｎchトランジスタ４のドレインとなるｎ+ 拡散層４ｄに接続されている。したがって、前述したフューズ金属３とプログラミング用Ｎchトランジスタ４のドレイン４ｄとを電気的に接続するノードＧは、複数本のプラグ１８および複数本の配線層１９などにより構成されている。前述したように、半導体集積回路１が多層配線構造を有している場合、図３に示すようにフューズ金属３をプログラミング用Ｎchトランジスタ４の略真上に設けることが好ましい。
同様に、全ての図示は省略するが、プログラミング用Ｎchトランジスタ４のソース４ｓにも、最下層コンタクト１８ｂおよび第１メタル配線層１９ｂを含む複数本のプラグ１８および複数本の配線層１９などが電気的に接続されている。ソース４ｓは、それら各プラグ１８および各配線層１９などを介して、プリチャージ用Ｐchトランジスタ６のドレイン６ｄやＳＮＯＤＥ５などに電気的に接続されている。また、図示は省略するが、プログラミング用Ｎchトランジスタ４のゲート４ｇも、複数本のプラグおよび複数本の配線層などを介してＶSSに電気的に接続されている。同様に、図示は省略するが、Ｐ型半導体基板１４も、Ｎウェル１５や複数本のプラグおよび複数本の配線層などを介してＶSSに電気的に接続されている。
前述したように、本実施形態の半導体集積回路１においては、フューズ金属３に接続されているプログラミング用Ｎchトランジスタ４は、その一部にフューズブロー用レーザービーム２からダメージを受けることにより正常に作動しなくなっても構わない。具体的には、プログラミング用Ｎchトランジスタ４は、そのソース４ｓおよびドレイン４ｄのうちフューズ金属３が接続されていない方が、レーザービーム２によって破壊されても構わない。図３に示すように、半導体集積回路１においては、プログラミング用Ｎchトランジスタ４のドレイン４ｄにフューズ金属３が電気的に接続されている。したがって、半導体集積回路１においては、プログラミング用Ｎchトランジスタ４のソース４ｓがレーザービーム２によって破壊されることにより、ソース４ｓと、ゲート４ｇまたはＰ型半導体基板１４の少なくとも一方との間が破壊されても構わない。以下、図４を参照しつつ詳しく説明する。
プログラミング用Ｎchトランジスタ４のソース（ｎ+ 拡散層）４ｓが破壊される場合、その破壊のされ方は主に２種類に大別される。一方は、図４中白抜き矢印Ｂで示すように、プログラミング用Ｎchトランジスタ４のゲート（ゲート導電体）４ｇとソース４ｓとの間の部分が破壊される場合である。そして、他方は、図４中白抜き矢印Ｃで示すように、プログラミング用Ｎchトランジスタ４のソース４ｓとＮウェル１５（Ｐ型半導体基板１４）との間の部分が破壊される場合である。
プログラミング用Ｎchトランジスタ４のゲート４ｇとソース４ｓとの間の部分が破壊される場合には、フューズブローの際にフューズ金属３に蓄えられるレーザービーム２のエネルギーがゲート導電体４ｇに伝えられる。これにより、ゲート導電体４ｇとソース４ｓとの間に設けられているゲート酸化膜１６が破壊され、いわゆるゲート−拡散層破壊が起きる。この結果、ゲート４ｇとソース４ｓ（ＳＮＯＤＥ５）とが短絡されて導通される。また、プログラミング用Ｎchトランジスタ４のソース４ｓとＮウェル１５との間の部分が破壊される場合には、フューズ金属３を介して伝えられるレーザービーム２のエネルギーにより、ソース４ｓとＮウェル１５との間のジャンクションが破壊される。すなわち、いわゆる拡散層−ウェル破壊が起きる。この結果、ソース４ｓ（ＳＮＯＤＥ５）とＮウェル１５（バックバイアス）とが短絡されて導通される。これらの結果、ＳＮＯＤＥ５はゲート４ｇと同電位であるＶSSに固定される。
このように、ゲート−ソース（拡散層）破壊およびソース（拡散層）−ウェル破壊のいずれの場合においても、ｎ+ 拡散層からなるソース４ｓのノードはＶSSに設定される。すなわち、ソース４ｓは、フューズブロー（プログラミング）が適正に行われた場合と同様に“Ｌ”に固定される。この場合のノードは、図１に示すＳＮＯＤＥ５である。ソース４ｓのノードがＳＮＯＤＥ５の場合、ソース４ｓは、最下層コンタクト１８ｂや第１メタル配線層１９ｂなどを介して図示しない他のトランジスタなどに電気的に接続される。そして、このＳＮＯＤＥ５が固定されることにより、半導体集積回路１は予め定められた所定のＲＯＭ機能を実現する。なお、前述したゲート−ソース（拡散層）破壊とソース（拡散層）−ウェル破壊とが併せて起きたとしても、半導体集積回路１は予め定められた所定のＲＯＭ機能を実現することができるのはもちろんである。
次に、半導体集積回路（ＲＯＭ）１の動作について図２を参照しつつ説明する。図２には、半導体集積回路１のＰＲＣ、ＳＥＴ、ＳＮＯＤＥ５、およびＦのそれぞれの動作波形を示す。図２に示すように、初期状態においては、ＰＲＣが活性状態“Ｈ”で、ＳＥＴが非活性状態“Ｌ”になっている。また、この初期状態では、プリチャージ用Ｎchトランジスタ６が活性化して“Ｌ”になっているので、ＳＮＯＤＥ５はプリチャージ状態“Ｌ”になっている。これに対して、Ｆノードは“Ｈ”になっている。続けて、ＰＲＣを活性状態“Ｈ”から非活性状態“Ｌ”にする。この状態においては、ＳＮＯＤＥ５およびＦノードにはともに変化が無く、ＳＮＯＤＥ５は“Ｌ”で、Ｆノードは“Ｈ”のままである。この後、ＳＥＴを一時的に活性化させて非活性状態“Ｌ”から活性状態“Ｈ”にする。
ＳＥＴを一時的に“Ｈ”にした際に、プログラミング用Ｎchトランジスタ４は活性化する。ただし、ＳＮＯＤＥ５からＶDDに繋がるパス（導電経路）が無いので、ＳＮＯＤＥ５は図示しない絶縁膜などを介して高抵抗でＶDDに電気的に接続される。また、この状態においては、ラッチフィードバック用Ｎchトランジスタ１０も活性化している。この結果、図２中実線で示すように、ＳＥＴが“Ｈ”になっている間も、また“Ｈ”から“Ｌ”に戻った後も、ＳＮＯＤＥ５は“Ｌ”のまま保持される。ひいては、Ｆノードも、ＰＲＣやＳＥＴの動作状態に拘らず、初期状態から終始“Ｈ”のまま保持される。
また、ＳＥＴを一時的に“Ｈ”にした際に、フューズブローによりプログラミング用Ｎchトランジスタ４のソース４ｓに前述したゲート−拡散層破壊および拡散層−ウェル破壊の少なくとも一方が予め生じていたとする。すなわち、ＳＥＴを一時的に“Ｈ”にした際に、プログラミング用Ｎchトランジスタ４のソース４ｓが既に破壊されてソース４ｓ付近に短絡が生じており、トランジスタ４が適正に作動することができなくなっていたとする。このような場合、図７に示す回路構成からなる背景技術に係る半導体集積回路１０１においては、前述したようにＳＮＯＤＥ１０５における値とＦノードにおける値とが等しく無くなってしまう。すなわち、半導体集積回路１０１は所定の入力値に対して予め設定された出力値とは異なる値を出力してしまい、所望のＲＯＭ機能を適正に発揮することができなくなってしまう。
これに対して、前述した回路構成からなる本実施形態の半導体集積回路１においては、プログラミング用Ｎchトランジスタ４のソース４ｓが破壊されてトランジスタ４が適正に作動することができなくなっていたとしても、ＳＮＯＤＥ５付近を流れる電流が以下に述べるように振る舞う。すなわち、ゲート−拡散層破壊や拡散層−ウェル破壊により導通されたソース４ｓを通過してＶSSとＳＮＯＤＥ５との間を流れる電流が、ＳＮＯＤＥ５とラッチフィードバック用Ｎchトランジスタ１０との間を流れる電流に打ち勝つ（優先する）。これにより、ＳＮＯＤＥ５は、前述したようにプログラミング用Ｎchトランジスタ４のゲート４ｇと同電位であるＶSSに固定される。この結果、図２中実線で示すように、ＳＥＴが“Ｈ”になっている間も、また“Ｈ”から“Ｌ”に戻った後も、ＳＮＯＤＥ５はプログラミングが適正に行われた場合と同様に“Ｌ”のまま保持される。すなわち、ゲート４ｇが“Ｈ”から“Ｌ”になるので、これに合わせてＳＮＯＤＥ５も“Ｈ”から“Ｌ”になる。そして、ＳＮＯＤＥ５が“Ｌ”に固定されるため、プログラムすべきビットはＳＮＯＤＥ５を“Ｌ”に固定することができる。ひいては、図２中実線に示すように、ＰＲＣやＳＥＴの動作状態に拘らず、Ｆノードもプログラミングが適正に行われた場合と同様に初期状態から終始“Ｈ”のまま保持される。
また、ＳＥＴを一時的に“Ｈ”にした際に、フューズ金属３に対してレーザービーム２が未照射であり、フューズ金属３がブローされていなければ、ＳＮＯＤＥ５はプログラミング用Ｎchトランジスタ４およびフューズ金属３を介してＶDDに電気的に接続される。また、フューズ金属３がブローされていなければ、ラッチフィードバック用Ｎchトランジスタ１０は活性化されている。ここで、ＳＮＯＤＥ５からプログラミング用Ｎchトランジスタ４およびフューズ金属３を介してＶDDに至るパスの抵抗を、ＳＮＯＤＥ５からラッチフィードバック用Ｎchトランジスタ１０のドレイン１０ｄに至るパスの抵抗よりも予め低く設定しておく。すると、ＳＮＯＤＥ５からＶDDに至るパスの通電状態が、ＳＮＯＤＥ５からラッチフィードバック用Ｎchトランジスタ１０に至るパスの通電状態に打ち勝つ（優先される）。
この結果、図２中破線で示すように、ＳＥＴが“Ｌ”から“Ｈ”になると、これに応じてＳＮＯＤＥ５が“Ｌ”から“Ｈ”に引き上げられる（変更される）。そして、ＳＥＴが“Ｈ”から“Ｌ”に戻った後も、ＳＮＯＤＥ５は“Ｈ”のまま保持される。ひいては、Ｆノードも、図２中破線で示すように、ＳＮＯＤＥ５が“Ｈ”に引き上げられた後、これに応じて“Ｈ”から“Ｌ”に引き抜かれる（引き下げられる、変更される）。そして、ＳＮＯＤＥ５と同様に、ＳＥＴが“Ｈ”から“Ｌ”に戻った後も、Ｆノードは“Ｌ”のまま保持される。
このように、本実施形態の半導体集積回路１においては、フューズブローが適正に行われた状態、あるいはプログラミング用Ｎchトランジスタ４のソース４ｓにゲート−拡散層破壊および拡散層−ウェル破壊の少なくとも一方が起きた状態では、ＳＮＯＤＥ５が“Ｌ”のままであり、Ｆが“Ｈ”のままである。また、フューズ金属３がブローされていない状態では、ＳＮＯＤＥ５が“Ｈ”となり、Ｆが“Ｌ”となる。この結果、半導体集積回路１は、所望のＲＯＭ機能を適正に実現することができる。
以上説明したように、この第１実施形態においては、フューズ付近の回路や素子のサイズに拘らず、フューズブローの際にフューズ付近の回路や素子がダメージを受けた場合でも、フューズブローが適正に行われた場合と同様に適正に機能し得る回路構成を有している。具体的には、本実施形態の半導体集積回路１は、フューズブローの際にフューズ金属３に接続されているプログラミング用Ｎchトランジスタ４が破壊されたとしても、フューズブローが適正に行われてフューズ金属３が適正に切断された場合と同様の結果を得ることができる。従来は、フューズブローが適正に行われずにフューズ金属３付近の素子や回路が１つでも破壊された場合には、半導体集積回路全体が適正な記憶機能を発揮することができず、不良品とみなされた。これに対して、本実施形態の半導体集積回路１では、フューズ金属３付近に設けられたトランジスタ４が破壊されたとしても、前述したように半導体集積回路１は適正な記憶機能を発揮することができる。すなわち、本実施形態の半導体集積回路１は、いわゆるフューズブローマージンの低下が抑制されており、歩留まりが向上されている。それとともに、本実施形態の半導体集積回路１は、安定性、信頼性、および品質なども向上されている。
また、本実施形態の半導体集積回路１では、前述したようにプログラミング用Ｎchトランジスタ４がフューズブローの際に破壊されても構わない。このため、フューズ金属３の面積をプログラミング用Ｎchトランジスタ４等をレーザービーム２から保護できる大きさに設定する必要はない。すなわち、フューズ金属３の面積は、フューズ金属３自体がレーザービーム２のエネルギーを吸収して適正に切断される大きさを有していれば十分である。これにより、本実施形態のフューズ金属３は、レーザービームの照射により気化されて導通が失われるとともにプログラミング用Ｎchトランジスタをレーザービームから保護することを主な目的とする従来のフューズ金属に比べて、より小面積でフューズ金属としての機能を実現することができる。
この結果、半導体集積回路１においては、フューズ金属３の面積、ひいては複数本のフューズ金属３が設けられている図示しないフューズ配線領域の面積を大幅に縮小することができる。また、前述したように、本実施形態の半導体集積回路１においては、プログラミング用Ｎchトランジスタ４等はフューズブローの際に破壊されても構わないので、プログラミング用Ｎchトランジスタ４とその略真上に位置しているフューズ金属３とを、できる限り短いノードＧで電気的に接続することができる。すなわち、プログラミング用Ｎchトランジスタ４をフューズ金属３の略真下に近接して設けることができる。また、本実施形態の半導体集積回路１では、フューズブローの際に破壊されても構わない程度の大きさに縮小されたトランジスタ４を用いることにより、従来に比べてより小面積で半導体集積回路上におけるＲＯＭ機能を実現することができる。さらに、半導体集積回路１が多層配線構造を有している場合においても、フューズブロー容易性と、半導体集積回路１の内部素子や内部回路の微細化および高集積化とを高い次元で両立させることができる。
したがって、本実施形態の半導体集積回路１が有する回路構成は、本来のＲＯＭ機能を損うこと無く、半導体集積回路１の内部素子や内部回路のさらなる微細化や高集積化に大きく寄与することができる。ひいては、半導体集積回路１全体の適正かつ安定した動作および信頼性、ならびに半導体集積回路１全体のさらなるコンパクト化（ダウンサイジング）に大きく寄与することができる。
さらに、前述した回路構成からなる半導体集積回路１によれば、内部素子や内部回路がより縮小された場合でも、フューズ金属３付近の素子や回路を破壊することなく、かつ、適正なフューズブローが行えるように、フューズブロー用レーザービーム２のエネルギーを低下させることなく、かつ、レーザービーム２のビーム径を細くする、というトレードオフの困難を容易に回避することができる。一般的に、半導体集積回路の内部素子や内部回路の微細化に応じてフューズブロー用レーザービーム２のエネルギーを低下させたり、レーザービームのビーム径を細くしたりすると、フューズ金属をフューズブローし難くなる。また、レーザービームのビーム径を細くすると、レーザービームの照射位置の精度をより高める必要が生じる。これにより、適正なフューズブローが困難になるとともに、フューズブローの作業により長い時間が掛かってしまう。
これに対して、本実施形態の半導体集積回路１においては、前述したようにフューズ金属３付近に設けられるプログラミング用Ｎchトランジスタ４がフューズブローの際に破壊されても構わない。したがって、半導体集積回路１では、その内部素子や内部回路がよりシュリンクされた場合でも、一般に使用されているフューズブロー用レーザービーム照射装置（レーザーフューズリペア装置）を用いてフューズブロー（プログラミング）することができる。すなわち、本実施形態によれば、従来以上にシュリンクされたトランジスタを使用する場合においても、通常のレーザーフューズリペア装置を用いるフューズブロー（プログラミング）により所望のＲＯＭ機能を実現可能な、図示しない小面積の不揮発性メモリ素子を有する半導体集積回路１を提供することができる。ひいては、本実施形態によれば、所望のＲＯＭ機能を適正に発揮し得る良品の半導体集積回路１を、一般的なフューズブロー用レーザーリペア装置を用いて高い効率で生産することができる。
（第２の実施の形態）
次に、本発明に係る第２実施形態を図５を参照しつつ説明する。図５は、本実施形態に係る半導体集積回路として図１に示す半導体集積回路の等価回路を簡略して示す図である。なお、前述した第１実施形態と同一部分には同一符号を付したまま説明する。
本実施形態においては、前述した第１実施形態に係る半導体集積回路１において、回路を安定して機能させるための技術について説明する。図１に示す第１実施形態の半導体集積回路１においては、プログラミング用Ｎchトランジスタ４のゲート４ｇの電位は、最高でＶDDである。このため、ＳＮＯＤＥ５に対する駆動力が不足するおそれがある。このようなおそれを未然に防ぐためには、例えばプログラミング用Ｎchトランジスタ４、および第１のインバータ８を構成するとともにプログラミング用Ｎchトランジスタ４のチャンネルと同じ導電型であるＮチャンネルを有している第３のトランジスタの各チャンネルに、閾値電圧低下用のチャンネルインプラを注入するとよい。以下、図５を参照しつつ説明する。
図５に示すように、本実施形態の半導体集積回路２１は、図１に示す第１実施形態の半導体集積回路１の実質的に等価である。具体的には、図５に示す半導体集積回路２１は、図１に示す半導体集積回路１が備える第１のインバータ８を、ラッチフィードバック用ＮＭＯＳトランジスタ（ラッチフィードバック用Ｎchトランジスタ）２２とラッチフィードバック用ＰＭＯＳトランジスタ（ラッチフィードバック用Ｐchトランジスタ）２３とを接続したＣＭＯＳインバータとして表したものである。ラッチフィードバック用Ｎchトランジスタ２２が第３のトランジスタとなる。なお、図５に示す半導体集積回路２１においては、第１のインバータ８を構成するラッチフィードバック用Ｎchトランジスタ２２およびラッチフィードバック用Ｐchトランジスタ２３を、それぞれ第１のラッチフィードバック用Ｎchトランジスタ２２および第１のラッチフィードバック用Ｐchトランジスタ２３と称しても構わない。それとともに、第２のインバータ１１を構成するラッチフィードバック用Ｐchトランジスタ９およびラッチフィードバック用Ｎchトランジスタ１０を、それぞれ第２のラッチフィードバック用Ｐchトランジスタ９および第２のラッチフィードバック用Ｎchトランジスタ１０と称しても構わない。
図５に示すように、第１のラッチフィードバック用Ｎchトランジスタ２２および第１のラッチフィードバック用Ｐchトランジスタ２３のそれぞれのゲート２２ｇ，２３ｇは、ともにＳＮＯＤＥ５に電気的に接続されている。これら各ゲート２２ｇ，２３ｇは、第１のインバータ８の入力８ｉとなっている。また、第１のラッチフィードバック用Ｎchトランジスタ２２のドレイン２２ｄと第１のラッチフィードバック用Ｐchトランジスタ２３のドレイン２３ｄとは、互いに電気的に接続されている。これら各ドレイン２２ｄ，２３ｄは、第１のインバータ８の出力８ｏとなっている。そして、第１のラッチフィードバック用Ｎchトランジスタ２２のソース２２ｓは、ＶSS（ＧＮＤ）に電気的に接続（接地）されている。それとともに、第１のラッチフィードバック用Ｐchトランジスタ２３のソース２３ｓは、ＶDD（電源電位）に電気的に接続されている。
このような回路構成からなる半導体集積回路１において、プログラミング用Ｎchトランジスタ４および第１のラッチフィードバック用Ｎchトランジスタ２２の各チャンネルに閾値電圧低下用のチャンネルインプラを注入する。これにより、プログラミング用Ｎchトランジスタ４および第１のラッチフィードバック用Ｎchトランジスタ２２の各チャンネルの不純物濃度を減少させる。すなわち、プログラミング用Ｎchトランジスタ４および第１のラッチフィードバック用Ｎchトランジスタ２２の閾値を、プリチャージ用Ｎchトランジスタ６や第２のラッチフィードバック用Ｎchトランジスタ１０の閾値よりも低くする。この結果、ＳＮＯＤＥ５に対する駆動力のマージンをより上げることができる。
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、ＳＮＯＤＥ５に対する駆動力のマージンが第１実施形態よりも上げられているので、半導体集積回路２１（１）が所望のＲＯＭ機能をより安定して発揮することができる。ひいては、半導体集積回路２１（１）の性能や信頼性が向上されている。
（第３の実施の形態）
次に、本発明に係る第３実施形態を図１、図３、および図５を参照しつつ説明する。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態においては、前述した第２実施形態と同様に、半導体集積回路１の回路を安定して機能させるための他の技術について、簡潔に説明する。
図１および図５に示す各半導体集積回路１，２１において、プログラミング用Ｎchトランジスタ４の駆動力が第２のラッチフィードバック用Ｎchトランジスタ１０の駆動力よりも低く、第２のラッチフィードバック用Ｎchトランジスタ１０に打ち勝つ（優先する）のが困難であるとする。このような場合には、プログラミング用Ｎchトランジスタ４として、より厚膜のゲート酸化膜１６を有するＮchトランジスタを用いるとよい。具体的には、図３に示すプログラミング用Ｎchトランジスタ４のゲート酸化膜１６の膜厚を、他のＮchトランジスタであるプリチャージ用Ｎchトランジスタ６や第２のラッチフィードバック用Ｎchトランジスタ１０が有する図示しないゲート酸化膜の膜厚よりも厚くするとよい。これにより、プログラミング用Ｎchトランジスタ４に入力されるＳＥＴ信号の電位を、通常の０〜ＶDDよりも高い電位で遷移させることができる。すなわち、プログラミング用Ｎchトランジスタ４に対して、より高電位のＳＥＴ信号（ＳＥＴＨ）を掛ける（入力する）ことができる。この結果、プログラミング用Ｎchトランジスタ４の駆動力が第２のラッチフィードバック用Ｎchトランジスタ１０の駆動力よりも高くなり、第２のラッチフィードバック用Ｎchトランジスタ１０に打ち勝つことができる。
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。
（第４の実施の形態）
次に、本発明に係る第４実施形態を図６を参照しつつ説明する。図６は、本実施形態に係る半導体集積回路として図１および図５に示す半導体集積回路の変形例を簡略して示す図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態は、前述した第１および第２実施形態の半導体集積回路１，２１が有するプログラミング用Ｎchトランジスタ４およびプリチャージ用Ｎchトランジスタ６のそれぞれの導電型、およびそれら各トランジスタ４に接続される電位を反対にしたものである。以下、図６を参照しつつ簡潔に説明する。
図６に示すように、本実施形態の半導体集積回路３１においては、フューズ金属３の一端部は、第１の電位としてのＶSS（ＧＮＤ）に電気的に接続（接地）されており、ＶSS（ＧＮＤ）ノードとなっている。それとともに、フューズ金属３の他端部は、導電型がＰ型からなるチャンネルを有する第１のトランジスタとしてのプログラミング用Ｐchトランジスタ３２のドレイン３２ｄに電気的に接続されている。また、フューズ金属３とプログラミング用Ｐchトランジスタ３２との間のノードがＧとなっている。
ＳＮＯＤＥ５は、プログラミング用Ｐchトランジスタ３２のソース３２ｓに電気的に接続されている。プログラミング用Ｐchトランジスタ３２のゲート３２ｇには、第１の信号としてのセット信号ＳＥＴが入力されている。プログラミング用Ｐchトランジスタ３２は、セット（ＳＥＴ）または破壊用Ｐchトランジスタとも称される。また、ＳＮＯＤＥ５は、第１のトランジスタであるプログラミング用Ｐchトランジスタ３２のチャンネルと同じ導電型であるＰからなるチャンネルを有する、第２のトランジスタとしてのプリチャージ用Ｐchトランジスタ３３のドレイン３３ｄにも電気的に接続されている。すなわち、プログラミング用Ｐchトランジスタ３２のソース３２ｓは、プリチャージ用Ｐchトランジスタ３３のドレイン３３ｄにも電気的に接続されている。プリチャージ用Ｐchトランジスタ３３のソース３３ｓは、第１の電位であるＶSS（ＧＮＤ）よりも高電位である第２の電位としてのＶDD（電源電位）に電気的に接続されている。また、プリチャージ用Ｐchトランジスタ３３のゲート３３ｇには、第１の信号であるＳＥＴとは異なる第２の信号としてのプリチャージ信号ＰＲＣが入力されている。プリチャージ用Ｐchトランジスタ３３は、ＳＮＯＤＥ５をプリチャージするために設けられている。
このように、本実施形態の半導体集積回路３１においては、フューズ金属３、プログラミング用Ｐchトランジスタ３２、およびプリチャージ用Ｐchトランジスタ３３などにより、冗長回路３４が構成されている。
また、図６に示すように、ＳＮＯＤＥ５は、第１のインバータ３７の入力３７ｉにも電気的に接続されている。第１のインバータ３７は、第１のラッチフィードバック用Ｐchトランジスタ（ＰＭＯＳトランジスタ）３５と第１のラッチフィードバック用Ｎchトランジスタ（ＮＭＯＳトランジスタ）３６とを接続してなる、ＣＭＯＳインバータとして構成されている。第１のラッチフィードバック用Ｐchトランジスタ３５が第３のトランジスタとなる。
第１のラッチフィードバック用Ｐchトランジスタ３５および第１のラッチフィードバック用Ｎchトランジスタ３６のそれぞれのゲート３５ｇ，３６ｇは、ともにＳＮＯＤＥ５に電気的に接続されている。これら各ゲート３５ｇ，３６ｇが、第１のインバータ３７の入力３７ｉとなっている。また、第１のラッチフィードバック用Ｐchトランジスタ３５のドレイン３５ｄと第１のラッチフィードバック用Ｎchトランジスタ３６のドレイン３６ｄとは、互いに電気的に接続されている。これら各ドレイン３５ｄ，３６ｄが、第１のインバータ３７の出力３７ｏとなっている。そして、第１のラッチフィードバック用Ｐchトランジスタ３５のソース３５ｓは、ＶDD（電源電位）に電気的に接続されている。それとともに、第１のラッチフィードバック用Ｎchトランジスタ３６のソース３６ｓは、ＶSS（ＧＮＤ）に電気的に接続（接地）されている。第１のインバータ３７の出力３７ｏは、第２のインバータ４０の入力４０ｉに電気的に接続されている。
第２のインバータ４０は、第１のインバータ３７と同様に、第２のラッチフィードバック用Ｎchトランジスタ（ＮＭＯＳトランジスタ）３８と第２のラッチフィードバック用Ｐchトランジスタ（ＰＭＯＳトランジスタ）３９とを接続してなる、ＣＭＯＳインバータとして構成されている。この第２のインバータ４０は、第１のインバータ３７と区別するために、フィードバック用インバータとも称される。第２のラッチフィードバック用Ｎchトランジスタ３８および第２のラッチフィードバック用Ｐchトランジスタ３９のそれぞれのゲート３８ｇ，３９ｇは、ともに第１のインバータ３７の出力３７ｏに電気的に接続されている。これら各ゲート３８ｇ，３９ｇが、第２のインバータ４０の入力４０ｉとなっている。また、第２のラッチフィードバック用Ｎchトランジスタ３８のドレイン３８ｄと第２のラッチフィードバック用Ｐchトランジスタ３９のドレイン３９ｄとは、互いに電気的に接続されている。これら各ドレイン３８ｄ，３９ｄが、第２のインバータ４０の出力４０ｏとなっている。第２のインバータ４０の出力４０ｏは、ＳＮＯＤＥ５に電気的に接続されている。それとともに、第２のインバータ４０の出力４０ｏは、ＳＮＯＤＥ５を介して第１のインバータ３７の入力３７ｉに電気的に接続されている。
このように、第１のインバータ３７および第２のインバータ４０は、ＳＮＯＤＥ５を介して記憶回路としてのラッチ回路４１を形成している。このラッチ回路４１は、プログラミング用Ｐchトランジスタ３２のソース３２ｓおよびドレイン３２ｄのうち、フューズ金属３が接続されていない方であるソース３２ｓにＳＮＯＤＥ５を介して電気的に接続されている。
第２のラッチフィードバック用Ｐchトランジスタ３９のソース３９ｓは、ＶDD（電源電位）に電気的に接続されている。それとともに、第２のラッチフィードバック用Ｎchトランジスタ３８のソース３８ｓは、他のＮchトランジスタ４２のドレイン４２ｄに電気的に接続されている。このＮchトランジスタ４２のゲート４２ｇには、プリチャージ信号ＰＲＣが入力されている。それとともに、このＮchトランジスタ４２のゲート４２ｇは、ＳＮＯＤＥ５に電気的に接続されている。さらに、このＮchトランジスタ４２のソース４２ｓはＶSS（ＧＮＤ）に電気的に接続（接地）されている。このＮchトランジスタ４２は、ＰＲＣが活性化してＳＮＯＤＥ５をプリチャージ状態にしている間、第２のラッチフィードバック用Ｎchトランジスタ３８を無効にして、ＳＮＯＤＥ５に流れるリーク電流を抑制するために設けられている。
そして、第１のインバータ３７の出力３７ｏ側の電位は、フューズ金属３がフューズブローされてプログラミングされた半導体集積回路（ＲＯＭ）３１の出力値を示すＦノードとなっている。なお、図示は省略するが、この半導体集積回路３１においては、各Ｐchトランジスタ３２，３３，３５，３９のそれぞれのバックバイアスにはＶDDが供給されているとともに、各Ｎchトランジスタ３６，３８，４２のそれぞれのバックバイアスにはＶSSが供給されている。
以上説明したように、この第４実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。
なお、本発明に係る半導体集積回路は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第１実施形態において説明したゲート−ソース（拡散層）破壊およびソース（拡散層）−ウェル破壊は、いずれか一方のみが起きるとは限らない。それら２種類のソース（拡散層）破壊は、１回のレーザービーム２の照射により、同時に起こっても構わない。あるいは、それら２種類のソース（拡散層）破壊は、少なくとも２回のレーザービーム２の照射により連続して生じさせられても構わない。
また、前述した第１〜第４の各実施形態においては、半導体集積回路１，２１，３１のソース・ドレインとなる領域をｎ+ 拡散層により形成されるものとして説明したが、これに限定されるものではない。例えば、ソース・ドレインとなる領域を、シリサイドにより形成し、これに電極を接続する構成としても構わない。
また、第２および第３の各実施形態において説明した半導体集積回路を安定させて機能させる技術を、第１実施形態の半導体集積回路１のみならず、第４実施形態の半導体集積回路３１に適用しても構わないのはもちろんである。
さらに、第１〜第４の各実施形態に係る各半導体集積回路１，２１，３１と同様の作用および効果をえることができれば、基板の導電型、各トランジスタの導電型、各トランジスタのソース・ドレインやフューズ金属に印加される電位の値、各トランジスタのゲートに入力される信号の種類等は適宜、適正に変更したり、組み合わせたりしても構わないのはもちろんである。
第１実施形態に係る半導体集積回路を簡略して示す図。 図１に示す半導体集積回路の動作波形を示す図。 図１に示す半導体集積回路のフューズ付近を簡略して示す断面図。 図３中円Ａで囲んだ部分を拡大して示す断面図。 第２実施形態に係る半導体集積回路として図１に示す半導体集積回路の等価回路を簡略して示す図。 第４実施形態に係る半導体集積回路として図１および図５に示す半導体集積回路の変形例を簡略して示す図。 第１実施形態に対する比較例としての背景技術に係る半導体集積回路を簡略して示す図。 図７に示す半導体集積回路の動作波形を示す図。
符号の説明
１，２１，３１…半導体集積回路（ＲＯＭ）、２…レーザービーム、３…フューズ金属（レーザービーム被照射体）、４…プログラミング用Ｎchトランジスタ（第１のトランジスタ）、４ｄ…プログラミング用Ｎchトランジスタのドレイン（ｎ+ 拡散層、第１のトランジスタのドレイン）、４ｇ…プログラミング用Ｎchトランジスタのゲート（第１のトランジスタのゲート）、４ｓ…プログラミング用Ｎchトランジスタのソース（ｎ+ 拡散層、第１のトランジスタのソース）、５…ＳＮＯＤＥ（プログラミング用Ｎchトランジスタおよびプリチャージ用Ｎchトランジスタとラッチ回路との接続部、プログラミング用Ｐchトランジスタおよびプリチャージ用Ｐchトランジスタとラッチ回路との接続部、第１のトランジスタおよび第２のトランジスタと記憶回路との接続部）６…プリチャージ用Ｎchトランジスタ（第２のトランジスタ）、６ｄ…プリチャージ用Ｎchトランジスタのドレイン（第２のトランジスタのドレイン）、６ｇ…プリチャージ用Ｎchトランジスタのゲート（第２のトランジスタのゲート）、６ｓ…プリチャージ用Ｎchトランジスタのソース（第２のトランジスタのソース）、８，３７…第１のインバータ（ＣＭＯＳインバータ）、８ｉ，３７ｉ…第１のインバータの入力、８ｏ，３７ｏ…第１のインバータの出力、１０…第２のラッチフィードバック用Ｎchトランジスタ（ラッチフィードバック用ＮＭＯＳトランジスタ、第４のトランジスタ）、１１，４０…第２のインバータ（フィードバック用インバータ、ＣＭＯＳインバータ）、１１ｉ，４０ｉ…第２のインバータの入力、１１ｏ，４０ｏ…第２のインバータの出力、１２，４１…ラッチ回路（記憶回路）、１４…Ｐ型半導体基板（基板）、１６…ゲート酸化膜、２２…第１のラッチフィードバック用Ｎchトランジスタ（ラッチフィードバック用ＮＭＯＳトランジスタ、第３のトランジスタ）、３２…プログラミング用Ｐchトランジスタ（第１のトランジスタ）、３２ｄ…プログラミング用Ｐchトランジスタのドレイン（第１のトランジスタのドレイン）、３２ｇ…プログラミング用Ｐchトランジスタのゲート（第１のトランジスタのゲート）、３２ｓ…プログラミング用Ｐchトランジスタのソース（第１のトランジスタのソース）、３３…プリチャージ用Ｐchトランジスタ（第２のトランジスタ）、３３ｄ…プリチャージ用Ｐchトランジスタのドレイン（第２のトランジスタのドレイン）、３３ｇ…プリチャージ用Ｐchトランジスタのゲート（第２のトランジスタのゲート）、３３ｓ…プリチャージ用Ｐchトランジスタのソース（第２のトランジスタのソース）、３５…第１のラッチフィードバック用Ｐchトランジスタ（ラッチフィードバック用ＰＭＯＳトランジスタ、第３のトランジスタ）、３９…第２のラッチフィードバック用Ｐchトランジスタ（ラッチフィードバック用ＰＭＯＳトランジスタ、第４のトランジスタ）、ＰＲＣ…プリチャージ用信号（第２の信号）、ＳＥＴ，ＳＥＴＨ…セット用信号（第１の信号）、ＶDD…電源電位（第１の電位，第２の電位）、ＶSS…接地電位（ＧＮＤ，第２の電位，第１の電位）

Claims (7)

  1. 基板の上方に設けられているとともに一端部に第１の電位が与えられており、かつ、レーザービームが照射されることにより導通を断たれるレーザービーム被照射体と、
    前記基板上に設けられているとともに前記レーザービーム被照射体の他端部がソースおよびドレインのうちのいずれか一方に電気的に接続されており、かつ、バックバイアスとして前記第１の電位とは異なる第２の電位が与えられているとともに第１の導電型からなるチャンネルを有する第１のトランジスタと、
    この第１のトランジスタの前記ソースおよび前記ドレインのうち前記レーザービーム被照射体の前記他端部が電気的に接続されていない方がソースおよびドレインのうちのいずれか一方に電気的に接続されているとともに、他方には前記第２の電位が与えられており、かつ、バックバイアスとして前記第２の電位が与えられているとともに前記第１の導電型からなるチャンネルを有する第２のトランジスタと、
    この第２のトランジスタの前記ソースおよび前記ドレインのうちの前記第１のトランジスタが電気的に接続されている方に電気的に接続されているとともに、前記第１のトランジスタの前記ソースおよび前記ドレインのうちの前記レーザービーム被照射体の前記他端部が電気的に接続されていない方にも電気的に接続されている記憶回路と、
    を具備することを特徴とする半導体集積回路。
  2. 前記レーザービームの照射により前記レーザービーム被照射体が導通を断たれた場合と、前記レーザービーム被照射体に対する前記レーザービームの照射により前記第１のトランジスタの前記ソースおよびドレインのうち前記レーザービーム被照射体の前記他端部が接続されていない方と前記第１のトランジスタのゲートおよび前記基板の少なくとも一方との間が破壊された場合とで、前記第１のトランジスタおよび前記第２のトランジスタと前記記憶回路との接続部における電位が等しいことを特徴とする請求項１に記載の半導体集積回路。
  3. 前記第１のトランジスタおよび前記第２のトランジスタは、ともに前記第１の導電型としてＮ型のチャンネルを有するＮチャンネルトランジスタであり、
    前記レーザービーム被照射体の前記一端部には前記第１の電位としてＶDDが与えられているとともに、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれに対する前記バックバイアスならびに前記第２のトランジスタの前記ソースには前記第２の電位としてＶSSが与えられており、
    前記レーザービーム被照射体の前記他端部は前記第１のトランジスタの前記ドレインに電気的に接続されているとともに、前記第１のトランジスタの前記ソースは前記第２のトランジスタの前記ドレインに電気的に接続されており、かつ、前記記憶回路は前記第１のトランジスタの前記ソースおよび前記第２のトランジスタの前記ドレインのそれぞれに電気的に接続されており、また、
    前記レーザービーム被照射体が導通を断たれた場合、ならびに前記第１のトランジスタの前記ソースと前記第１のトランジスタの前記ゲートおよび前記基板の少なくとも一方との間が破壊された場合のいずれの場合においても、前記第１のトランジスタの前記ゲートの電位は前記第２の電位であるＶSSに設定されることを特徴とする請求項１または２に記載の半導体集積回路。
  4. 前記第１のトランジスタおよび前記第２のトランジスタは、ともに前記第１の導電型としてＰ型のチャンネルを有するＰチャンネルトランジスタであり、
    前記レーザービーム被照射体の前記一端部には前記第１の電位としてＶSSが与えられているとともに、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれに対する前記バックバイアスならびに前記第２のトランジスタの前記ソースには前記第２の電位としてＶDDが与えられており、
    前記レーザービーム被照射体の前記他端部は前記第１のトランジスタの前記ドレインに電気的に接続されているとともに、前記第１のトランジスタの前記ソースは前記第２のトランジスタの前記ドレインに電気的に接続されており、かつ、前記記憶回路は前記第１のトランジスタの前記ソースおよび前記第２のトランジスタの前記ドレインのそれぞれに電気的に接続されており、また、
    前記レーザービーム被照射体が導通を断たれた場合、ならびに前記第１のトランジスタの前記ソースと前記第１のトランジスタの前記ゲートおよび前記基板の少なくとも一方との間が破壊された場合のいずれの場合においても、前記第１のトランジスタの前記ゲートの電位は前記第２の電位であるＶDDに設定されることを特徴とする請求項１または２に記載の半導体集積回路。
  5. 前記第１のトランジスタのゲートには第１の信号が入力されるとともに、前記第２のトランジスタのゲートには前記第１の信号とは異なる第２の信号が入力され、かつ、前記記憶回路は、入力が前記第１のトランジスタの前記ソースに電気的に接続されている第１のインバータと、この第１のインバータの出力が入力に電気的に接続されているとともに出力が前記第１のトランジスタの前記ソースに電気的に接続されている第２のインバータとを有することを特徴とする請求項１〜４のうちのいずれかに記載の半導体集積回路。
  6. 前記第１のトランジスタおよび前記第１のインバータを構成するとともに前記第１の導電型からなるチャンネルを有する第３のトランジスタのそれぞれが有する前記各チャンネルの不純物濃度が、前記第２のトランジスタおよび前記第２のインバータを構成するとともに前記第１の導電型からなるチャンネルを有する第４のトランジスタのそれぞれが有する前記各チャンネルの不純物濃度に比べて低く設定されていることを特徴とする請求項５に記載の半導体集積回路。
  7. 前記第１のトランジスタのゲート酸化膜が、前記第１のトランジスタ以外の前記第１の導電型からなるチャンネルを有する他の前記各トランジスタのゲート酸化膜よりも厚く形成されていることを特徴とする請求項１〜６のうちのいずれかに記載の半導体集積回路。
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