KR101204665B1

KR101204665B1 - 퓨즈회로

Info

Publication number: KR101204665B1
Application number: KR1020100029515A
Authority: KR
Inventors: 김근국
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-03-31
Filing date: 2010-03-31
Publication date: 2012-11-26
Also published as: KR20110109685A; US20110241761A1; US8368456B2

Abstract

퓨즈회로는 프리차지신호에 응답하여 퓨즈정보신호를 프리차지시키고, 선택신호 및 퓨즈의 커팅에 응답하여 상기 퓨즈정보신호를 구동하는 퓨즈정보신호생성부와, 제어신호에 응답하여 상기 퓨즈정보신호를 구동하여 상기 퓨즈의 양단 전위를 동일하게 유지하는 출력구동부를 포함한다.

Description

퓨즈회로{FUSE CIRCUIT}

본 발명은 퓨즈회로에 관한 것이다.

반도체 집적회로 제품은 그 제품의 모드 변경을 위하여 옵션처리방식을 사용한다. 기존의 옵션처리방식은 본딩 옵션, 메탈 옵션, 또는 퓨즈 옵션 등이 있다.

특히 퓨즈옵션은 반도체 메모리장치의 제조과정에서 발생된 비정상의 메모리 셀을 정상의 메모리 셀로 대치하는 경우와 반도체 메모리칩의 디자인을 변경하는 경우에 있어 널리 사용되고 있다. 퓨즈옵션은 레이저빔을 조사하거나 과도한 전류를 흘려서 퓨즈를 커팅하는 방식으로 구현되는데, 퓨즈옵션을 위한 적어도 하나의 퓨즈를 구비한 회로를 퓨즈회로라 한다.

도 1은 종래기술에 따른 퓨즈회로의 구성을 도시한 회로도이다.

도 1에 도시된 바와 같이, 종래의 퓨즈회로는 프리차지를 위해 로직로우레벨로 인에이블되는 프리차지신호(FPCG)에 의해 노드(nd10)를 로직하이레벨로 프리차지시킨다. 이후, 프리차지신호(FPCG)가 로직하이레벨로 디스에이블되면 제1 내지 제8 선택신호(SEL<1:8>)가 입력되어 출력신호(OUT)의 레벨을 결정한다.

이때, 출력신호(OUT)의 레벨은 제1 내지 제8 퓨즈(F11~F18)의 커팅여부에 따라 결정된다. 예를 들어, 제1 내지 제8 선택신호(SEL<1:8>) 중 제2 선택신호(SEL<2>)만 로직하이레벨로 입력되는 경우 제2 퓨즈(F12)의 커팅여부에 따라 래치출력신호(OUT)의 레벨이 결정된다. 즉, 제2 퓨즈(F12)가 커팅되지 않은 경우 래치출력신호(OUT)는 로직로우레벨로 출력되고, 제2 퓨즈(F12)가 커팅된 경우 래치출력신호(OUT)는 로직하이레벨로 출력된다.

그런데, 제1 내지 제8 퓨즈(F11~F18)가 구리(CU) 등의 물질로 구현되는 경우 앞서의 예에서 커팅된 제2 퓨즈(F12)가 다시 연결되어 래치출력신호(OUT)를 로직로우레벨로 출력하는 오류를 발생시킨다. 이는 구리(CU) 등의 물질로 구현된 제1 내지 제8 퓨즈(F11~F18)의 양단에 전위차가 있으면 구리이온이 이동하여 커팅된 부분을 메우기 때문이다.

본 발명은 커팅된 퓨즈양단에 전위차가 발생되지 않도록 하여 오류발생을 방지할 수 있도록 한 퓨즈회로를 개시한다.

이를 위해 본 발명은 프리차지신호에 응답하여 퓨즈정보신호를 프리차지시키고, 선택신호 및 퓨즈의 커팅에 응답하여 상기 퓨즈정보신호를 구동하는 퓨즈정보신호생성부와, 제어신호에 응답하여 상기 퓨즈정보신호를 구동하여 상기 퓨즈의 양단 전위를 동일하게 유지하는 출력구동부를 포함하는 퓨즈회로를 제공한다.

또한, 본 발명은 프리차지신호에 응답하여 퓨즈정보신호를 프리차지시키는 프리차지소자와, 상기 퓨즈정보신호가 출력되는 제1 노드와 제2 노드 사이에 연결된 퓨즈와, 선택신호에 응답하여 턴온되어 상기 제2 노드를 풀다운구동하는 스위치소자와, 제어신호에 응답하여 상기 제1 노드를 풀다운구동하는 출력구동부를 포함하는 퓨즈회로를 제공한다.

도 1은 종래기술에 따른 퓨즈회로의 구성을 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 퓨즈회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 퓨즈회로에 포함된 퓨즈정보신호생성부의 회로도이다.
도 4는 도 2에 도시된 퓨즈회로에 포함된 출력구동부의 회로도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 2는 본 발명의 일 실시예에 따른 퓨즈회로의 구성을 도시한 블럭도이다.

도 2에 도시된 바와 같이, 본 실시예의 퓨즈회로는 프리차지신호(FPCG)에 응답하여 퓨즈정보신호(FSES)를 프리차지시키고, 제1 내지 제4 선택신호(SEL<1:4>) 및 제1 내지 제4 퓨즈(미도시)의 커팅에 응답하여 퓨즈정보신호(FSES)를 구동하는 퓨즈정보신호생성부(2)와, 제어신호(CTLP)에 응답하여 퓨즈정보신호(FSES)를 구동하여 제1 내지 제4 퓨즈(미도시)의 양단 전위를 동일하게 유지하는 출력구동부(3)를 포함한다.

좀 더 구체적으로, 도 3을 참고하면, 퓨즈정보신호생성부(2)는 프리차지신호(FPCG)에 응답하여 퓨즈정보신호(FSES)를 풀업구동하는 프리차지소자(20)와, 제1 내지 제4 선택신호(SEL<1:4>) 및 제1 내지 제4 퓨즈(F21~F24)의 커팅에 응답하여 퓨즈정보신호(FSES)를 풀다운 구동하는 풀다운부(21)로 구성된다.

프리차지소자(20)는 전원전압(VDD)과 노드(nd20) 사이에 연결된 PMOS 트랜지스터(P21)이다. PMOS 트랜지스터(P21)의 게이트에 인가되는 프리차지신호(FPCG)는 프리차지 동작을 위해 로직로우레벨로 인가된 후 로직하이레벨로 천이하는 신호이다.

풀다운부(21)는 노드(nd20)와 노드(nd21) 사이에 연결된 제1 퓨즈(F21)와, 노드(nd21)와 접지전압(VSS) 사이에 연결되어 제1 선택신호(SEL<1>)에 응답하여 턴온되는 스위치소자로 동작하는 NMOS 트랜지스터(N21)와, 노드(nd20)와 노드(nd22) 사이에 연결된 제2 퓨즈(F22)와, 노드(nd22)와 접지전압(VSS) 사이에 연결되어 제2 선택신호(SEL<2>)에 응답하여 턴온되는 스위치소자로 동작하는 NMOS 트랜지스터(N22)와, 노드(nd20)와 노드(nd23) 사이에 연결된 제3 퓨즈(F23)와, 노드(nd23)와 접지전압(VSS) 사이에 연결되어 제3 선택신호(SEL<3>)에 응답하여 턴온되는 스위치소자로 동작하는 NMOS 트랜지스터(N23)와, 노드(nd20)와 노드(nd24) 사이에 연결된 제4 퓨즈(F24)와, 노드(nd24)와 접지전압(VSS) 사이에 연결되어 제4 선택신호(SEL<4>)에 응답하여 턴온되는 스위치소자로 동작하는 NMOS 트랜지스터(N24)로 구성된다. 여기서, 제1 내지 제4 선택신호(SEL<1:4>)는 프리차지신호(FPCG)가 로직로우레벨에서 로직하이레벨로 천이한 후 기설정된 시점에서 선택적으로 로직하이레벨로 인에이블된 후 모두 로직로우레벨로 디스에이블되는 신호들이다.

도 4를 참고하면 출력구동부(3)는 퓨즈정보신호(FSES)를 버퍼링하여 래치출력신호(OUTN)를 생성하는 버퍼부(30)와, 제어신호(CTLP)가 로직하이레벨로 인에이블되는 경우 퓨즈정보신호(FSES)를 풀다운구동하는 구동제어부(31)를 포함한다.

버퍼부(30)는 인버터들(IV30, IV31)로 구성되어, 퓨즈정보신호(FSES)를 래치하는 래치부(300)와, 래치부(300)의 출력신호를 버퍼링하여 래치출력신호(OUTN)로 출력하되, 제어신호(CTLP)가 로직하이레벨로 인에이블되는 경우 래치출력신호(OUTN)를 래치하는 선택래치부(301)로 구성된다. 선택래치부(301)는 래치부(300)의 출력신호와 낸드게이트(ND31)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 래치출력신호(OUTN)를 출력하는 낸드게이트(ND30)와, 래치출력신호(OUTN)와 제어신호(CTLP)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND31)로 구성된다. 여기서, 제어신호(CTLP)는 제1 내지 제4 선택신호(SEL<1:4>)가 선택적으로 로직하이레벨로 인가되는 시점에 동기하여 하이레벨로 인에이블된 후 제1 내지 제4 선택신호(SEL<1:4>)가 모두 로직로우레벨로 인가되는 시점에 동기하여 로직로우레벨로 디스에이블된다.

구동제어부(31)는 래치출력신호(OUTN)와 제어신호(CTLP)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND31)와, 파워업신호(PWRUPB)와 낸드게이트(ND31)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 풀다운신호(PD)를 생성하는 낸드게이트(ND31)와, 풀다운신호(PD)를 입력받아 퓨즈정보신호(FSES)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N30)로 구성된다. 여기서, 파워업신호(PWRUPB)는 파워업구간에서 로직로우레벨이고, 파워업구간이 종료된 후 로직하이레벨로 천이하는 신호이다.

이와 같이 구성된 퓨즈회로의 동작을 살펴보되, 제1 내지 제4 퓨즈(F21~F24) 중 제2 퓨즈(F22)만 커팅되고, 제1 내지 제4 선택신호(SEL<1:4>) 중 제2 선택신호(SEL<2>)만 로직하이레벨로 인가되는 경우를 가정하여 설명하면 다음과 같다.

우선, 프리차지 동작을 위해 프리차지신호(FPCG)가 로직로우레벨로 인가되면 노드(nd20)에서 출력되는 퓨즈정보신호(FSES)는 로직하이레벨로 프리차지된다. 따라서, 버퍼부(30)는 퓨즈정보신호(FSES)를 래치하고 버퍼링하여 로직하이레벨의 래치출력신호(OUTN)를 출력한다.

다음으로, 프리차지신호(FPCG)가 로직하이레벨로 천이된 후 기설정된 시점에서 제2 선택신호(SEL<2>)가 로직하이레벨로 인에이블되어 인가된다. 로직하이레벨의 제2 선택신호(SEL<2>)에 의해 턴온되는 NMOS 트랜지스터(N22)에 의해 노드(nd22)는 접지전압(VSS)으로 풀다운구동된다.

이때, 로직하이레벨로 인가되는 제어신호(CTLP)에 의해 래치출력신호(OUTN)는 래치되고, 구동제어부(31)의 풀다운신호(PD)는 로직하이레벨로 생성되므로, NMOS 트랜지스터(N30)가 턴온되어 퓨즈정보신호(FSES)가 출력되는 노드(nd20)을 접지전압(VSS)으로 풀다운구동한다.

이와 같이, 본 실시예의 퓨즈회로는 로직하이레벨로 인가되는 제2 선택신호(SEL<2>)에 의해 노드(nd22)가 접지전압(VSS)으로 풀다운구동될 때 퓨즈정보신호(FSES)가 출력되는 노드(nd20)도 접지전압(VSS)으로 풀다운구동한다. 따라서, 커팅된 제2 퓨즈(F22)의 양단, 즉, 노드(nd20) 및 노드(nd22) 사이의 전위차는 발생하지 않아 커팅된 제2 퓨즈(F22)가 다시 연결되어 래치출력신호(OUTN)가 로직로우레벨로 출력되는 오류가 발생되지 않는다.

2: 퓨즈정보시호생성부 20: 프리차지부
21: 풀다운부 3: 출력구동부
30: 버퍼부 300: 래치부
301: 선택래치부 31: 구동제어부

Claims

프리차지신호에 응답하여 퓨즈정보신호를 프리차지시키고, 선택신호 및 퓨즈의 커팅에 응답하여 상기 퓨즈정보신호를 구동하는 퓨즈정보신호생성부; 및
제어신호에 응답하여 상기 퓨즈정보신호를 구동하여 상기 퓨즈의 양단 전위를 동일하게 유지하는 출력구동부를 포함하되,
상기 제어신호는 상기 선택신호가 인에이블되는 시점에 동기하여 인에이블되고, 상기 선택신호의 디스에이블 시점에 동기하여 디스에이블되는 퓨즈회로.
제 1 항에 있어서, 상기 퓨즈정보신호생성부는
프리차지신호에 응답하여 상기 퓨즈정보신호를 풀업구동하는 프리차지소자; 및
상기 선택신호 및 상기 퓨즈의 커팅여부에 응답하여 상기 퓨즈정보신호를 풀다운 구동하는 풀다운부를 포함하는 퓨즈회로.
제 2 항에 있어서, 상기 프리차지소자는 전원전압과 상기 퓨즈정보신호가 출력되는 제1 노드 사이에 연결되어 상기 프리차지신호에 상기 제1 노드를 풀업구동하는 MOS 트랜지스터인 퓨즈회로.
제 3 항에 있어서, 상기 풀다운부는
상기 제1 노드와 제2 노드 사이에 연결된 상기 퓨즈; 및
상기 제2 노드와 접지전압 사이에 연결되어, 상기 선택신호에 응답하여 턴온되는 스위치소자를 포함하는 퓨즈회로.
삭제
제 1 항에 있어서, 상기 출력구동부는
상기 퓨즈정보신호를 버퍼링하여 래치출력신호를 생성하는 버퍼부; 및
상기 제어신호가 인에이블되는 경우 상기 퓨즈정보신호를 풀다운구동하는 구동제어부를 포함하는 퓨즈회로.
제 6 항에 있어서, 상기 버퍼부는
상기 퓨즈정보신호를 래치하여 출력하는 래치부; 및
상기 래치부의 출력신호를 버퍼링하여 상기 래치출력신호를 생성하되, 상기 제어신호가 인에이블되는 경우 상기 래치출력신호를 래치하는 선택래치부를 포함하는 퓨즈회로.
제 7 항에 있어서, 상기 선택래치부는
상기 래치출력신호와 상기 제어신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및
상기 제1 논리소자의 출력신호와 상기 퓨즈정보신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 퓨즈회로.
제 8 항에 있어서, 상기 구동제어부는
상기 제어신호가 인에이블되는 경우 상기 래치출력신호를 버퍼링하여 전달하는 제1 전달소자;
파워업신호에 응답하여 상기 제1 전달소자의 출력신호를 풀다운신호로 전달하는 제2 전달소자; 및
상기 풀다운신호에 응답하여 상기 퓨즈정보신호를 풀다운구동하는 풀다운소자를 포함하는 퓨즈회로.
제 9 항에 있어서, 상기 제1 및 제2 전달소자는 부정논리곱 연산을 수행하는 논리소자로 구현되고, 상기 풀다운소자는 NMOS 트랜지스터로 구현되는 퓨즈회로.
프리차지신호에 응답하여 퓨즈정보신호를 프리차지시키는 프리차지부;
상기 퓨즈정보신호가 출력되는 제1 노드와 제2 노드 사이에 연결된 퓨즈;
선택신호에 응답하여 턴온되어 상기 제2 노드를 풀다운구동하는 스위치소자; 및
제어신호에 응답하여 상기 제1 노드를 풀다운구동하는 출력구동부를 포함하되,
상기 제어신호는 상기 선택신호가 인에이블되는 시점에 동기하여 인에이블되고, 상기 선택신호의 디스에이블 시점에 동기하여 디스에이블되는 퓨즈회로.
삭제
제 11 항에 있어서, 상기 출력구동부는
상기 퓨즈정보신호를 버퍼링하여 래치출력신호를 생성하는 버퍼부;
상기 제어신호가 인에이블되는 경우 상기 래치출력신호를 버퍼링하여 전달하는 제1 전달소자;
파워업신호에 응답하여 상기 제1 전달소자의 출력신호를 풀다운신호로 전달하는 제2 전달소자; 및
상기 풀다운신호에 응답하여 상기 퓨즈정보신호를 풀다운구동하는 풀다운소자를 포함하는 퓨즈회로.
제 13 항에 있어서, 상기 제1 및 제2 전달소자는 부정논리곱 연산을 수행하는 논리소자로 구현되고, 상기 풀다운소자는 NMOS 트랜지스터로 구현되는 퓨즈회로.