KR100592777B1 - 출력 버퍼 회로 - Google Patents

Abstract

본 발명은 출력 버퍼 회로에 관한 것으로서, 특히, 반도체 메모리 소자의 출력노드를 데이타의 출력 이전에 중간 레벨로 프리셋트시켜 데이타의 출력시 소요되는 딜레이 타임 및 전류소모를 감소시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 데이타의 출력 이전에 데이타 출력단의 전압 레벨을 체크하고, 출력 데이타가 하이일 경우 방전수단이 동작하여 전하를 방전하고, 출력 데이타가 로우일 경우 충전수단이 동작하여 전하를 충전한다. 이에 따라, 본 발명은 데이타의 출력 이전에 데이타 출력단의 전압 레벨을 하이 임피던스 상태로 제어하여 데이타의 전압 레벨이 풀-스윙 하는 것을 방지함으로써 데이타 출력시간을 단축할 수 있도록 한다.

Description

출력 버퍼 회로{Output buffer circuit}

도 1은 종래의 출력 버퍼 회로에 관한 회로도.

도 2는 본 발명에 따른 출력 버퍼 회로에 관한 회로도.

도 3은 본 발명에 따른 출력 버퍼 회로의 전압 파형도.

도 4는 본 발명에 따른 출력 버퍼 회로의 시뮬레이션 결과를 도시한 도면.

본 발명은 출력 버퍼 회로에 관한 것으로서, 특히, 반도체 메모리 소자의 출력노드를 데이타의 출력 이전에 중간 레벨로 프리셋트시켜 데이타의 출력시 소요되는 딜레이 타임 및 전류소모를 감소시킬 수 있도록 하는 기술이다.

도 1은 종래기술에 따른 출력 버퍼 회로에 관한 회로도이다.

종래의 출력 버퍼 회로는 출력 인에이블 신호 발생부(2), 풀업구동신호 발생부(3), 풀다운 구동신호 발생부(4), 출력 구동부(5) 및 캐패시터 C1를 구비한다.

여기서, 출력 인에이블 신호 발생부(2)는 인버터 IV1,IV2와 제 1지연부(1)를 구비한다. 풀업구동신호 발생부(3)는 낸드게이트 ND1와 인버터 IV3,IV4를 구비한다. 풀다운구동신호 발생부(4)는 낸드게이트 ND2와 인버터 IV6를 구비한다. 출력 구동부(5)는 PMOS트랜지스터 P1, NMOS트랜지스터 N1를 구비한다.

이러한 구성을 갖는 종래의 출력 버퍼 회로는 입력되는 데이타 DATA와 출력인에이블 신호 POE의 논리조합에 의해 출력 구동부(5)의 PMOS트랜지스터 P1와 NMOS트랜지스터 N1을 선택적으로 구동함으로써 데이타 출력단 DOUT으로 논리레벨 "하이" 또는 "로우"를 출력한다.

그런데, 이러한 종래의 출력 버퍼 회로는 이전 데이타의 상태에 따라 출력데이타의 전압 레벨이 풀-스윙을 하거나 데이타를 유지하거나 하이 임피던스 상태에서 전압 레벨이 변하게 된다. 이러한 3가지 경우 중 칩의 데이타 출력 시간을 결정하는 것은 출력 데이타의 전압 레벨이 풀-스윙하는 경우이다.

이때, 데이타가 로우에서 하이 또는 하이에서 로우로 천이하게 되면 데이타가 출력되는데 소요되는 시간이 길어지게 되는 문제점이 있다. 이에 반하여, 출력 노드의 전압 레벨이 "하이"도 아니고 "로우"도 아닌 하이 임피던스 상태에서는 풀 스윙 하는 경우와 비교하여 볼때 상대적으로 데이타 출력 시간이 짧다.

이에 따라, 칩에서 데이타의 출력 시간을 결정하는 풀-스윙의 경우 데이타가 출력되는데 소요되는 시간이 길어지게 되어 칩의 성능이 저하되고 이에 따른 전력 소모가 증가하게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 반도체 메모리 소자의 출력노드를 데이타의 출력 이전에 중간 레벨로 프리셋트시켜 데이타의 출력시 소요되는 딜레이 타임을 감소시킬 수 있도록 하는데 그 목적이 있 다.

상기한 목적을 달성하기 위한 본 발명의 출력 버퍼 회로는, 프리 인에이블 신호를 일정시간 지연하여 출력 인에이블 신호를 출력하는 출력 인에이블 신호 발생부; 프리 인에이블 신호의 활성화 시점부터 상기 출력 인에이블 신호의 활성화 시점까지 일정 구간 동안 활성화되는 센싱 인에이블 신호를 발생하여, 출력 데이터의 출력 이전에 데이터 출력단의 전압 레벨을 일정시간 센싱하는 센싱 인에이블 신호 발생부; 출력 인에이블 신호에 따라 데이타 출력단을 풀업/풀다운 구동하는 데이타 출력 구동부; 센싱 인에이블 신호의 활성화 구간 동안 데이타 출력단의 전압 레벨이 로우일 경우 데이타 출력단을 충전시켜 하이 임피던스 상태로 제어하는 충전수단; 및 센싱 인에이블 신호의 활성화 구간 동안 데이타 출력단의 전압 레벨이 하이일 경우 데이타 출력단을 방전시켜 하이 임피던스 상태로 제어하는 방전수단을 구비함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 2는 본 발명에 따른 출력 버퍼 회로에 관한 회로도이다.

본 발명은 인에이블 제어부(10), 데이타 출력 구동부(20), 캐패시터 C2, 충전수단(30) 및 방전수단(40)을 구비한다.

여기서, 인에이블 제어부(10)는 출력 인에이블 신호 발생부(12)와 센싱 인에이블 신호 발생부(13)를 구비한다.

출력 인에이블 신호 발생부(12)는 인버터 IV7,IV8와 제 2지연부(11)를 구비하고, 프리 인에이블 신호 POE_PRE를 제 2지연부(11)에 의해 지연하여 출력 인에이 블 신호 POE를 출력한다. 그리고, 센싱 인에이블 신호 발생부(13)는 낸드게이트 ND3와 인버터 IV9를 구비하고, 프리 인에이블 신호 POE_PRE와 반전된 출력 인에이블 신호 POE_B,IV4를 논리조합하여 센싱 인에이블 신호 S_EN,S_ENB를 출력한다.

데이타 출력 구동부(20)는 풀업구동신호 발생부(21), 풀다운구동신호 발생부(20) 및 출력 구동부(23)를 구비한다.

여기서, 풀업구동신호 발생부(21)는 낸드게이트 ND4와 인버터 IV10,IV11를 구비하고, 데이타 DATA와 출력 인에이블 신호 POE를 논리조합하여 풀업 구동신호 DP를 출력한다. 그리고, 풀다운구동신호 발생부(22)는 낸드게이트 ND5와 인버터 IV13를 구비하고, 반전된 데이타 DATA와 출력 인에이블 신호 POE를 논리조합하여 출다운 구동신호 DN를 출력한다. 또한, 출력 구동부(23)는 PMOS트랜지스터 P1, NMOS트랜지스터 N1를 구비하고, 공통 드레인 단자인 데이타 출력단 A를 통해 출력 데이타 DOUT를 출력한다.

캐패시터 C2는 데이타 출력단 A과 접지전압단 사이에 연결되어 데이타 출력단 A으로부터 인가되는 출력 데이타 DOUT의 전하를 일정 시간동안 충전한다.

충전수단(30)은 노아게이트 NOR1와 NMOS트랜지스터 N3을 구비한다. 노아게이트 NOR1는 센싱 인에이블 신호 S_ENB와 출력 데이타 DOUT를 노아연산한다. NMOS트랜지스터 N3는 전원전압단과 데이타 출력단 A 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR1의 출력이 인가된다.

이러한 충전수단(30)은 현재의 데이타 출력단 A의 상태를 확인하여 출력 데이타 DOUT의 전압 레벨이 로우일 경우 데이타 출력단 A를 충전한다.

방전수단(40)은 낸드게이트 ND6과 PMOS트랜지스터 P3를 구비한다. 낸드게이트 ND6는 출력 데이타 DOUT와 센싱 인에이블 신호 S_EN를 낸드연산한다. PMOS트랜지스터 P3는 데이타 출력단 A과 접지전압단 사이에 연결되어 게이트 단자를 통해 낸드게이트 ND6의 출력이 인가된다.

이러한 방전수단(40)은 현재의 데이타 출력단 A의 상태를 확인하여 출력 데이타 DOUT의 전압 레벨이 하이일 경우 데이타 출력단 A를 방전한다.

여기서, 센싱 인에이블 신호 S_EN는 프로세스, 전압 또는 온도의 변화에 대응하여 미리 출력 노드의 상태를 판단하기 위해 제 2지연부(11)의 지연시간 동안 인에이블된다. 이러한 시간 동안에 데이타 출력단 A에 출력된 출력 데이타 DOUT의 전압 레벨이 과도하게 변하지 않도록 하기 위해 충전수단(30)의 충전소자는 NMOS트랜지스터 N3를 사용하고 방전수단(40)의 방전소자는 PMOS트랜지스터 P3를 사용함이 바람직하다.

이러한 구성을 갖는 본 발명의 동작 과정을 도 3의 전압 파형도를 참조하여 설명하면 다음과 같다.

먼저, 출력 인에이블 신호 발생부(12)는 프리 인에이블 신호 POE_PRE를 제 2지연부(11)의 지연시간 만큼 지연하여 출력 인에이블 신호 POE를 활성화시킨다. 그리고, 센싱 인에이블 신호 발생부(13)는 프리 인에이블 신호 POE_PRE와 데이타 출력 버퍼의 동작을 수행하기 위한 출력 인에이블 신호 POE_B를 논리조합하여 센싱 인에이블 신호 S_EN를 활성화시킨다.

이때, 센싱 인에이블 신호 발생부(13)는 현재의 데이타 출력단 A의 상태를 확인하여 이에 따른 출력 데이타 DOUT의 센싱 인에이블 시간을 결정하기 위한 센싱 인에이블 신호 S_EN를 활성화시킨다.

만약, 프리 인에이블 신호 POE_PRE가 하이이고 센싱 인에이블 신호 S_EN가 하이인 상태에서 출력 데이타 DOUT가 로우이면 충전수단(30)이 동작한다.

즉, 출력 데이타 DOUT가 로우이고 센싱 인에이블 신호 S_ENB가 로우이면 노아게이트 NOR1가 하이 신호를 출력한다. 이에 따라, NMOS트랜지스터 N3가 턴온되어 데이타 출력단 A가 전원전압으로 충전된다. 따라서, 데이타 출력단 A가 하이 임피던스 상태의 중간 전압 레벨이 되어 출력 데이타 DOUT가 풀-스윙 하지 않게 된다.

반면에, 프리 인에이블 신호 POE_PRE가 하이이고 센싱 인에이블 신호 S_EN가 하이인 상태에서 출력 데이타 DOUT가 하이이면 방전수단(40)이 동작한다.

즉, 출력 데이타 DOUT가 하이이고 센싱 인에이블 신호 S_EN가 하이이면 낸드게이트 ND6가 로우 신호를 출력한다. 이에 따라, PMOS트랜지스터 P3가 턴온되어 데이타 출력단 A가 접지전압으로 방전된다. 따라서, 데이타 출력단 A가 하이 임피던스 상태의 중간 전압 레벨이 되어 출력 데이타 DOUT가 풀-스윙 하지 않게 된다.

이후에, 제 1지연부(11)의 지연시간이 지나게 되면 출력 인에이블 신호 POE가 하이가 되고, 센싱 인에이블 신호 S_EN가 로우가 된다. 이에 따라, 충전수단(30)과 방전수단(40)의 동작이 중지되어 데이타 출력단 A에 영향을 끼치지 않게 된다.

도 4는 본 발명에 따른 출력 버퍼 회로의 시뮬레이션 결과를 도시한 도면이 다.

도 4의 시뮬레이션 결과에서 보는 바와 같이 본 발명은 데이타의 출력 이전에 데이타 출력단 A의 전압 레벨을 체크하고, 출력 데이타 DOUT가 하이일 경우 방전수단(40)이 동작하여 전하를 방전하고, 출력 데이타 DOUT가 로우일 경우 충전수단(30)이 동작하여 전하를 충전한다. 이에 따라, 본 발명은 종래의 출력 버퍼 회로 보다 데이타 출력 시간을 일정시간 감소시킬 수 있음을 나타낸다.

이상에서 설명한 바와 같이, 본 발명은 반도체 메모리 소자의 출력노드를 데이타의 출력 이전에 중간 레벨로 프리셋트시켜 데이타의 출력시 소요되는 딜레이 타임 및 전류소모를 감소시킬 수 있도록 하는 효과를 제공한다.

Claims (10)

1. 프리 인에이블 신호를 일정시간 지연하여 상기 출력 인에이블 신호를 출력하는 출력 인에이블 신호 발생부;

   상기 프리 인에이블 신호의 활성화 시점부터 상기 출력 인에이블 신호의 활성화 시점까지 일정 구간 동안 활성화되는 센싱 인에이블 신호를 발생하여, 출력 데이터의 출력 이전에 데이터 출력단의 전압 레벨을 일정시간 센싱하는 센싱 인에이블 신호 발생부;

   상기 출력 인에이블 신호에 따라 상기 데이타 출력단을 풀업/풀다운 구동하는 데이타 출력 구동부;

   상기 센싱 인에이블 신호의 활성화 구간 동안 상기 데이타 출력단의 전압 레벨이 로우일 경우 상기 데이타 출력단을 충전시켜 하이 임피던스 상태로 제어하는 충전수단; 및

   상기 센싱 인에이블 신호의 활성화 구간 동안 상기 데이타 출력단의 전압 레벨이 하이일 경우 상기 데이타 출력단을 방전시켜 하이 임피던스 상태로 제어하는 방전수단을 구비함을 특징으로 하는 출력 버퍼 회로.
2. 제 1항에 있어서, 상기 센싱 인에이블 신호의 활성화 구간은 상기 프리 인에이블 신호의 인에이블 시점부터 상기 출력 인에이블 신호의 인에이블 시점 까지임을 특징으로 하는 출력 버퍼 회로.
3. 삭제
4. 제 1항에 있어서, 상기 데이타 출력 구동부는

   상기 출력 인에이블 신호에 따라 데이타를 구동하여 상기 데이타 출력단을 풀업시키기 위한 풀업구동신호를 출력하는 풀업구동신호 발생부;

   상기 출력 인에이블 신호에 따라 데이타를 구동하여 상기 데이타 출력단을 풀다운시키기 위한 풀다운구동신호를 출력하는 풀다운구동신호 발생부; 및

   상기 풀업구동신호 및 상기 풀다운구동신호에 따라 상기 데이타 출력단을 풀업/풀다운 구동하는 출력 구동부를 구비함을 특징으로 하는 출력 버퍼 회로.
5. 제 1항에 있어서, 상기 충전수단은

   상기 센싱 인에이블 신호의 활성화시 상기 데이타 출력단의 전압 레벨을 검출하는 제 1논리수단; 및

   상기 제 1논리수단의 출력에 따라 상기 데이타 출력단을 전원전압으로 충전하는 제 1구동수단을 구비함을 특징으로 하는 출력 버퍼 회로.
6. 제 5항에 있어서, 상기 제 1논리수단은 상기 센싱 인에이블 신호와 상기 출 력 데이타를 노아연산하는 노아게이트임을 특징으로 하는 출력 버퍼 회로.
7. 제 5항에 있어서, 상기 제 1구동수단은 전원전압단과 상기 데이타 출력단 사이에 연결되어 게이트 단자를 통해 상기 제 1논리수단의 출력이 인가되는 PMOS트랜지스터임을 특징으로 하는 출력 버퍼 회로.
8. 제 1항에 있어서, 상기 방전수단은

   상기 센싱 인에이블 신호의 활성화시 상기 데이타 출력단의 전압 레벨을 검출하는 제 2논리수단; 및

   상기 제 2논리수단의 출력에 따라 상기 데이타 출력단을 접지전압으로 방전하는 제 2구동수단을 구비함을 특징으로 하는 출력 버퍼 회로.
9. 제 8항에 있어서, 제 2논리수단은 상기 센싱 인에이블 신호와 상기 출력 데이타를 낸드연산하는 낸드게이트임을 특징으로 하는 출력 버퍼 회로.
10. 제 8항에 있어서, 상기 제 2구동수단은 상기 데이타 출력단과 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 2논리수단의 출력이 인가되는 NMOS트랜지스터임을 특징으로 하는 출력 버퍼 회로.

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