KR100434966B1 - 출력 드라이버 - Google Patents

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Abstract

본 발명은 풀업소자와 풀다운소자간의 직류 패스를 제거하여 노이즈를 감소시킴과 더불어 드라이버를 풀스윙시킴으로써 슬루율을 향상시키며 레이아웃 면적을 감소시킬 수 있도록 된 출력 드라이버를 제공하기 위한 것이다.
이를 위해 본 발명은, 풀업구동용 신호 및 풀다운구동용 신호간의 천이시간을 차등적으로 조정하는 신호 조정부와, 이 신호조정부로부터의 신호에 의해 풀업소자 및 풀다운소자를 구동시켜 출력신호를 내보내는 최종 구동부로 구성됨으로써, 풀업소자와 풀다운소자 사이에서 발생하는 직류패스를 완전히 제거하고, 슬루율이 향상되며, 종래의 저항을 이용하는 방식에 비해 레이아웃상의 면적 감소효과를 얻게 된다.

Description

출력 드라이버
본 발명은 출력 드라이버에 관한 것으로, 보다 상세하게는 풀업/풀다운 소자간에 발생하는 직류 패스를 제거시킨 출력 드라이버에 관한 것이다.
종래의 디램에서 사용되는 출력 드라이버는 도 1에 도시된 바와 같이, 입력신호(pu)에 따라 온/오프스위칭동작하는 CMOS형태의 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1) 및, 입력신호(pd)에 따라 온/오프스위칭동작하는 CMOS형태의 PMOS트랜지스터(P2)와 NMOS트랜지스터(N2)를 갖춘 전치 구동부(10)와; 상기 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)의 출력노드(node 1)의 신호에 따라 온/오프스위칭동작하는 풀업소자로서의 PMOS트랜지스터(P3)와, 상기 PMOS트랜지스터(P2)와 NMOS트랜지스터(N2)의 출력노드(node 2)의 신호에 따라 온/오프스위칭동작하는 풀다운소자로서의 NMOS트랜지스터(N3)를 갖춘 최종 구동부(20)로 구성된다.
여기서, 상기 전치 구동부(10)내의 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)의 접속부분 및, PMOS트랜지스터(P2)와 NMOS트랜지스터(N2)의 접속부분에는 각각 저항(R1, R2)이 설치되는데, 이는 최종 구동부(20)내의 풀업소자 및 풀다운소자간에 발생하는 직류 패스를 줄이기 위해서이고, 이 저항(R1, R2)을 이용하여 도 2에 예시된 바와 같은 노드(node 1, node 2)의 신호파형을 만들게 된다.
상기와 같이 구성된 종래의 출력 드라이버는 입력신호(pu, pd)에 따라 전치 구동부(10)내의 CMOS형태로 상호 결합된 PMOS트랜지스터와 NMOS트랜지스터(P1, N1;P2, N2)가 온/오프스위칭동작하여 노드(node1, node2)를 통해 도 2에 예시된 바와 같은 풀업신호 및 풀다운신호를 출력하게 된다.
여기서, 출력이 하이 데이터(High data)인 경우 노드(node 2)의 신호(풀다운신호)에 의해 풀다운소자인 NMOS트랜지스터(N3)가 먼저 턴오프되고, 전치 구동부(10)내의 저항(R1)에 의해 일정한 슬루율(slew rate)을 갖는 노드(node 1)의 신호(풀업신호)에 의해 풀업소자인 PMOS트랜지스터(P3)가 온되어 출력(dout)을 내보내게 된다.
그리고 출력이 로우 데이터(Low data)인 경우는 노드(node 1)의 신호(풀업신호)에 의해 풀업소자인 PMOS트랜지스터(P3)가 먼저 턴오프되고, 전치 구동부(10)내의 저항(R2)에 의해 일정한 슬루율(slew rate)을 갖는 노드(node 2)의 신호(풀다운신호)에 의해 풀다운소자인 NMOS트랜지스터(N3)가 온되어 출력(dout)을 내보내게 된다.
상기 하이 데이터인 경우에서 노드(node 1)는 풀 레벨로 스윙하지 않으므로 동일 로드조건에서의 슬루율이 낮아지게 되고, 공정변화에 따라 저항값이 달라지므로 이에 따라 노이즈의 발생 가능성이 있으며, 또한 저항을 채용하기 때문에 레이아웃상에서도 많은 면적을 사용하게 된다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 풀업소자와 풀다운소자간의 직류 패스를 제거하여 노이즈를 감소시킴과 더불어 드라이버를 풀스윙시킴으로써 슬루율을 향상시키며 레이아웃 면적을 감소시킬 수 있도록 된 출력 드라이버를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 제 1실시예에 따르면, 풀업구동용 신호 및 풀다운구동용 신호간의 천이시간을 차등적으로 조정하는 신호 조정부와, 이 신호조정부로부터의 신호에 의해 풀업소자 및 풀다운소자를 구동시켜 출력신호를 내보내는 최종 구동부로 구성된 출력 드라이버가 제공된다.
그리고, 본 발명의 제 2실시예에 따른 출력 드라이버는, 풀업구동용 신호 및 풀다운구동용 신호간의 천이시간을 차등적으로 조정하는 신호 조정부와, 이 신호 조정부로부터의 신호에 의해 풀업구동용 신호 및 풀다운구동용 신호에 대하여 고전위의 전압을 인가하는 레벨 쉬프터부 및, 이 레벨 쉬프터부로부터의 신호에 의해 풀업소자 및 풀다운소자를 구동시켜 출력신호를 내보내는 최종 구동부로 구성된다.
도 1은 종래의 출력 드라이버의 구성을 나타낸 회로도,
도 2는 도 1에 도시된 노드 1과 노드 2에서의 신호파형도,
도 3은 본 발명의 제 1실시예에 따른 출력 드라이버의 구성을 나타낸 회로도,
도 4는 도 3에 도시된 노드 3과 노드 4에서의 신호파형도,
도 5는 하이 데이터 드라이브의 경우에서 종래와 본 발명의 제 1실시예의 출력단의 신호파형을 비교한 시뮬레이션도,
도 6은 로우 데이터 드라이브의 경우에서 종래와 본 발명의 제 1실시예의 출력단의 신호파형을 비교한 시뮬레이션도,
도 7은 본 발명의 제 2실시예에 따른 출력 드라이버의 구성을 나타낸 회로도이다.
< 도면의 주요부분에 대한 부호의 설명>
10 : 전치 구동부 20 : 최종 구동부
30 : 신호 조정부 40 : 신호 조정부
50 : 레벨 쉬프터부
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 3은 본 발명의 제 1실시예에 따른 출력 드라이버의 구성을 나타낸 회로도로서, 도 1에서 설명한 부분과 동일한 구성요소에 대해서는 참조부호를 동일하게 부여하면서 그에 대한 설명은 생략한다.
동 도면에서, 신호 조정부(30)는 최종 구동부(20)에 구비된 풀업소자(P3)를 구동시키기 위한 풀업구동용 신호 및 풀다운소자(N3)를 구동시키기 위한 풀다운구동용 신호간의 천이시간을 차등적으로 조정하게 되는데, 그 신호 조정부(30)는 외부에서 입력되는 신호(pu)와 피드백된 풀다운구동용 신호를 입력받아 논리연산하는제 1논리연산소자로서의 노어 게이트(NOR gate; L1)와, 상기 제 1논리연산소자(L1)로부터의 출력신호를 다수회 반전시키는 제 1인버터 군(IV1, IV2, IV3)과, 외부에서 입력되는 신호(pd)와 피드백된 풀업구동용 신호를 입력받아 논리연산하는 제 2논리연산소자로서의 낸드 게이트(NAND gate; L2) 및, 상기 제 2논리연산소자(L2)로부터의 출력신호를 다수회 반전시키는 제 2인버터 군(IV4, IV5, IV6)으로 구성된다.
이어, 상기와 같이 구성된 본 발명의 제 1실시예에 따른 출력 드라이버의 동작에 대해 설명하면 다음과 같다.
본 발명의 제 1실시예의 출력 드라이버는 디램의 리드 사이클에서만 동작하는 회로로서, 이외의 시간에는 출력(dout_n)이 하이 임피던스를 유지하며, 이때 외부로부터의 입력신호(pu, pd)는 각각 하이(H), 로우(L)값을 가지게 된다.
그리고, 리드 사이클시 하이 데이터 드라이브 경우에는 상기 외부 입력신호(pu, pd)는 모두 로우값으로 천이되고, 로우 데이터 드라이브 경우에는 이와 반대된다.
먼저, 하이 데이터를 드라이브하는 경우를 설명하면, 이 경우 외부에서 입력되는 신호(pu, pd)는 모두 로우값을 갖게 된다. 그에 따라, 이 로우값의 신호(pu, pd)는 신호 조정부(30)의 노어 게이트(L1)와 인버터(IV1, IV2, IV3) 및 낸드 게이트(L2)와 인버터(IV4, IV5, IV6)를 통해 신호처리되고, 그 결과 노드(node 3) 및 노드(node)에는 모두 로우레벨의 풀업/풀다운신호가 걸리게 된다.
따라서, 최종 구동부(20)의 풀업소자인 PMOS트랜지스터(P3)는 턴온되고, 풀다운소자인 NMOS트랜지스터(N3)는 턴오프된다.
이때 노드(node 3, node 4)의 신호가 동시에 로우레벨로 천이하게 되면 각 트랜지스터의 트립 포인트(trip point) 부근에서 직류 패스가 형성되어 소오스 전원과 접지 전원사이에 전류패스가 형성되므로 많은 전류가 흐르고, 이런 전류 흐름은 두 전위의 노이즈 발생원인이 된다.
그러나, 본 발명의 제 1실시예서의 신호 조정부(30)에서는 도 4에 예시된 바와 같이 풀업신호 및 풀다운신호간에 약간의 시차가 있는 신호(도 4의 "가"부분 참조)를 만들어 내므로, 이 시차에 의해 하이 데이터를 드라이브 하는 경우 풀다운신호(즉, node 4)가 먼저 로우레벨로 천이되어 풀다운소자인 NMOS트랜지스터(N3)를 완전히 턴오프시키고 일정시간 지연된 후 풀업신호(즉, node 3)가 로우레벨로 천이되어 풀업소자인 PMOS트랜지스터(P3)를 턴온시켜 준다.
그 결과, 풀다운소자가 완전히 턴오프된 이후에 풀업소자가 턴온되므로 직류 패스가 형성되지 않고, 풀업신호를 풀 스윙시키므로 도 5에 예시된 바와 같이 종래와 비교하여 슬루율이 개선된다.
그리고, 로우 데이터를 드라이브하는 경우를 설명하면, 이 경우 외부에서 입력되는 신호(pu, pd)는 모두 하이값을 갖게 된다. 그에 따라, 이 하이값의 신호(pu, pd)는 신호 조정부(30)의 노어 게이트(L1)와 인버터(IV1, IV2, IV3) 및 낸드 게이트(L2)와 인버터(IV4, IV5, IV6)를 통해 신호처리되고, 그 결과 노드(node 3) 및 노드(node 4)에는 모두 하이레벨의 풀업/풀다운신호가 걸리게 된다.
따라서, 최종 구동부(20)의 풀업소자인 PMOS트랜지스터(P3)는 턴오프되고, 풀다운소자인 NMOS트랜지스터(N3)는 턴온된다.
이때 노드(node 3, node 4)의 신호가 동시에 하이레벨로 천이하게 되면 각 트랜지스터의 트립 포인트(trip point) 부근에서 직류 패스가 형성되어 소오스 전원과 접지 전원사이에 전류패스가 형성되므로 많은 전류가 흐르고, 이런 전류 흐름은 두 전위의 노이즈 발생원인이 된다.
그러나, 본 발명의 제 1실시예서의 신호 조정부(30)에서는 도 4에 예시된 바와 같이 풀업신호 및 풀다운신호간에 약간의 시차가 있는 신호(도 4의 "나"부분 참조)를 만들어 내므로, 이 시차에 의해 로우 데이터를 드라이브 하는 경우 풀업신호(즉, node 3)가 먼저 하이레벨로 천이되어 풀업소자인 PMOS트랜지스터(P3)를 완전히 턴오프시키고 일정시간 지연된 후 풀다운신호(즉, node 4)가 하이레벨로 천이되어 풀다운소자인 NMOS트랜지스터(N3)를 턴온시켜 준다.
그 결과, 풀업소자가 완전히 턴오프된 이후에 풀다운소자가 턴온되므로 직류 패스가 형성되지 않고, 풀다운신호를 풀 스윙시키므로 도 6에 예시된 바와 같이 종래와 비교하여 슬루율이 개선된다.
도 7은 본 발명의 제 2실시예에 따른 출력 드라이버의 구성을 나타낸 회로도로서, 도 1에서 설명한 부분과 동일한 구성요소에 대해서는 참조부호를 동일하게 부여하면서 그에 대한 설명은 생략한다.
동 도면에서, 신호 조정부(40)는 최종 구동부(20)에 구비된 풀업소자(P3)를 구동시키기 위한 풀업구동용 신호 및 풀다운소자(N3)를 구동시키기 위한 풀다운구동용 신호간의 천이시간을 차등적으로 조정하게 되는데, 그 신호 조정부(40)는 외부에서 입력되는 신호(IN, OFF)와 피드백된 풀다운구동용 신호를 입력받아 논리연산하는 제 1논리연산소자로서의 노어 게이트(NOR gate; L3)와, 상기 제 1논리연산소자(L3)로부터의 출력신호를 다수회 반전시키는 제 1인버터 군(IV7, IV8, IV9)과, 외부에서 입력되는 신호(IN, OFF/)와 피드백된 풀업구동용 신호를 입력받아 논리연산하는 제 2논리연산소자로서의 낸드 게이트(NAND gate; L4) 및, 상기 제 2논리연산소자(L4)로부터의 출력신호를 다수회 반전시키는 제 2인버터 군(IV10, IV11, IV12)으로 구성된다.
레벨 쉬프터부(50)는 상기 신호 조정부(40)로부터의 신호에 의해 풀업구동용 신호 및 풀다운구동용 신호에 대하여 고전위의 전압(VPP)을 인가하는데, 최종 구동부(20)내의 풀업소자인 PMOS트랜지스터(P3)의 턴오프시 오프특성의 향상을 위해서 디램내부에서 발생되는 고전위인 전압(VPP)을 이용하고, 풀다운소자인 NMOS트랜지스터(N3)의 턴온시 풀다운방향의 슬루율향상을 위해서 고전위인 전압(VPP)을 이용하는 것이다.
상기 레벨 쉬프터부(50)는 신호 조정부(40)의 출력노드(node 3)의 신호에 의해 풀업소자를 제어하는 제어기와, 신호 조정부(40)의 출력노드(node 4)의 신호에 의해 풀다운소자를 제어하는 제어기로 구성된다.
즉, 상기 풀업소자 제어기는 일단이 고전압(VPP)에 연결되고 상호 크로스 커플된 PMOS트랜지스터(P4, P5)와, 상기 PMOS트랜지스터(P4, P5)의 드레인과 접지단 사이에 설치되고 상기 출력노드(node 3)에 게이트가 접속된 NMOS트랜지스터(N4)및, 인버터(IV13)를 매개로 상기 출력노드(node 3)에 게이트가 접속된 NMOS트랜지스터(N5)로 구성된다.
여기서, 상기 PMOS트랜지스터(P5)와 NMOS트랜지스터(N5)의 접속노드는 최종 구동부(20)의 풀업소자(P3)의 게이트에 접속된다.
그리고, 상기 풀다운소자 제어기는 일단이 고전압(VPP)에 연결되고 상호 크로스 커플된 PMOS트랜지스터(P6, P7)와, 상기 PMOS트랜지스터(P6, P7)의 드레인과 접지단 사이에 설치되고 상기 출력노드(node 4)에 게이트가 접속된 NMOS트랜지스터(N6) 및, 인버터(IV14)를 매개로 상기 출력노드(node 4)에 게이트가 접속된 NMOS트랜지스터(N7)로 구성된다.
여기서, 상기 PMOS트랜지스터(P7)와 NMOS트랜지스터(N7)의 접속노드는 최종 구동부(20)의 풀다운소자(N3)의 게이트에 접속된다.
이어, 상기와 같이 구성된 본 발명의 제 2실시예에 따른 출력 드라이버의 동작에 대해 설명하면 다음과 같다.
본 발명의 제 2실시예의 동작은 상술한 제 1실시예의 동작과 거의 유사하므로, 간략하게 설명한다.
본 발명의 제 2실시예의 출력 드라이버는 도 1실시예에서와 같이 디램의 리드 사이클에서만 동작하는 회로로서, 이외의 시간에는 출력(dout_n)이 하이 임피던스를 유지하며, 이때 외부로부터의 입력신호(IN)는 "dont' care", OFF신호는 하이(H)값을 가지게 된다.
그리고, 리드 사이클시 OFF신호는 로우(L)값으로 천이하며 IN신호는 하이 데이터 드라이브의 경우 로우값으로 천이하며, 로우 데이터 드라이브의 경우 하이값으로 천이한다.
먼저, 하이 데이터를 드라이브하는 경우를 설명하면, 신호 조정부(40)를 거쳐 출력노드(node 3, node 4)는 모두 로우레벨의 풀업/풀다운신호가 걸리게 된다.
여기서, 상기 신호 조정부(40)에서 출력되는 풀업/풀다운신호는 도 4에 예시된 바와 같이 약간의 시차(도 4의 "가"부분 참조)를 두기 때문에, 이 시차에 의해 하이 데이터를 드라이브 하는 경우 레벨 쉬프터부(50)의 풀다운소자 제어기에 의해 풀다운소자인 NMOS트랜지스터(N3)가 완전히 턴오프되고 일정시간 지연된 후 레벨 쉬프터부(50)의 풀업소자 제어기에 의해 풀업소자인 PMOS트랜지스터(P3)가 턴온된다.
그 결과, 풀다운소자가 완전히 턴오프된 이후에 풀업소자가 턴온되므로 직류 패스가 형성되지 않고, 풀업신호를 풀 스윙시키므로 도 5에 예시된 바와 같이 종래와 비교하여 슬루율이 개선된다.
그리고, 로우 데이터를 드라이브하는 경우를 설명하면, 신호 조정부(40)를 거쳐 출력노드(node 3) 및 출력노드(node 4)에는 모두 하이레벨의 풀업/풀다운신호가 걸리게 된다.
여기서, 상기 신호 조정부(40)에서 출력되는 풀업/풀다운신호는 도 4에 예시된 바와 같이 약간의 시차(도 4의 "나"부분 참조)를 두기 때문에, 이 시차에 의해 로우 데이터를 드라이브 하는 경우 레벨 쉬프터부(50)의 풀업소자 제어기에 의해 풀업소자인 PMOS트랜지스터(P3)가 완전히 턴오프되고 일정시간 지연된 후 레벨 쉬프터부(50)의 풀다운소자 제어기에 의해 풀다운소자인 NMOS트랜지스터(N3)가 턴온된다.
그 결과, 풀업소자가 완전히 턴오프된 이후에 풀다운소자가 턴온되므로 직류 패스가 형성되지 않고, 풀다운신호를 풀 스윙시키므로 도 6에 예시된 바와 같이 종래와 비교하여 슬루율이 개선된다.
이상 설명한 바와 같은 본 발명에 의하면, 풀업소자와 풀다운소자 사이에서 발생하는 직류패스를 완전히 제거할 수 있고, 슬루율이 향상되며, 종래의 저항을 이용하는 방식에 비해 레이아웃상의 면적 감소효과를 얻을 수 있다.
또한, pu, pd신호를 분리하여 사용할 경우에 소요되는 각각의 신호 라인의 라우팅 면적과 신호의 저장을 위한 기억소자의 사용을 줄일 수 있게 되어 면적 감소의 효과를 얻을 수 있다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (10)

  1. 풀업구동용 신호 및 풀다운구동용 신호간의 천이시간을 차등적으로 조정하는 신호 조정부와,
    상기 신호조정부로부터의 신호에 의해 풀업소자 및 풀다운소자를 구동시켜 출력신호를 내보내는 최종 구동부로 구성된 것을 특징으로 하는 출력 드라이버,
  2. 제 1항에 있어서, 상기 신호 조정부는 외부입력신호와 피드백된 풀다운구동용 신호를 논리연산하는 제 1논리연산소자와, 상기 제 1논리연산소자로부터의 출력신호를 다수회 반전시키는 제 1인버터 군과, 외부입력신호와 피드백된 풀업구동용 신호를 논리연산하는 제 2논리연산소자 및, 상기 제 2논리연산소자로부터의 출력신호를 다수회 반전시키는 제 2인버터 군으로 구성된 것을 특징으로 하는 출력 드라이버.
  3. 제 2항에 있어서, 상기 제 1논리연산소자는 노어 게이트인 것을 특징으로 하는 출력 드라이버.
  4. 제 2항에 있어서, 상기 제 2논리연산소자는 낸드 게이트인 것을 특징으로 하는 출력 드라이버.
  5. 제 2항에 있어서, 상기 제 1 및 제 2인버터 군은 각각 홀수개의 인버터로 이루어진 것을 특징으로 하는 출력 드라이버.
  6. 풀업구동용 신호 및 풀다운구동용 신호간의 천이시간을 차등적으로 조정하는 신호 조정부와,
    상기 신호 조정부로부터의 신호에 의해 풀업구동용 신호 및 풀다운구동용 신호에 대하여 고전위의 전압을 인가하는 레벨 쉬프터부 및,
    상기 레벨 쉬프터부로부터의 신호에 의해 풀업소자 및 풀다운소자를 구동시켜 출력신호를 내보내는 최종 구동부로 구성된 것을 특징으로 하는 출력 드라이버,
  7. 제 6항에 있어서, 상기 신호 조정부는 외부로부터 입력되는 제 1 및 제 2입력신호와 피드백된 풀다운구동용 신호를 논리연산하는 제 1논리연산소자와, 상기 제 1논리연산소자로부터의 출력신호를 다수회 반전시키는 제 1인버터 군과, 외부로부터 입력되는 제 1입력신호와 반전된 제 2입력신호 및 피드백된 풀업구동용 신호를 논리연산하는 제 2논리연산소자 및, 상기 제 2논리연산소자로부터의 출력신호를 다수회 반전시키는 제 2인버터 군으로 구성된 것을 특징으로 하는 출력 드라이버.
  8. 제 7항에 있어서, 상기 제 1논리연산소자는 노어 게이트인 것을 특징으로 하는 출력 드라이버.
  9. 제 7항에 있어서, 상기 제 2논리연산소자는 낸드 게이트인 것을 특징으로 하는 출력 드라이버.
  10. 제 7항에 있어서, 상기 제 1 및 제 2인버터 군은 각각 홀수개의 인버터로 이루어진 것을 특징으로 하는 출력 드라이버.
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