KR100293826B1

KR100293826B1 - 출력버퍼회로_

Info

Publication number: KR100293826B1
Application number: KR1019980061838A
Authority: KR
Inventors: 김성룡
Original assignee: 박종섭; 현대전자산업주식회사
Priority date: 1998-12-30
Filing date: 1998-12-30
Publication date: 2001-07-12
Also published as: KR20000045280A

Abstract

본 발명은 출력노드를 1/2Vcc 로 프리세트시켜 데이터 독출속도를 향상시킬 수 있으며, 순간적인 큰 전류에 의한 노이즈의 영향을 방지할 수 있는 반도체 메모리소자의 출력버퍼회로에 관한 것이다.

본 발명은 감지증폭기로부터의 제1 및 제2입력신호를 출력노드를 통해 외부부하로 전달하기 위한 반도체 메모리소자의 출력버퍼회로에 있어서, 외부로부터 인가되는 등화신호를 입력하여 상기 출력노드를 소정레벨로 프리세트시켜 주기위한 서로 반대의 위상을 갖는 제1 및 제2 프리세트신호를 발생하는 프리세트신호 발생부와; 래치입력 인에이블신호에 의해 상기 감지증폭기로부터 이전에 출력된 제1 및 제2입력신호를 래치하기 위한 래치부와; 상기 프리세트신호 발생부의 제1 및 제2프리세트신호와 상기 래치부의 출력신호를 입력하여 제1 및 제2제어신호를 발생하기 위한 제어부와; 상기 제어부의 제1 및 제2제어신호와 외부로부터 인가되는 출력버퍼 인에이블신호, 상기 제2프리세트신호에 따라 제어되어 상기 감지증폭기로부터 인가되는 입력신호를 상기 외부부하로 제공하기 위한 버퍼부를 포함한다.

Description

출력버퍼회로

본 발명은 반도체 메모리소자의 출력버퍼회로에 관한 것으로서, 보다 구체적으로는 출력노드를 임의 레벨로 프리세트시켜 데이터 출력시 소요되는 딜레이타임 및 전류소모를 감소시키고 노이즈의 발생을 감소시킬 수 있는 반도체 메모리소자의 출력버퍼회로에 관한 것이다.

출력버퍼회로는 반도체 메모리소자에 있어서 감지증폭기로부터 출력되는 신호를 출력하기 위한 것으로서, 도 1에 종래의 출력버퍼회로가 도시되어 있다. 도 1을 참조하면, 종래의 출력버퍼회로는 출력버퍼 인에이블신호(pulse output enable signal, POE)와 감지증폭기(도면상에는 도시되지 않음)로부터 출력되어 반전게이트(10)를 통해 반전된 입력신호(SJB)를 입력하여 풀업구동신호(DP)를 발생하는 풀업구동신호 발생수단(20)과, 출력인에이블신호(POE)와 반전 게이트(10)를 통해 반전된 입력신호(SJ)를 입력하여 풀다운 구동신호(DN)를 발생하는 풀다운 구동신호 발생수단(30) 및 전원(Vcc)과 접지사이에 직렬연결되고 상기 풀업구동신호(DP)와 풀다운 구동신호(DN)가 각각 게이트에 인가되어 출력신호(DOUT)를 발생하는 풀업용 PMOS 트랜지스터(14)와 NMOS 트랜지스터(17)로 이루어진다.

풀업구동신호 발생수단(20)는 출력인에이블신호(POE)를 반전시켜주기 위한 인버터(11)와, 상기 반전 게이트(11)의 출력을 제1입력으로 하고 반전 게이트(10)를 통해 반전된 입력신호(SJB)를 제2입력신호로 하는 노아 게이트(12)와, 상기 노아 게이트(12)의 출력을 반전시켜 풀업 구동신호(DP)를 풀업용 PMOS 트랜지스터(14)의 게이트로 발생하는 반전 게이트(13)로 이루어진다.

풀다운구동신호 발생수단(30)는 반전 게이트(10)를 통해 반전된 입력신호(SJB)를 제1입력으로 하고 출력인에이블신호(POE)를 제2입력으로 하는 2입력 낸드 게이트(15)와, 상기 낸드 게이트(15)의 출력을 반전시켜 풀다운용 NMOS 트랜지스터(17)의 게이트로 풀다운 구동신호(PN)를 발생하는 반전 게이트(16)로 이루어진다.

상기한 바와같은 종래의 출력버퍼회로의 동작을 도 2a 내지 도 2e를 참조하여 설명하면 다음과 같다.

감지증폭기로부터 데이터가 출력되어 출력버퍼로 입력 데이터(SJ)가 인가되면, 출력버퍼 인에이블신호(POE)에 의해 출력신호(Dout)가 출력되어 외부부하(40)를 구동하게 된다.

도 2b와 같이 출력버퍼 인에이블신호(POE)가 로우상태이면 출력버퍼는 디스에이블되어 입력신호(SJ)에 관계없이 도 2d와 도 2e에 도시된 바와같이 로우상태의 풀다운 구동신호(DN)와 하이상태의 풀업구동신호(DP)가 발생되어 풀업용 PMOS 트랜지스터(14)와 풀다운용 NMOS 트랜지스터(17)가 모두 오프되어 출력신호(Dout)는 하이임피던스(high-Z)상태로 천이된다.

한편, 도 2b에 도시된 바와같이 출력인에이블신호(POE)가 하이상태로 천이되면 출력버퍼는 인에이블되어 입력신호(SJ)에 따라 로우상태의 풀업구동신호(DP) 또는 하이상태의 풀다운 구동신호(DN)가 발생되고, 이에 따라 풀업용 PMOS 트랜지스터(14)와 풀다운용 NMOS 트랜지스터(17)중 하나가 턴온되어 출력신호(Dout)가 외부부하로 출력되어 외부부하(40)를 구동하게 된다.

출력버퍼는 감지증폭기로부터 출력되는 데이터(Dout)가 외부부하(40)를 충분히 구동할 수 있을 만큼 큰 구동력을 가져야 하는데, 큰 구동력을 갖기 위해서는 인버터를 구성하는 풀업용 PMOS 트랜지스터(14)와 풀다운용 NMOS 트랜지스터(17)가 큰 사이즈를 가져야 한다.

그러나, 트랜지스터의 사이즈가 증가하면 출력신호 발생시 순간적으로 커다란 전류가 흐르고, 이에 따라 노이즈가 발생하게 되어 출력버퍼의 동작이 불안정해지므로, 트랜지스터의 사이즈를 무한정 증가시킬 수 없었다.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 출력노드를 임의의 일정레벨로 프리세트시켜 데이터 출력시 순간적인 큰 전류의 흐름을 방지하고, 노이즈의 발생을 감소시킬 수 있는 반도체 메모리소자의 출력버퍼회로를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 풀업용 트랜지스터와 풀다운용 트랜지스터의 크기를 증가시키지 않고도 커다란 구동력을 얻어 데이터 출력시의 딜레이타임을 감소시킬 수 있는 반도체 메모리소자의 출력버버회로를 제공하는 데 그 목적이 있다.

도 1은 종래의 출력버퍼회로도,

도 2a 내지 도 2e 는 도 1의 종래의 출력버퍼회로의 동작 파형도,

도 3은 본 발명의 실시예에 따른 프리세트 기능을 갖는 출력버퍼회로의 블록도,

도 4은 도 3의 본 발명의 프리세트기능을 갖는 출력버퍼회로의 상세도,

도 5a 내지 도 5i 는 도 4의 본 발명의 출력버퍼회로의 동작파형도,

도 6은 도 4의 출력버퍼회로의 시뮬레이션 결과를 도시한 도면,

(도면의 주요 부분에 대한 부호의 설명)

100 : 프리세트신호 발생부 200 : 래치부

300 : 제어부 400 : 버퍼부

500 : 외부부하 111, 113 : 딜레이소자

112, 115, 412 : 반전 게이트 211 : 래치

114, 315, 411, 415, 416 : 낸드 게이트

314, 413 : 노아 게이트 312, 417 : PMOS 트랜지스터

313, 418 : NMOS 트랜지스터 311 : 전달 게이트

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 감지증폭기로부터의 제1 및 제2입력신호를 출력단을 통해 외부부하로 전달하기 위한 반도체 메모리소자의 출력버퍼회로에 있어서, 외부로부터 인가되는 등화신호를 서로 반대의 위상을 갖는 제1 및 제2 프리세트신호를 발생하는 프리세트신호 발생부와; 래치입력 인에이블신호에 의해 상기 감지증폭기로부터 이전에 출력된 제1 및 제2입력신호를 래치하기 위한 래치부와; 상기 프리세트신호 발생부의 제1 및 제2프리세트신호와 상기 래치부의 출력신호를 입력하여 제1 및 제2제어신호를 발생하기 위한 제어부와; 상기 제어부의 제1 및 제2제어신호와 외부로부터 인가되는 출력버퍼 인에이블신호, 상기 제2프리세트신호에 따라 제어되어 상기 감지증폭기로부터 인가되는 입력신호를 상기 출력단을 통해 상기 외부부하로 제공하기 위한 버퍼부를 포함하는 것을 특징으로 하는 출력버퍼회로를 제공하는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 프리세트신호 발생부는 상기 출력버퍼 인에이블신호를 제1시간만큼 지연시켜주기 위한 제1딜레이수단과; 상기 제1딜레이수단의 출력을 반전시켜주기 위한 제1반전 게이트와; 상기 제1반전 게이트의 출력을 제2시간만큼 지연시켜주기 위한 제2딜레이수단과; 상기 제1딜레이수단과 제2딜레이수단의 출력신호를 2입력으로 하여 제2프리세트신호를 상기 제어부와 버퍼부로 발생하는 낸드 게이트와; 상기 낸드 게이트의 출력을 반전시켜 제1프리세트신호를 상기 버퍼부로 발생하는 제2반전 게이트로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 제어부는 상기 프리세트신호 발생부로부터 발생된 제1 및 제2프리세트신호에 의해 상기 래치부의 출력신호를 전달하기 위한 전달수단과; 상기 전달수단의 출력신호와 상기 프리세트신호 발생부의 제2프리세트신호에 의해 제1제어신호를 상기 버퍼부로 발생하는 제1발생수단과; 상기 전달수단의 출력신호와 상기프리세트신호 발생부의 제1프리세트 신호에 의해 제2제어신호를 상기 버퍼부로 발생하는 제2발생수단을 구비하는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 제어부의 전달수단은 상기 프리세트신호 발생부로부터의 제1 및 제2프리세트신호에 의해 상기 래치부의 출력신호를 상기 제1 및 제2전달수단으로 전달하기 위한 전달 게이트로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 제어부의 제1발생수단은 상기 전달수단의 출력신호와 상기 프리세트신호 발생부의 제2프리세트신호에 의해 제1제어신호를 2입력으로 하여 상기 버퍼부로 제1제어신호를 발생하는 노아 게이트로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 제어부의 제2발생수단은 상기 전달수단의 출력신호와 상기 프리세트신호 발생부의 제1프리세트신호에 의해 제2제어신호를 2입력으로 하여 상기 버퍼부로 제2제어신호를 발생하는 낸드 게이트로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 버퍼부는 전원전압과 접지사이에 직렬연결되고 게이트에 각각 풀업구동신호와 풀다운 구동신호가 인가되는 풀업 트랜지스터 및 풀다운 트랜지스터와; 감지증폭기로부터의 제1입력신호, 상기 출력버퍼 인에이블신호, 상기 프리세트신호 발생부의 제2프리세트신호 및 상기 제어부로부터의 제1제어신호를 입력하여 상기 풀업 트랜지스터의 게이트로 풀업구동신호를 발생하기 위한 풀업구동신호 발생수단과; 감지증폭기로부터의 제2입력신호, 출력버퍼 인에이블신호, 상기 프리세트신호 발생부의 제2프리세트신호 및 상기 제어부로부터의 제2제어신호를 입력하여 상기 풀다운 트랜지스터의 게이트로 풀다운 구동신호를 발생하는 풀다운 구동신호 발생수단으로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 버퍼부의 풀업구동신호 발생수단은 감지증폭기로부터의 제1출력신호와, 출력버퍼 인에이블신호 및 상기 프리세트신호 발생부의 제2프리세트신호를 3입력으로 하는 낸드 게이트와; 상기 낸드 게이트의 출력을 반전시켜 주기위한 반전 게이트와; 상기 반전 게이트의 출력과 상기 제어부로부터 출력되는 제1제어신호를 2입력으로하여 상기 풀업 트랜지스터를 구동하기 위한 풀업구동신호를 발생하는 노아 게이트로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 버퍼부의 풀다운 구동신호 발생수단은 상기 출력버퍼 인에이블신호, 상기 프리세트신호 발생부의 반전 프리세트신호와 감지증폭기로부터의 제2입력신호를 3입력으로 하는 낸드 게이트와; 상기 낸드 게이트의 출력과 상기 제어부로부터 출력되는 제2제어신호를 2입력으로 하여 상기 풀다운 트랜지스터를 구동하기 위한 풀다운 구동신호를 발생하는 낸드 게이트로 이루어지는 것을 특징으로 한다.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로의 블록도를 도시한 것이다. 도 4는 도 3의 반도체 메모리소자의 출력버퍼회로의 상세회로도를 도시한 것이다. 도 3 및 도 4를 참조하면, 본 발명의 반도체 메모리소자의 출력버퍼회로는 등화신호(pulse equalization signal, PEQ)를 입력하여 1쌍의 프리세트신호(PRE, PREB)를 발생하는 프리세트신호 발생부(100)와, 래치입력 인에이블신호(LCH)에 의해 감지증폭기로부터 이전에 출력된 1쌍의 입력신호(SJ, SJB)를 래치하기 위한 래치부(200)와, 상기 프리세트신호 발생부(100)의 출력신호(PRE, PREB)와 상기 래치부(200)의 출력신호(DLJ)를 입력하여 제어신호(DP_PRE, DN_PRE)를 발생하기 위한 제어부(300)와, 상기 제어부(300)의 제어신호(DP_PRE, DN_PRE)와 외부로부터 인가되는 출력버퍼 인에이블신호(POE) 및 반전 프리세트신호(PREB)에 따라 제어되어 프리세트구간에서는 출력노드를 일정레벨, 예를 들면 1/2Vcc 레벨로 프리세트시키고, 데이터 출력시에는 감지증폭기로부터 인가되는 입력신호(SJ)를 출력노드를 통해 외부부하(500)로 제공하기 위한 버퍼부(400)를 포함한다.

상기 프리세트신호 발생부(100)는 상기 출력버퍼 인에이블신호(POE)를 제1시간만큼 지연시켜주기 위한 제1딜레이수단(111)과, 상기 제1딜레이수단(111)의 출력을 반전시켜주기 위한 반전 게이트(112)와, 상기 반전 게이트(112)의 출력을 제2시간만큼 지연시켜주기 위한 제2딜레이수단(113)과, 상기 제1딜레이수단(111)과 제2딜레이수단(113)의 출력신호를 2입력으로 하여 반전 프리세트신호(PREB)를 발생하는 2입력 낸드 게이트(114)와 상기 낸드 게이트(114)의 출력을 반전시켜 프리세트신호(PRE)를 발생하는 반전 게이트(115)를 구비한다.

상기 래치부(200)는 래치인에이블신호(LCH)에 의해 인에이블되어 감지증폭기로부터 이전에 출력된 입력신호(SJ, SJB)를 래치하기 위한 래치(211)로 이루어진다.

상기 제어부(300)는 상기 프리세트신호 발생부(100)로부터 발생된 프리세트신호(PRE)와 반전 프리세트신호(PREB)에 의해 상기 래치부(200)의 래치(211)로부터 인가되는 신호(DLJ)를 전달하기 위한 전달수단과, 상기 전달수단을 통해 인가된 신호(DL)와 반전 프리세트신호(PREB)에 의해 제1제어신호(DP_PRE)를 상기 버퍼부(400)로 발생하는 제1발생수단과, 상기 전달수단을 통해 인가된 신호(DL)와 프리세트신호(PRE)에 의해 제2제어신호(DN_PRE)를 상기 버퍼부(400)로 발생하는 제2발생수단을 구비한다.

상기 제어부(300)에 있어서, 전달수단은 프리세트신호 발생부(100)로부터 인가되는 프리세트신호(PRE)와 반전 프리세트신호(PREB)를 콘트롤신호로 하는 PMOS 트랜지스터(312)와 NMOS 트랜지스터(313)으로 이루어진 전달 게이트(311)로 이루어진다. 상기 제1발생수단은 전달수단으로부터의 출력신호(DL)와 상기 프리세트신호 발생부(100)의 반전 프리세트신호(PREB)를 2입력으로 하여 제1제어신호(DP_PRE)를 발생하는 노아 게이트(314)로 이루어진다. 상기 제2발생수단은 상기 전달수단으로부터의 출력신호(DL)과 상기 프리세트신호 발생부(100)의 프리세트신호(PRE)를 2입력으로 하여 제2제어신호(DN_PRE)를 발생하는 낸드 게이트(315)로 이루어진다.

상기 버퍼부(400)는 전원전압(Vcc)과 접지사이에 직렬연결되고 게이트에 각각 풀업구동신호(DP)와 풀다운 구동신호(DN)가 인가되는 풀업용 PMOS 트랜지스터(417) 및 풀다운용 NMOS 트랜지스터(418)와, 감지증폭기로부터의 제1입력신호(SJ), 출력버퍼 인에이블신호(POE), 상기 프리세트신호 발생부(100)의 반전 프리세트신호(PREB) 및 상기 제어부(300)로부터의 제1제어신호(DP_PRE)를 입력하여 상기 풀업용 PMOS 트랜지스터(417)의 게이트로 풀업구동신호(DP)를 발생하기 위한 풀업구동신호 발생수단과, 감지증폭기로부터의 제2입력신호(SJB), 출력버퍼 인에이블신호(POE), 상기 프리세트신호 발생부(100)의 반전 프리세트신호(PREB) 및 상기 제어부(300)로부터의 제2제어신호를 입력하여 상기 풀다운용 NMOS 트랜지스터(418)의 게이트로 풀다운 구동신호(DN)를 발생하는 풀다운 구동신호 발생수단으로 이루어진다.

상기 버퍼부(400)의 풀업구동신호 발생수단은 감지증폭기로부터의 제1출력신호(SJ)와, 출력버퍼 인에이블신호(POE) 및 상기 프리세트신호 발생부(100)의 반전 프리세트신호(PREB)를 3입력으로 하는 낸드 게이트(411)와, 상기 낸드 게이트(411)의 출력을 반전시켜 주기위한 반전 게이트(412)와, 상기 반전 게이트(412)의 출력과 상기 제어부(300)의 제1발생수단의 노아 게이트(314)로부터 출력되는 제1제어신호(DP_PRE)를 2입력으로하여 상기 풀업용 PMOS 트랜지스터(417)를 구동하기 위한 풀업구동신호(DP)를 발생하는 노아 게이트(413)로 이루어진다.

상기 버퍼부(400)의 풀다운 구동신호 발생수단은 상기 출력버퍼 인에이블신호(POE), 상기 프리세트신호 발생부(100)의 반전 프리세트신호(PREB)와 감지증폭기로부터의 제2입력신호(SJB)를 3입력으로 하는 낸드 게이트(415)와, 상기 낸드 게이트(415)의 출력과 상기 제어부(300)의 제2발생수단의 낸드 게이트(315)로부터 출력되는 제2제어신호(DN_PRE)를 2입력으로 하여 상기 풀다운용 PMOS 트랜지스터(418)를 구동하기 위한 풀다운 구동신호(DN)를 발생하는 낸드 게이트(416)로 이루어진다.

상기한 바와같은 본 발명의 실시예에 따른 출력버퍼회로의 동작을 도 5a 내지 도 5i의 동작 파형도를 참조하여 설명하면 다음과 같다.

먼저, 반도체 메모리소자는 감지증폭기(도면상에는 도시되지 않음)가 인에이블되어 데이터가 출력되면, 어드레스천이 검출기(도면상에는 도시되지 않음)를 통해 어드레스 변화를 검출하고 그에 따라 등화신호(pulse equalization, PEQ)를 본 발명의 출력버퍼로 제공한다.

본 발명의 출력버퍼는 등화신호(PEQ)가 인가되면, 프리세트신호 발생부(100)는 딜레이소자(111)를 통해 제1시간만큼 딜레이시키고, 딜레이된 신호를 다시 딜레이소자(113)를 통해 제2시간만큼 딜레이시킨 다음 낸드게이트(114)를 통해 반전 프리세트신호(PREB)와 반전 게이트(115)를 통해 도 5C와 같이 하이상태의 프리세트신호(PRE)를 발생한다.

상기 프리세트신호 발생부(100)로부터 발생된 반전 프리세트신호(PREB)는 버퍼부(400)의 낸드 게이트(411, 415)의 일입력으로 제공되므로, 낸드 게이트(411, 415)는 다른 입력으로 제공되는 감지증폭기로부터의 제1입력신호(SJ)가 상기 버퍼부(400)로 제공되는 경로를 디스에이블시킨다.

그리고, 제어부(300)에서는 상기 프리세트신호 발생부(100)로부터 발생된 프리세트신호(PRE) 및 반전 프리세트신호(PREB)에 의해 전달게이트(311)가 턴온된다. 그러므로, 이전의 데이타 감지구간에서 감지증폭기로 부터 제공된 입력신호(SJ), (SJB)를 저장하고 있는 래치(211)의 출력신호(DLJ, DLJB)중 DLJ 는 전달 게이트(311)를 통해 노이 게이트(314)와 낸드 게이트(315)의 일입력으로 각각 제공되므로, 노아 게이트(314)와 낸드 게이트(315)는 다른 입력으로 인가되는 래치(211)의 출력신호(DL)에 따라 제1 및 제2제어신호(DP_PRE, DN_PRE)를 발생하게 된다.

이때, 도 5d에 도시된 바와같이 이전의 데이터 감지구간에서 감지증폭기로부터 출력된 데이터가 로우상태이고, 이에 따라 래치(211)의 출력(DL)이 도 5e와 같이 로우상태이면, 노아 게이트(314)와 낸드 게이트(315)는 각각 하이상태의 제1제어신호(DP_PRE)와 제2제어신호(DN_PRE)를 발생하여, 상기 버퍼부(400)의 노아 게이트(413)와 낸드 게이트(416)의 다른 입력으로 제공한다.

이에 따라, 상기 버퍼부(400)의 노아 게이트(413)와 낸드 게이트(416)는 각각 로우상태의 풀업구동신호(DP) 및 풀다운 구동신호(DM)를 풀업용 PMOS 트랜지스터(417), (418)의 게이트로 제공한다. 이에 따라 PMOS 트랜지스터(417)가 턴온되어 출력노드(DOUT)를 프리차아지시켜 준다. 이때, 도 5b와 같이 이전의 데이터 감지구간에서 감지증폭기로부터 로우상태의 입력신호(SJ, SJB)가 본 발명의 출력버퍼회로로 인가되므로, 출력노드(DOUT)는 로우상태를 유지하고 있다.

따라서, 본 발명의 출력버퍼회로는 출력버퍼 인에이블신호(POE)가 인에이블되어 감지증폭기로부터의 입력신호(SJ, SJB)가 외부부하(500)로 출력되기 전의 프리세트구간에서는, 이전의 감지증폭기로부터 로우상태의 신호가 인가되어 출력노드(DOUT)가 로우상태로 구동된 경우에는 프리세트신호 발생부(100)로부터 발생된 프리세트신호(PRE, PREB)에 의해 상기 출력노드(DOUT)를 일정시간동안 프리차아지시켜 줌으로써 출력노드(DOUT)를 1/2Vcc 레벨로 프리차아지시켜 준다.

이때, 본 발명의 실시예에서는 프리세트신호(PRE, PREB)는 딜레이소자(111, 113)의 딜레이타임에 의해 그의 펄스폭이 정해져 출력노드(DOUT)를 Vcc 레벨로 완전히 프리차아지시켜주지 않고 도 6에서 보는 바와같이 1/2Vcc 레벨로 프리차아지되도록 한다.

한편, 래치(211)의 출력(DL)이 하이상태이면, 노아 게이트(314)와 낸드 게이트(315)는 각각 로우상태의 제1제어신호(DP_PRE)와 제2제어신호(DN_PRE)를 발생하여, 상기 버퍼부(400)의 노아 게이트(413)와 낸드 게이트(416)의 다른 입력으로 제공한다.

따라서, 상기 버퍼부(400)의 노아 게이트(413)와 낸드 게이트(416)는 각각 하이상태의 풀업구동신호(DP) 및 풀다운 구동신호(DM)를 풀업용 PMOS 트랜지스터(417), (418)의 게이트로 발생하여 MOS 트랜지스터(418)를 턴온시켜 줌으로써 출력노드(DOUT)를 방전시켜주게 된다.

이 경우에도 마찬가지로, 이전의 데이터 감지구간에서 감지증폭기로부터 로우상태의 입력신호(SJ, SJB)가 본 발명의 출력버퍼회로로 인가되므로, 출력노드(DOUT)는 하이상태를 유지하고 있으며, 프리세트구간에서는 이전의 감지증폭기로부터 하이상태의 신호가 인가되어 출력노드(DOUT)가 하이상태로 구동된 경우에는 프리세트신호 발생부(100)로부터 발생된 프리세트신호(PRE, PREB)에 의해 상기 출력노드(DOUT)를 일정시간동안 방전시켜 줌으로써 도 6에서 보는 바와같이 출력노드(DOUT)를 1/2Vcc 레벨로 유지시켜 준다.

상기와 마찬가지로, 본 발명의 실시예에서는 프리세트신호(PRE, PREB)는 딜레이소자(111, 113)의 딜레이타임에 의해 그의 펄스폭이 정해져 출력노드(DOUT)를 Vcc 레벨로 완전히 프리차아지시켜주지 않고 1/2Vcc 레벨로 방전시켜 주도록 한다.

프리세트구간이 종료되어 감지증폭기로부터 도 5B와 같이 하이상태의 제1입력신호(SJ)가 버퍼부(400)에 입력되고 그리고 도 5A와 같이 출력버퍼 인에이블신호(POE)가 하이상태로 되면, 낸드 게이트(411)와 (415)는 각각 로우상태 및 하이상태의 신호를 출력한다.

프리세트구간이 종료되면, 프리세트신호 발생부(100)는 도 5C와 같이 로우상태와 하이상태의 프리세트신호(PRE)와 로우상태의 반전 프리세트신호(PREB)를 발생하므로, 제어부(300)는 각각 노아 게이트(314)와 낸드 게이트(315)를 통해 각각 로우상태의 제1제어신호(DP_PRE)와 하이상태의 제2제어신호(DN_PRE)를 버퍼부(400)의 노아 게이트(413)와 낸드 게이트(416)의 일입력으로 발생하게 된다. 따라서, 프리세트신호 발생부(100)로부터 발생된 프리세트신호(PRE, PREB)에 의해 제어부(300)로부터 버퍼부(400)로부터 발생되는 제1 및 제2제어신호(DP_PRE), (DN_PRE)는 더 이상 버퍼부(400)의 동작에 영향을 미치지 않게 된다.

이에 따라, 버퍼부(400)는 노아 게이트(413)와 낸드 게이트(416)를 통해 풀업구동신호 또는 풀다운 구동신호를 발생하여 출력노드(DOUT)를 통해 외부 부하로 제공하게 된다. 이때, 본 발명의 실시예에 따른 출력버퍼의 데이터 출력동작은 도1의 출력버퍼의 동작과 동일하다.

도 6은 전원전압(Vcc)이 3.0V 이고 온도가 25℃ 인 조건에서 시뮬레이션결과를 도시한 것으로서, 이전의 감지증폭기로부터 제공된 입력신호에 의해 출력노드가 로우상태인 경우에는 프리세트신호 발생부의 프리세트신호에 의해 출력노드를 1/2Vcc 로 프리차아지시켜 주고, 출력노드가 하이상태인 경우에는 프리세트신호 발생부의 프리세트신호에 의해 출력노드를 1/2Vcc 레벨로 방전시켜 줌으로써 데이터 출력전에 1/2Vcc 로 출력노드를 프리차아지시켜 줌으로써 데이터에 의해 출력종래의 출력버퍼회로보다 2 내지 3ns 정도의 딜레이타임 개선효과가 있음을 알 수 있다.

이상에서 자세히 설명된 바와 같이, 본 발명의 프리세트기능을 갖는 출력버퍼회로에 의하면, 데이터출력구간전에 출력노드를 1/2Vcc 레벨로 프리차아지시켜 줌으로써 데이터 출력시의 딜레이타임을 감소시킬 수 있을 뿐만 아니라 풀업용 및 풀다운 트랜지스터 구동시 순간적인 소비전류를 감소시켜 노이즈의 발생을 감소시키고 이에 따라 보다 안정적인 동작을 기대할 수 있으며, 외부부하를 구동하는데 소요되는 시간을 줄임으로써 보다 빠른 처리속도를 얻을 수 있는 효과가 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims

감지증폭기로부터의 제1 및 제2입력신호를 출력노드를 통해 외부부하로 전달하기 위한 반도체 메모리소자의 출력버퍼회로에 있어서,

외부로부터 인가되는 등화신호를 입력하여 프리세트구간에서 상기 출력노드를 일정레벨로 프리세트시켜주기 위한 서로 반대의 위상을 갖는 제1 및 제2 프리세트신호를 발생하는 프리세트신호 발생부와;

래치입력 인에이블신호에 의해 상기 감지증폭기로부터 인가되는 제1 및 제2입력신호를 래치하기 위한 래치부와;

상기 프리세트신호 발생부의 제1 및 제2프리세트신호와 상기 래치부의 출력신호를 입력하여 프리세트구간에서 상기 출력노드이 일정레벨로 프리세트되도록 하기 위한 제1 및 제2제어신호를 발생하기 위한 제어부와;

상기 제어부의 제1 및 제2제어신호와 외부로부터 인가되는 출력버퍼 인에이블신호, 상기 제2프리세트신호에 따라 제어되어 프리세트구간에서는 출력노드를 일정레벨로 프리차아지시켜 주고 데이터 독출구간에서는 상기 감지증폭기로부터 인가되는 입력신호를 상기 출력노드를 통해 상기 외부부하로 제공하기 위한 버퍼부를 포함하는 것을 특징으로 하는 출력버퍼회로.
제1항에 있어서, 상기 프리세트신호 발생부는

상기 출력버퍼 인에이블신호를 제1시간만큼 지연시켜주기 위한 제1딜레이수단과;

상기 제1딜레이수단의 출력을 반전시켜주기 위한 제1반전 게이트와;

상기 제1반전 게이트의 출력을 제2시간만큼 지연시켜주기 위한 제2딜레이수단과,

상기 제1딜레이수단과 제2딜레이수단의 출력신호를 2입력으로 하여 제2프리세트신호를 상기 제어부와 버퍼부로 발생하는 낸드 게이트와;

상기 낸드 게이트의 출력을 반전시켜 제1프리세트신호를 상기 버퍼부로 발생하는 제2반전 게이트로 이루어지는 것을 특징으로 하는 출력버퍼회로.
제1항에 있어서, 상기 프리세트 발생부로부터 발생되는 프리세트신호에 의해 상기 출력노드가 1/2Vcc 레벨로 프리차아지되도록 제1 및 제2딜레이수단의 제1 및 제2딜레이 타임이 결정되는 것을 특징으로 하는 출력버퍼회로.
제1항에 있어서, 상기 제어부는

상기 프리세트신호 발생부로부터 발생된 제1 및 제2프리세트신호에 의해 상기 래치부의 출력신호를 전달하기 위한 전달수단과;

상기 전달수단의 출력신호와 상기 프리세트신호 발생부의 제2프리세트신호에 의해 제1제어신호를 상기 버퍼부로 발생하는 제1발생수단과;

상기 전달수단의 출력신호와 상기프리세트신호 발생부의 제1프리세트 신호에 의해 제2제어신호를 상기 버퍼부로 발생하는 제2발생수단을 구비하는 것을 특징으로 하는 출력버퍼회로.
제4항에 있어서, 상기 제어부의 전달수단은 상기 프리세트신호 발생부로부터의 제1 및 제2프리세트신호에 의해 상기 래치부의 출력신호를 상기 제1 및 제2전달수단으로 전달하기 위한 전달 게이트로 이루어지는 것을 특징으로 하는 출력버퍼회로.
제5항에 있어서, 상기 제어부의 제1발생수단은 상기 전달수단의 출력신호와 상기 프리세트신호 발생부의 제2프리세트신호에 의해 제1제어신호를 2입력으로 하여 상기 버퍼부로 제1제어신호를 발생하는 노아 게이트로 이루어지는 것을 특징으로 하는 출력버퍼회로.
제6항에 있어서, 상기 제어부의 제2발생수단은 상기 전달수단의 출력신호와 상기 프리세트신호 발생부의 제1프리세트신호에 의해 제2제어신호를 2입력으로 하여 상기 버퍼부로 제2제어신호를 발생하는 낸드 게이트로 이루어지는 것을 특징으로 하는 출력버퍼회로.
제1항에 있어서, 상기 버퍼부는

전원전압과 접지사이에 직렬연결되고 게이트에 각각 풀업구동신호와 풀다운 구동신호가 인가되는 풀업 트랜지스터 및 풀다운 트랜지스터와;

감지증폭기로부터의 제1입력신호, 상기 출력버퍼 인에이블신호, 상기 프리세트신호 발생부의 제2프리세트신호 및 상기 제어부로부터의 제1제어신호를 입력하여 상기 풀업 트랜지스터의 게이트로 풀업구동신호를 발생하기 위한 풀업구동신호 발생수단과;

감지증폭기로부터의 제2입력신호, 출력버퍼 인에이블신호, 상기 프리세트신호 발생부의 제2프리세트신호 및 상기 제어부로부터의 제2제어신호를 입력하여 상기 풀다운 트랜지스터의 게이트로 풀다운 구동신호를 발생하는 풀다운 구동신호 발생수단으로 이루어지는 것을 특징으로 하는 출력버퍼회로.
제8항에 있어서, 상기 버퍼부의 풀업구동신호 발생수단은

감지증폭기로부터의 제1출력신호와, 출력버퍼 인에이블신호 및 상기 프리세트신호 발생부의 제2프리세트신호를 3입력으로 하는 낸드 게이트와;

상기 낸드 게이트의 출력을 반전시켜 주기위한 반전 게이트와;

상기 반전 게이트의 출력과 상기 제어부로부터 출력되는 제1제어신호를 2입력으로하여 상기 풀업 트랜지스터를 구동하기 위한 풀업구동신호를 발생하는 노아 게이트로 이루어지는 것을 특징으로 하는 출력버퍼회로.
제8항에 있어서, 상기 버퍼부의 풀다운 구동신호 발생수단은

상기 출력버퍼 인에이블신호, 상기 프리세트신호 발생부의 반전 프리세트신호와 감지증폭기로부터의 제2입력신호를 3입력으로 하는 낸드 게이트와;

상기 낸드 게이트의 출력과 상기 제어부로부터 출력되는 제2제어신호를 2입력으로 하여 상기 풀다운 트랜지스터를 구동하기 위한 풀다운 구동신호를 발생하는 낸드 게이트로 이루어지는 것을 특징으로 하는 출력버퍼회로.