JP3805802B2 - 半導体メモリ装置のデータ出力回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関するもので、特に、センスアンプとデータ出力バッファとの間におけるノードの等化レベルを、出力バッファの論理しきい電圧に一致させることができるようなデータ出力回路を備える半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体メモリ装置において、メモリセルに記憶されたデータをチップの外部に伝送する際には、まず、ワードライン及びビットラインを選択し、それにより選択されたメモリセルに記憶されているデータをセンスアンプを介して読出した後、データ出力回路を通じてチップ外部に伝送するようになっている。
【０００３】
図４は、このようなメモリセルに記憶されたデータをチップ外部に出力するためのデータ出力回路の従来例を示す。この図４に示すように、メモリセル１に記憶されたデータは、センスアンプ２を介して増幅される。そして、センスアンプ２の出力は、それぞれ４個のＭＯＳトランジスタ３ａ、３ｂ、３ｃ、３ｄ及び５ａ、５ｂ、５ｃ、５ｄを用いて構成され、一対の選択制御信号ＭＳｉ、バーＭＳｉにより制御される選択回路３、５に入力される。
【０００４】
この選択回路３、５は、それぞれ、電源電圧Ｖｃｃ側に連結された二つのＰＭＯＳトランジスタ３ａ、３ｂ及び５ａ、５ｂと、接地電圧Ｖｓｓ側に連結された二つのＮＭＯＳトランジスタ３ｃ、３ｄ及び５ｃ、５ｄとで構成され、ＭＯＳトランジスタ３ａ、５ａのゲートに選択制御信号バーＭＳｉを、ＭＯＳトランジスタ３ｄ、５ｄのゲートに選択制御信号ＭＳｉを、そしてＭＯＳトランジスタ３ｂ、３ｃのゲートに配線Ｌのデータを、ＭＯＳトランジスタ５ｂ、５ｃのゲートに配線バーＬのデータを、それぞれ受けて動作するようになっている。それにより、選択制御信号ＭＳｉ及び配線Ｌのデータが両方とも論理“ハイ”、配線バーＬのデータが論理“ロウ”であれば、選択回路３のＭＯＳトランジスタ３ａ、３ｃ、３ｄがＯＮとなり、ＭＯＳトランジスタ３ｂがＯＦＦとなる。その結果、第１ノードＮＯ１の電位が論理“ロウ”の状態になり、一方、このとき第２ノードバーＮＯ１の電位は、選択回路５により論理“ハイ”の状態になる。
【０００５】
このような図４の回路では、データのセンシング速度を向上させるため、センスアンプ２からの出力データが第１ノードＮＯ１及び第２ノードバーＮＯ１に伝達される前に、これら第１、第２ノードＮＯ１、バーＮＯ１の電位は、等化トランジスタ１１により等化されるようになっている。この等化トランジスタ１１は、第１ノードＮＯ１と第２ノードバーＮＯ１との間にチャネルが設けられ、ゲートに印加されるアドレス遷移検出パルスである等化信号ＰＥＱに応答して、第１ノードＮＯ１及び第２ノードバーＮＯ１の各電位を等化する。
【０００６】
バッファエネーブル信号ＰＩＯが論理“ロウ”の場合、ＮＡＮＤゲートで構成された第１、第２出力バッファ１３、１５は、ディスエーブルの状態とされて論理“ハイ”を出力し、これが、第１、第２出力バッファ１３、１５の各出力端子に接続されたインバータを介して第３、第４ノードＮＯ２、バーＮＯ２に伝えられる。したがって、第３、第４ノードＮＯ２、バーＮＯ２の電位は論理“ロウ”になり、出力ステージのＮＭＯＳトランジスタ１７、１９（プルアップトランジスタ、プルダウントランジスタ）が両方ともＯＦＦとなって、データ出力はフローティング状態になる。
【０００７】
一方、バッファエネーブル信号ＰＩＯが論理“ハイ”になると、第１、第２出力バッファ１３、１５がエネーブルされ、上述のように第１ノードＮＯ１の電位が論理“ロウ”の状態ならば、第１出力バッファ１３の出力電位は論理“ハイ”、第２出力バッファ１５の出力電位は論理“ロウ”になり、したがって、出力ステージのＮＭＯＳトランジスタ１７がＯＦＦ、ＮＭＯＳトランジスタ１９がＯＮとなって、論理“ロウ”のデータを出力する。このように、第１、第２ノードＮＯ１、バーＮＯ１の電位は、それぞれ第１、第２出力バッファ１３、１５を通じて第３、第４ノードＮＯ２、バーＮＯ２に伝達されるようになっている。
【０００８】
しかしながら、このような回路においては、第１、第２ノードＮＯ１、バーＮＯ１の等化レベルが、出力バッファ１３、１５の論理しきい電圧と一致しない場合に問題がある。これを、図５Ａ及びＢを参照して具体的に説明する。
【０００９】
まず、図５Ａを参照して、等化レベルが、第１、第２出力バッファ１３、１５の論理しきい電圧（トリガレベル）より高い場合について説明する。このような場合、第１、第２ノードＮＯ１、バーＮＯ１の相補電位が等化されても、この等化電位は、第１、第２出力バッファ１３、１５の論理しきい電圧より高いために論理“ハイ”と認識され得る。このとき、バッファエネーブル信号ＰＩＯが論理“ハイ”になると、ＮＭＯＳトランジスタ１７、１９がＯＮとなるに従って一時的に出力にノイズが発生し、いわゆるグリッチ（glitch）現象を招くことになってしまう。
【００１０】
逆に、等化レベルが、第１、第２出力バッファ１３、１５の論理しきい電圧より低い場合を、図５Ｂを参照して説明する。この場合、等化レベルとなった第１、第２ノードＮＯ１、バーＮＯ１の電位が、センスアンプ２からの出力データにより電位差を生じるときに、第１、第２出力バッファ１３、１５のうちの該当する出力バッファが論理“ハイ”を認識する時間が、長引くことになる。したがって、バッファエネーブル信号ＰＩＯが論理“ハイ”となった後、第１、第２出力バッファ１３、１５の正常な動作までの時間が長くなり、半導体装置の全体的な動作速度低下の原因となる。尚、図５Ｂにおいて、このような出力遅延時間を“Ｔ”で表しており、その値は通常２ｎｓ程度となる。
【００１１】
このような問題を解決するためには、第１、第２ノードＮＯ１、バーＮＯ１の等化レベルを、第１、第２出力バッファ１３、１５の論理しきい電圧と一致させればよいが、この等化レベルと論理しきい電圧との一致については、製造工程中の多様な工程条件に依存するため、従来では、実現することが非常に困難であった。
【００１２】
【発明が解決しようとする課題】
したがって本発明の目的は、データ読出動作時に、誤動作を防止でき、より高速でデータを出力できるようなデータ出力回路を提供することにある。
【００１３】
また、本発明の他の目的は、論理しきい電圧と等化レベルとを簡単に一致させられるようなデータ出力回路を提供することにある。
【００１４】
さらに、本発明の他の目的は、データ出力動作時に、グリッチ現象の発生や出力の遅延現象を防止できるようなデータ出力バッファを提供することにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するために本発明では、データ出力手段と、このデータ出力手段の出力信号及びバッファエネーブル信号を入力とする論理ゲート手段と、を有する半導体メモリ装置において、
前記データ出力手段と前記論理ゲート手段との間に設けられ、前記データ出力手段の出力端における等化レベルを前記論理ゲート手段の論理しきい電圧のレベルに合致させるためのしきい電圧調節手段を備え、
前記しきい電圧調節手段は、
入力端が前記データ出力手段の出力端に接続され、前記論理ゲート手段と同じ動作特性を有する論理ゲートと、
前記論理ゲートの入力端及び出力端とを接続しゲートに等化信号が入力されるトランジスタとを備えてなり、
等化時は前記トランジスタのゲートに前記等化信号を供給して前記トランジスタを導通させることにより、前記論理ゲートの出力を前記論理ゲートの入力に帰還させて、前記データ出力手段の出力端における等化レベルを強制的に前記論理ゲート手段の論理しきい電圧と一致させるように構成されることを大きな特徴とする。
【００１７】
【実施例】
以下、本発明の実施例を添付の図面を参照して詳細に説明する。
【００１８】
まず、図１、図２Ａ及びＢを参照して、本発明によるデータ出力回路の構成例を具体的に説明する。センスアンプ２から出力される相補的出力信号は、選択回路３、５を介して、第１、第２出力バッファ１３、１５の各一入力端子と、第１、第２しきい電圧調節回路２１２５、２３２７とに共通に印加される。
【００１９】
等化トランジスタ１１は、第１ノードＮＯ１と第２ノードバーＮＯ１との間にチャネルが設けられ、ゲートに等化信号ＰＥＱを受けるＮＭＯＳトランジスタで構成される。尚、この例では、等化トランジスタ１１にＮＭＯＳトランジスタを使用しているが、ＰＭＯＳトランジスタを用いても実施可能である。その場合には、ゲートに、反転させた等化信号バーＰＥＱを印加するようにすればよい。
【００２０】
第１しきい電圧調節回路２１２５は第１ノードＮＯ１に、第２しきい電圧調節回路２３２７は第２ノードバーＮＯ１に、それぞれ接続されている。この第１、第２しきい電圧調節回路２１２５、２３２７は、ＮＭＯＳトランジスタ２１、２３とＮＡＮＤゲート２５、２７とでそれぞれ構成される。そして、ＮＡＮＤゲート２５、２７が、第１、第２出力バッファ１３、１５と同じ規格で、同一の論理しきい電圧を有するように設計されている。ＮＡＮＤゲート２５は、第１ノードＮＯ１の電位と電源電圧Ｖｃｃレベルのチップエネーブル信号ＣＳとを入力とし、ＮＡＮＤゲート２７は、第２ノードバーＮＯ１の電位とチップエネーブル信号ＣＳとを入力とする。また、ＮＭＯＳトランジスタ２１、２３は、等化信号ＰＥＱにより制御されるようになっており、ＮＭＯＳトランジスタ２１のチャネルは第１ノードＮＯ１とＮＡＮＤゲート２５の出力端子との間に、ＮＭＯＳトランジスタ２３のチャネルは第２ノードバーＮＯ１とＮＡＮＤゲート２７の出力端子との間に、それぞれ設けられている。
【００２１】
次に、このような構成に基づいて、その動作を説明する。
【００２２】
等化信号ＰＥＱが論理“ハイ”になると、等化トランジスタ１１と、第１、第２しきい電圧調節回路２１２５、２３２７のＮＭＯＳトランジスタ２１、２３とが、全部ＯＮとなる。そして、第１ノードＮＯ１の電位が、第１しきい電圧調節回路２１２５のＮＡＮＤゲート２５の一入力となると共に、第１出力バッファ１３の一入力となる。同様に、第２ノードバーＮＯ１の電位が、第２しきい電圧調節回路２３２７のＮＡＮＤゲート２７と第２出力バッファ１５とに入力される。その際、等化信号ＰＥＱがエネーブルの状態である場合には、バッファエネーブル信号ＰＩＯがディスエーブルされ、第１、第２出力バッファ１３、１５は非活性化の状態にある。この状態では、第１ノードＮＯ１及び第２ノードバーＮＯ１の各電位は、同じレベルに等化される。
【００２３】
このとき、チップエネーブル信号ＣＳが論理“ハイ”になると、ＮＡＮＤゲート２５、２７は活性化される。そして、ＮＡＮＤゲート２５、２７の出力が、ＮＭＯＳトランジスタ２１、２３のチャネルを通じて、第１、第２ノードＮＯ１、バーＮＯ１に伝達される。したがって、図２に示すように、ＮＭＯＳトランジスタ２１（２３）による負荷経路ａと、ＮＡＮＤゲート２５（２７）による負荷経路ｂとの合流点における電位が、第１ノードＮＯ１（第２ノードバーＮＯ１）の最終的な電位となる。この動作について、次により具体的に説明する。
【００２４】
簡単に言えば、ＮＡＮＤゲート２５、２７は、論理“ハイ”のチップエネーブル信号ＣＳにより、第１、第２ノードＮＯ１、バーＮＯ１の電位に応じて出力の論理状態の変化が可能とされ、それにより、第１、第２ノードＮＯ１、バーＮＯ１の電位は、第１、第２しきい電圧調節回路２１２５、２３２７での帰還的制御で補正される。
【００２５】
すなわち、第１ノードＮＯ１（第２ノードバーＮＯ１）の電位が、ＮＡＮＤゲート２５（２７）の論理しきい電圧より低いレベルであるときは、ＮＡＮＤゲート２５（２７）の出力は論理“ハイ”となり、反対に、論理しきい電圧より高いときには、ＮＡＮＤゲート２５（２７）の出力は論理“ロウ”となる。つまり、ＮＡＮＤゲート２５（２７）による負荷経路ｂの電位は、ＮＡＮＤゲート２５（２７）の論理しきい電圧の周辺で大幅に変化する。一方、ＮＭＯＳトランジスタ２１（２３）は、ゲートに等化信号ＰＥＱが印加されているので、等化周期中は常にＯＮの状態にあり、負荷経路ａでは入力に対して出力が線形的に比例する。ところが、ＮＭＯＳトランジスタ２１（２３）のチャネルは、ＮＡＮＤゲート２５（２７）の入力と出力との間に設けられているため、ＮＡＮＤゲート２５（２７）の入力が論理しきい電圧より低く、出力が論理“ハイ”の状態となる場合には、この論理“ハイ”の出力が、ＮＭＯＳトランジスタ２１（２３）のチャネルを経て、ＮＡＮＤゲート２５（２７）の入力、すなわち第１ノードＮＯ１（第２ノードバーＮＯ１）側へ伝えられることになり、その電位を上昇させる。この動作は、入力電圧が論理しきい電圧のレベルになるまで続くことになる。このように入力電圧が論理しきい電圧まで上昇すると、ＮＡＮＤゲート２５（２７）の出力は論理“ロウ”となり、そして、ＮＭＯＳトランジスタ２１のチャネルの両端の電位が一致するようになるとチャネル両端の電位平衡がなされ、第１ノードＮＯ１（第２ノードバーＮＯ１）の電位は安定的になる。
【００２６】
この反対に、第１ノードＮＯ１（第２ノードバーＮＯ１）の電位が、ＮＡＮＤゲート２５（２７）の論理しきい電圧より高いレベルであるときも、同様の帰還的制御により調節されることは、容易に理解できるであろう。
【００２７】
上記の説明から分かるように、第１、第２ノードＮＯ１、バーＮＯ１の等化電位は、ＮＡＮＤゲート２５、２７の論理しきい電圧のレベルに等しく設定されるようになっている。すなわち、図２Ｂに示す特性曲線Ｃａ、Ｃｂのように、負荷経路ａ及び負荷経路ｂの各電位は、交点Ｘ、つまりＮＡＮＤゲート２５、２７の論理しきい電圧Ｖｔｈで交差し、この交点Ｘにおける電位が、第１、第２ノードＮＯ１、バーＮＯ１の等化レベルになる。
【００２８】
上述したように、ＮＡＮＤゲート２５、２７と第１、第２出力バッファ１３、１５とは、その構成及び動作特性が同じなので、第１、第２出力バッファ１３、１５の論理しきい電圧と、ＮＡＮＤゲート２５、２７の論理しきい電圧とは一致している。したがって、上記のようにして等化レベルが設定された後、等化信号ＰＥＱ及びチップエネーブル信号ＣＳがディスエーブルされ、バッファエネーブル信号ＰＩＯがエネーブルされるとき、第１、第２ノードＮＯ１、バーＮＯ１の電位は、第１、第２出力バッファ１３、１５の論理しきい電圧のレベルに維持されている。そのため、センスアンプ２から出力されたデータが、第１ノードＮＯ１及び第２ノードバーＮＯ１に伝達されると、第１、第２出力バッファ１３、１５の論理しきい電圧と、第１、第２ノードＮＯ１、バーＮＯ１の等化レベルとが一致しているので、問題なく、第１、第２ノードＮＯ１、バーＮＯ１の電位がプルアップトランジスタ１７及びプルダウントランジスタ１９に伝達され、データが出力される。
【００２９】
以上のように、等化レベルと出力バッファの論理しきい電圧とを合致させられるため、従来の回路で問題だったグリッチ現象やデータ論理状態の認識時間の遅れを防止することが可能になる。この関係について容易に理解できるように、本実施例の回路における要部の電位状態を図３に示しておく。
【００３０】
上述の実施例においては、しきい電圧調節回路を、ＮＭＯＳトランジスタ及びＮＡＮＤゲートを使用して実現しているが、第１、第２出力バッファ１３、１５の論理しきい電圧と同じ論理しきい電圧を得ることが可能であれば、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、インバータ等を使用することもできる。例えば、しきい電圧調節回路２１２５、２３２７のＮＡＮＤゲート２５、２７の代わりにＡＮＤゲートを使用する場合には、適当な箇所にインバータを設け、チップエネーブル信号ＳＣは電源電圧レベルの信号として使用し、一方、ＮＯＲゲートやＯＲゲートを使用する場合には、反転させてチップエネーブル信号バーＳＣとし、接地電圧レベルの信号として使用すれば可能である（ＯＲゲートの場合には適当な箇所にインバータを設けるようにする）。
【００３１】
また、図２Ａに示すように、ＮＡＮＤゲートと並列にＮＭＯＳトランジスタを接続するようにしているが、このＮＭＯＳトランジスタを、等化時にＯＮとなるようにしたＰＭＯＳトランジスタやＣＭＯＳ回路にすることも可能である。
【００３２】
あるいは、上述の実施例においては、しきい電圧調節回路を第１、第２出力バッファ１３、１５とセンスアンプとの間に配置しているが、本発明はこれに限られるわけではなく、等化信号を入力として予めデータ線を等化するような回路であれば、その入力ステージに適用可能で、例えば、センスアンプとセンスアンプとの間や、センスアンプとマルチプレクサとの間にも適用できる。
【００３３】
【発明の効果】
以上述べてきたように本発明によれば、等化レベルが工程条件により変わってしまうような場合でも、その等化レベルを、工程条件によることなく、出力バッファの論理しきい電圧のレベルに強制的に合致させられるので、データ出力動作を高速化でき、また、データ出力回路の誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明に係るデータ出力回路の構成例を示す回路図。
【図２】Ａは、本発明によるしきい電圧調節回路の構成を示す回路図、Ｂは、そのしきい電圧調節回路の入出力の特性を示すグラフ。
【図３】図１に示すデータ出力回路の動作タイミングを示す波形図。
【図４】データ出力回路の従来例を示す回路図。
【図５】Ａは、従来のデータ出力回路において、等化レベルが出力バッファの論理しきい電圧より高い場合、Ｂは、等化レベルが出力バッファの論理しきい電圧より低い場合の動作タイミングをそれぞれ示す波形図。
【符号の説明】
１ メモリセル
２ センスアンプ（第１データ出力手段）
１３、１５ 出力バッファ（第２データ出力手段）
２１、２３ ＭＯＳトランジスタ
２５、２７ ＮＡＮＤゲート
２１２５、２３２７ しきい電圧調節回路
【産業上の利用分野】
本発明は半導体メモリ装置に関するもので、特に、センスアンプとデータ出力バッファとの間におけるノードの等化レベルを、出力バッファの論理しきい電圧に一致させることができるようなデータ出力回路を備える半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体メモリ装置において、メモリセルに記憶されたデータをチップの外部に伝送する際には、まず、ワードライン及びビットラインを選択し、それにより選択されたメモリセルに記憶されているデータをセンスアンプを介して読出した後、データ出力回路を通じてチップ外部に伝送するようになっている。
【０００３】
図４は、このようなメモリセルに記憶されたデータをチップ外部に出力するためのデータ出力回路の従来例を示す。この図４に示すように、メモリセル１に記憶されたデータは、センスアンプ２を介して増幅される。そして、センスアンプ２の出力は、それぞれ４個のＭＯＳトランジスタ３ａ、３ｂ、３ｃ、３ｄ及び５ａ、５ｂ、５ｃ、５ｄを用いて構成され、一対の選択制御信号ＭＳｉ、バーＭＳｉにより制御される選択回路３、５に入力される。
【０００４】
この選択回路３、５は、それぞれ、電源電圧Ｖｃｃ側に連結された二つのＰＭＯＳトランジスタ３ａ、３ｂ及び５ａ、５ｂと、接地電圧Ｖｓｓ側に連結された二つのＮＭＯＳトランジスタ３ｃ、３ｄ及び５ｃ、５ｄとで構成され、ＭＯＳトランジスタ３ａ、５ａのゲートに選択制御信号バーＭＳｉを、ＭＯＳトランジスタ３ｄ、５ｄのゲートに選択制御信号ＭＳｉを、そしてＭＯＳトランジスタ３ｂ、３ｃのゲートに配線Ｌのデータを、ＭＯＳトランジスタ５ｂ、５ｃのゲートに配線バーＬのデータを、それぞれ受けて動作するようになっている。それにより、選択制御信号ＭＳｉ及び配線Ｌのデータが両方とも論理“ハイ”、配線バーＬのデータが論理“ロウ”であれば、選択回路３のＭＯＳトランジスタ３ａ、３ｃ、３ｄがＯＮとなり、ＭＯＳトランジスタ３ｂがＯＦＦとなる。その結果、第１ノードＮＯ１の電位が論理“ロウ”の状態になり、一方、このとき第２ノードバーＮＯ１の電位は、選択回路５により論理“ハイ”の状態になる。
【０００５】
このような図４の回路では、データのセンシング速度を向上させるため、センスアンプ２からの出力データが第１ノードＮＯ１及び第２ノードバーＮＯ１に伝達される前に、これら第１、第２ノードＮＯ１、バーＮＯ１の電位は、等化トランジスタ１１により等化されるようになっている。この等化トランジスタ１１は、第１ノードＮＯ１と第２ノードバーＮＯ１との間にチャネルが設けられ、ゲートに印加されるアドレス遷移検出パルスである等化信号ＰＥＱに応答して、第１ノードＮＯ１及び第２ノードバーＮＯ１の各電位を等化する。
【０００６】
バッファエネーブル信号ＰＩＯが論理“ロウ”の場合、ＮＡＮＤゲートで構成された第１、第２出力バッファ１３、１５は、ディスエーブルの状態とされて論理“ハイ”を出力し、これが、第１、第２出力バッファ１３、１５の各出力端子に接続されたインバータを介して第３、第４ノードＮＯ２、バーＮＯ２に伝えられる。したがって、第３、第４ノードＮＯ２、バーＮＯ２の電位は論理“ロウ”になり、出力ステージのＮＭＯＳトランジスタ１７、１９（プルアップトランジスタ、プルダウントランジスタ）が両方ともＯＦＦとなって、データ出力はフローティング状態になる。
【０００７】
一方、バッファエネーブル信号ＰＩＯが論理“ハイ”になると、第１、第２出力バッファ１３、１５がエネーブルされ、上述のように第１ノードＮＯ１の電位が論理“ロウ”の状態ならば、第１出力バッファ１３の出力電位は論理“ハイ”、第２出力バッファ１５の出力電位は論理“ロウ”になり、したがって、出力ステージのＮＭＯＳトランジスタ１７がＯＦＦ、ＮＭＯＳトランジスタ１９がＯＮとなって、論理“ロウ”のデータを出力する。このように、第１、第２ノードＮＯ１、バーＮＯ１の電位は、それぞれ第１、第２出力バッファ１３、１５を通じて第３、第４ノードＮＯ２、バーＮＯ２に伝達されるようになっている。
【０００８】
しかしながら、このような回路においては、第１、第２ノードＮＯ１、バーＮＯ１の等化レベルが、出力バッファ１３、１５の論理しきい電圧と一致しない場合に問題がある。これを、図５Ａ及びＢを参照して具体的に説明する。
【０００９】
まず、図５Ａを参照して、等化レベルが、第１、第２出力バッファ１３、１５の論理しきい電圧（トリガレベル）より高い場合について説明する。このような場合、第１、第２ノードＮＯ１、バーＮＯ１の相補電位が等化されても、この等化電位は、第１、第２出力バッファ１３、１５の論理しきい電圧より高いために論理“ハイ”と認識され得る。このとき、バッファエネーブル信号ＰＩＯが論理“ハイ”になると、ＮＭＯＳトランジスタ１７、１９がＯＮとなるに従って一時的に出力にノイズが発生し、いわゆるグリッチ（glitch）現象を招くことになってしまう。
【００１０】
逆に、等化レベルが、第１、第２出力バッファ１３、１５の論理しきい電圧より低い場合を、図５Ｂを参照して説明する。この場合、等化レベルとなった第１、第２ノードＮＯ１、バーＮＯ１の電位が、センスアンプ２からの出力データにより電位差を生じるときに、第１、第２出力バッファ１３、１５のうちの該当する出力バッファが論理“ハイ”を認識する時間が、長引くことになる。したがって、バッファエネーブル信号ＰＩＯが論理“ハイ”となった後、第１、第２出力バッファ１３、１５の正常な動作までの時間が長くなり、半導体装置の全体的な動作速度低下の原因となる。尚、図５Ｂにおいて、このような出力遅延時間を“Ｔ”で表しており、その値は通常２ｎｓ程度となる。
【００１１】
このような問題を解決するためには、第１、第２ノードＮＯ１、バーＮＯ１の等化レベルを、第１、第２出力バッファ１３、１５の論理しきい電圧と一致させればよいが、この等化レベルと論理しきい電圧との一致については、製造工程中の多様な工程条件に依存するため、従来では、実現することが非常に困難であった。
【００１２】
【発明が解決しようとする課題】
したがって本発明の目的は、データ読出動作時に、誤動作を防止でき、より高速でデータを出力できるようなデータ出力回路を提供することにある。
【００１３】
また、本発明の他の目的は、論理しきい電圧と等化レベルとを簡単に一致させられるようなデータ出力回路を提供することにある。
【００１４】
さらに、本発明の他の目的は、データ出力動作時に、グリッチ現象の発生や出力の遅延現象を防止できるようなデータ出力バッファを提供することにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するために本発明では、データ出力手段と、このデータ出力手段の出力信号及びバッファエネーブル信号を入力とする論理ゲート手段と、を有する半導体メモリ装置において、
前記データ出力手段と前記論理ゲート手段との間に設けられ、前記データ出力手段の出力端における等化レベルを前記論理ゲート手段の論理しきい電圧のレベルに合致させるためのしきい電圧調節手段を備え、
前記しきい電圧調節手段は、
入力端が前記データ出力手段の出力端に接続され、前記論理ゲート手段と同じ動作特性を有する論理ゲートと、
前記論理ゲートの入力端及び出力端とを接続しゲートに等化信号が入力されるトランジスタとを備えてなり、
等化時は前記トランジスタのゲートに前記等化信号を供給して前記トランジスタを導通させることにより、前記論理ゲートの出力を前記論理ゲートの入力に帰還させて、前記データ出力手段の出力端における等化レベルを強制的に前記論理ゲート手段の論理しきい電圧と一致させるように構成されることを大きな特徴とする。
【００１７】
【実施例】
以下、本発明の実施例を添付の図面を参照して詳細に説明する。
【００１８】
まず、図１、図２Ａ及びＢを参照して、本発明によるデータ出力回路の構成例を具体的に説明する。センスアンプ２から出力される相補的出力信号は、選択回路３、５を介して、第１、第２出力バッファ１３、１５の各一入力端子と、第１、第２しきい電圧調節回路２１２５、２３２７とに共通に印加される。
【００１９】
等化トランジスタ１１は、第１ノードＮＯ１と第２ノードバーＮＯ１との間にチャネルが設けられ、ゲートに等化信号ＰＥＱを受けるＮＭＯＳトランジスタで構成される。尚、この例では、等化トランジスタ１１にＮＭＯＳトランジスタを使用しているが、ＰＭＯＳトランジスタを用いても実施可能である。その場合には、ゲートに、反転させた等化信号バーＰＥＱを印加するようにすればよい。
【００２０】
第１しきい電圧調節回路２１２５は第１ノードＮＯ１に、第２しきい電圧調節回路２３２７は第２ノードバーＮＯ１に、それぞれ接続されている。この第１、第２しきい電圧調節回路２１２５、２３２７は、ＮＭＯＳトランジスタ２１、２３とＮＡＮＤゲート２５、２７とでそれぞれ構成される。そして、ＮＡＮＤゲート２５、２７が、第１、第２出力バッファ１３、１５と同じ規格で、同一の論理しきい電圧を有するように設計されている。ＮＡＮＤゲート２５は、第１ノードＮＯ１の電位と電源電圧Ｖｃｃレベルのチップエネーブル信号ＣＳとを入力とし、ＮＡＮＤゲート２７は、第２ノードバーＮＯ１の電位とチップエネーブル信号ＣＳとを入力とする。また、ＮＭＯＳトランジスタ２１、２３は、等化信号ＰＥＱにより制御されるようになっており、ＮＭＯＳトランジスタ２１のチャネルは第１ノードＮＯ１とＮＡＮＤゲート２５の出力端子との間に、ＮＭＯＳトランジスタ２３のチャネルは第２ノードバーＮＯ１とＮＡＮＤゲート２７の出力端子との間に、それぞれ設けられている。
【００２１】
次に、このような構成に基づいて、その動作を説明する。
【００２２】
等化信号ＰＥＱが論理“ハイ”になると、等化トランジスタ１１と、第１、第２しきい電圧調節回路２１２５、２３２７のＮＭＯＳトランジスタ２１、２３とが、全部ＯＮとなる。そして、第１ノードＮＯ１の電位が、第１しきい電圧調節回路２１２５のＮＡＮＤゲート２５の一入力となると共に、第１出力バッファ１３の一入力となる。同様に、第２ノードバーＮＯ１の電位が、第２しきい電圧調節回路２３２７のＮＡＮＤゲート２７と第２出力バッファ１５とに入力される。その際、等化信号ＰＥＱがエネーブルの状態である場合には、バッファエネーブル信号ＰＩＯがディスエーブルされ、第１、第２出力バッファ１３、１５は非活性化の状態にある。この状態では、第１ノードＮＯ１及び第２ノードバーＮＯ１の各電位は、同じレベルに等化される。
【００２３】
このとき、チップエネーブル信号ＣＳが論理“ハイ”になると、ＮＡＮＤゲート２５、２７は活性化される。そして、ＮＡＮＤゲート２５、２７の出力が、ＮＭＯＳトランジスタ２１、２３のチャネルを通じて、第１、第２ノードＮＯ１、バーＮＯ１に伝達される。したがって、図２に示すように、ＮＭＯＳトランジスタ２１（２３）による負荷経路ａと、ＮＡＮＤゲート２５（２７）による負荷経路ｂとの合流点における電位が、第１ノードＮＯ１（第２ノードバーＮＯ１）の最終的な電位となる。この動作について、次により具体的に説明する。
【００２４】
簡単に言えば、ＮＡＮＤゲート２５、２７は、論理“ハイ”のチップエネーブル信号ＣＳにより、第１、第２ノードＮＯ１、バーＮＯ１の電位に応じて出力の論理状態の変化が可能とされ、それにより、第１、第２ノードＮＯ１、バーＮＯ１の電位は、第１、第２しきい電圧調節回路２１２５、２３２７での帰還的制御で補正される。
【００２５】
すなわち、第１ノードＮＯ１（第２ノードバーＮＯ１）の電位が、ＮＡＮＤゲート２５（２７）の論理しきい電圧より低いレベルであるときは、ＮＡＮＤゲート２５（２７）の出力は論理“ハイ”となり、反対に、論理しきい電圧より高いときには、ＮＡＮＤゲート２５（２７）の出力は論理“ロウ”となる。つまり、ＮＡＮＤゲート２５（２７）による負荷経路ｂの電位は、ＮＡＮＤゲート２５（２７）の論理しきい電圧の周辺で大幅に変化する。一方、ＮＭＯＳトランジスタ２１（２３）は、ゲートに等化信号ＰＥＱが印加されているので、等化周期中は常にＯＮの状態にあり、負荷経路ａでは入力に対して出力が線形的に比例する。ところが、ＮＭＯＳトランジスタ２１（２３）のチャネルは、ＮＡＮＤゲート２５（２７）の入力と出力との間に設けられているため、ＮＡＮＤゲート２５（２７）の入力が論理しきい電圧より低く、出力が論理“ハイ”の状態となる場合には、この論理“ハイ”の出力が、ＮＭＯＳトランジスタ２１（２３）のチャネルを経て、ＮＡＮＤゲート２５（２７）の入力、すなわち第１ノードＮＯ１（第２ノードバーＮＯ１）側へ伝えられることになり、その電位を上昇させる。この動作は、入力電圧が論理しきい電圧のレベルになるまで続くことになる。このように入力電圧が論理しきい電圧まで上昇すると、ＮＡＮＤゲート２５（２７）の出力は論理“ロウ”となり、そして、ＮＭＯＳトランジスタ２１のチャネルの両端の電位が一致するようになるとチャネル両端の電位平衡がなされ、第１ノードＮＯ１（第２ノードバーＮＯ１）の電位は安定的になる。
【００２６】
この反対に、第１ノードＮＯ１（第２ノードバーＮＯ１）の電位が、ＮＡＮＤゲート２５（２７）の論理しきい電圧より高いレベルであるときも、同様の帰還的制御により調節されることは、容易に理解できるであろう。
【００２７】
上記の説明から分かるように、第１、第２ノードＮＯ１、バーＮＯ１の等化電位は、ＮＡＮＤゲート２５、２７の論理しきい電圧のレベルに等しく設定されるようになっている。すなわち、図２Ｂに示す特性曲線Ｃａ、Ｃｂのように、負荷経路ａ及び負荷経路ｂの各電位は、交点Ｘ、つまりＮＡＮＤゲート２５、２７の論理しきい電圧Ｖｔｈで交差し、この交点Ｘにおける電位が、第１、第２ノードＮＯ１、バーＮＯ１の等化レベルになる。
【００２８】
上述したように、ＮＡＮＤゲート２５、２７と第１、第２出力バッファ１３、１５とは、その構成及び動作特性が同じなので、第１、第２出力バッファ１３、１５の論理しきい電圧と、ＮＡＮＤゲート２５、２７の論理しきい電圧とは一致している。したがって、上記のようにして等化レベルが設定された後、等化信号ＰＥＱ及びチップエネーブル信号ＣＳがディスエーブルされ、バッファエネーブル信号ＰＩＯがエネーブルされるとき、第１、第２ノードＮＯ１、バーＮＯ１の電位は、第１、第２出力バッファ１３、１５の論理しきい電圧のレベルに維持されている。そのため、センスアンプ２から出力されたデータが、第１ノードＮＯ１及び第２ノードバーＮＯ１に伝達されると、第１、第２出力バッファ１３、１５の論理しきい電圧と、第１、第２ノードＮＯ１、バーＮＯ１の等化レベルとが一致しているので、問題なく、第１、第２ノードＮＯ１、バーＮＯ１の電位がプルアップトランジスタ１７及びプルダウントランジスタ１９に伝達され、データが出力される。
【００２９】
以上のように、等化レベルと出力バッファの論理しきい電圧とを合致させられるため、従来の回路で問題だったグリッチ現象やデータ論理状態の認識時間の遅れを防止することが可能になる。この関係について容易に理解できるように、本実施例の回路における要部の電位状態を図３に示しておく。
【００３０】
上述の実施例においては、しきい電圧調節回路を、ＮＭＯＳトランジスタ及びＮＡＮＤゲートを使用して実現しているが、第１、第２出力バッファ１３、１５の論理しきい電圧と同じ論理しきい電圧を得ることが可能であれば、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、インバータ等を使用することもできる。例えば、しきい電圧調節回路２１２５、２３２７のＮＡＮＤゲート２５、２７の代わりにＡＮＤゲートを使用する場合には、適当な箇所にインバータを設け、チップエネーブル信号ＳＣは電源電圧レベルの信号として使用し、一方、ＮＯＲゲートやＯＲゲートを使用する場合には、反転させてチップエネーブル信号バーＳＣとし、接地電圧レベルの信号として使用すれば可能である（ＯＲゲートの場合には適当な箇所にインバータを設けるようにする）。
【００３１】
また、図２Ａに示すように、ＮＡＮＤゲートと並列にＮＭＯＳトランジスタを接続するようにしているが、このＮＭＯＳトランジスタを、等化時にＯＮとなるようにしたＰＭＯＳトランジスタやＣＭＯＳ回路にすることも可能である。
【００３２】
あるいは、上述の実施例においては、しきい電圧調節回路を第１、第２出力バッファ１３、１５とセンスアンプとの間に配置しているが、本発明はこれに限られるわけではなく、等化信号を入力として予めデータ線を等化するような回路であれば、その入力ステージに適用可能で、例えば、センスアンプとセンスアンプとの間や、センスアンプとマルチプレクサとの間にも適用できる。
【００３３】
【発明の効果】
以上述べてきたように本発明によれば、等化レベルが工程条件により変わってしまうような場合でも、その等化レベルを、工程条件によることなく、出力バッファの論理しきい電圧のレベルに強制的に合致させられるので、データ出力動作を高速化でき、また、データ出力回路の誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明に係るデータ出力回路の構成例を示す回路図。
【図２】Ａは、本発明によるしきい電圧調節回路の構成を示す回路図、Ｂは、そのしきい電圧調節回路の入出力の特性を示すグラフ。
【図３】図１に示すデータ出力回路の動作タイミングを示す波形図。
【図４】データ出力回路の従来例を示す回路図。
【図５】Ａは、従来のデータ出力回路において、等化レベルが出力バッファの論理しきい電圧より高い場合、Ｂは、等化レベルが出力バッファの論理しきい電圧より低い場合の動作タイミングをそれぞれ示す波形図。
【符号の説明】
１ メモリセル
２ センスアンプ（第１データ出力手段）
１３、１５ 出力バッファ（第２データ出力手段）
２１、２３ ＭＯＳトランジスタ
２５、２７ ＮＡＮＤゲート
２１２５、２３２７ しきい電圧調節回路
Claims (8)
- データ出力手段と、このデータ出力手段の出力信号及びバッファエネーブル信号を入力とする論理ゲート手段と、を有する半導体メモリ装置において、
前記データ出力手段と前記論理ゲート手段との間に設けられ、前記データ出力手段の出力端における等化レベルを前記論理ゲート手段の論理しきい電圧のレベルに合致させるためのしきい電圧調節手段を備え、
前記しきい電圧調節手段は、
入力端が前記データ出力手段の出力端に接続され、前記論理ゲート手段と同じ動作特性を有する論理ゲートと、
前記論理ゲートの入力端及び出力端とを接続しゲートに等化信号が入力されるトランジスタとを備えてなり、
等化時は前記トランジスタのゲートに前記等化信号を供給して前記トランジスタを導通させることにより、前記論理ゲートの出力を前記論理ゲートの入力に帰還させて、前記データ出力手段の出力端における等化レベルを強制的に前記論理ゲート手段の論理しきい電圧と一致させるように構成されることを特徴とする半導体メモリ装置。 - 前記データ出力手段及び前記論理ゲート手段が、それぞれ増幅器及びマルチプレクサである請求項１記載の半導体メモリ装置。
- 前記論理ゲートが、電源電圧レベルのチップエネーブル信号を一方の入力端に受けることで出力の論理状態の変化が可能となるＮＡＮＤゲート又はＡＮＤゲートであり、前記トランジスタが、ゲートに等化信号を受けるＮＭＯＳトランジスタである請求項１又は２記載の半導体メモリ装置。
- 前記論理ゲートが、接地電圧レベルのチップエネーブル信号を一方の入力端に受けることで出力の論理状態の変化が可能となるＮＯＲゲート又はＯＲゲートであり、前記トランジスタが、ゲートに反転された等化信号を受けるＰＭＯＳトランジスタである請求項１又は２記載の半導体メモリ装置。
- センスアンプからの出力に基づく相補データを受ける第１及び第２ノードと、前記第１ノードと前記第２ノードとの間に設けられ、等化信号によりスイッチング動作して前記第１及び第２ノードの電位を等化させる等化トランジスタと、前記第１ノードに一方の入力端が接続され、バッファエネーブル信号を他方の入力端に受ける第１論理ゲート手段と、前記第２ノードに一方の入力端が接続され、前記バッファエネーブル信号を他方の入力端に受ける第２論理ゲート手段と、を有する半導体メモリ装置のデータ出力回路において、
入力端が前記第１ノードに接続され、前記第１論理ゲート手段と同じ動作特性を有する第１の論理ゲートと、
前記第１の論理ゲートの入力端及び出力端とを接続しゲートに前記等化信号が入力される第１のトランジスタと、
入力端が前記第２ノードに接続され、前記第２論理ゲート手段と同じ動作特性を有する第２の論理ゲートと、
前記第２の論理ゲートの入力端及び出力端とを接続しゲートに前記等化信号が入力される第２のトランジスタと、
を用いて構成されたしきい電圧調節手段を備え、
等化時は前記第１及び第２のトランジスタのゲートに前記等化信号を供給して前記第１及び第２のトランジスタを導通させることにより、前記第１及び第２の論理ゲートの出力をそれぞれ前記第１及び第２の論理ゲートの入力に帰還させて、前記第１及び第２ノードの等化レベルを強制的に前記第１論理ゲート手段及び前記第２論理ゲート手段の論理しきい電圧と一致させるように構成されることを特徴とするデータ出力回路。 - 前記しきい電圧調節手段の前記第１及び第２の論理ゲートが、前記第１及び第２論理ゲート手段と同じ論理しきい電圧を有するようにされている請求項５記載のデータ出力回路。
- 前記しきい電圧調節手段の前記第１及び第２の論理ゲートが、電源電圧レベルの制御信号により出力の論理状態の変化が可能となるＮＡＮＤゲート又はＡＮＤゲートであり、前記しきい電圧調節手段の前記第１及び第２のトランジスタが、ゲートに等化信号を受けるＮＭＯＳトランジスタである請求項６記載のデータ出力回路。
- 前記しきい電圧調節手段の前記第１及び第２の論理ゲートが、接地電圧レベルの制御信号により出力の論理状態の変化が可能となるＮＯＲゲート又はＯＲゲートであり、前記しきい電圧調節手段の前記第１及び第２のトランジスタが、ゲートに反転された等化信号を受けるＰＭＯＳトランジスタである請求項６記載のデータ出力回路。
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