JPH04297119A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH04297119A
JPH04297119A JP3150195A JP15019591A JPH04297119A JP H04297119 A JPH04297119 A JP H04297119A JP 3150195 A JP3150195 A JP 3150195A JP 15019591 A JP15019591 A JP 15019591A JP H04297119 A JPH04297119 A JP H04297119A
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circuit
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voltage
supplied
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JP3150195A
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Inventor
Shinji Fujii
真二 藤井
Tadahiro Kuroda
忠広 黒田
Kenji Matsuo
松尾　研二
Ayako Hirata
平田　彩子
Toshiyuki Fukunaga
福永　敏幸
Kazuhiko Kasai
和彦 笠井
Masahiro Kimura
昌浩 木村
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/023—Shaping pulses by amplifying using field effect transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えば、信号の入力
回路やメモリの読出し回路などに使用されるセンスアン
プ、さらに、メモリのアドレス信号の変化を検出するア
ドレス遷移検出器（ａｄｄｒｅｓｓ　ｔｒｎｓｉｔｉｏ
ｎ　ｄｅｔｅｃｔｏｒ）等に適用される半導体集積回路
に関する。
【０００２】
【従来の技術】図２４は、従来の入力回路を示すもので
ある。この入力回路は、比較器とＣＭＯＳインバータ回
路によって構成された出力回路（以下、ＣＭＯＳ出力回
路と称す）とによって構成されている。
【０００３】比較器１０は差動増幅器によって構成され
ている。すなわち、比較器１０を構成するＰチャネルト
ランジスタ１２のゲートには入力電圧Ｖｉｎが供給され
、Ｐチャネルトランジスタ１２のゲートには基準電圧Ｖ
ｒｅｆ　が供給されている。これらＰチャネルトランジ
スタ１１、１２の各ソースは電流源を構成するＰチャネ
ルトランジスタ１３を介して電源ＶＤＤに接続され、各
ドレインはＮチャネルトランジスタ１４、１５の各ドレ
インに接続されている。これらＮチャネルトランジスタ
１４、１５の各ゲートは互いに接続されるとともに、Ｎ
チャネルトランジスタ１４のドレインに接続され、各ソ
ースはそれぞれ接地されている。前記Ｎチャネルトラン
ジスタ１５のドレインとＰチャネルトランジスタ１２の
ドレインの相互接続点には、出力バッファＯＢとしての
インバータ回路１６、１７が直列接続されている。
【０００４】一方、電流源を構成する前記Ｐチャネルト
ランジスタ１２のゲートには、Ｐチャネルトランジスタ
１８のゲートが接続されている。このＰチャネルトラン
ジスタ１８のソースは電源ＶＤＤに接続され、ドレイン
はゲートに接続されるとともに、抵抗１９を介してＮチ
ャネルトランジスタ２０のドレインに接続されている。 このＮチャネルトランジスタ２０のソースは接地され、
ゲートは図示せぬ一定のバイアス電源に接続されている
。 上記構成において、基準電圧Ｖｒｅｆ　として入力回路
の閾値に等しい電圧を供給すれば、正確な閾値によって
動作可能である。
【０００５】
【発明が解決しようとする課題】ところで、上記構成の
入力回路は、半導体の製造プロセスの変動によって、Ｐ
チャネルトランジスタおよびＮチャネルトランジスタの
閾値ＶｔｈＰ　、ＶｔｈＮ　が変化すると、入力電圧Ｖ
ｉｎのハイレベルからローレベルに変化する場合の応答
時間ｔｐＬＨ、およびローレベルからハイレベルに変化
する場合の応答時間ｔｐＨＬが変化し、これらの差Δｔ
ｐ＝｜ｔｐＬＨ−ｔｐＨＬ｜が大きくなる。
【０００６】図２５は、その様子を示すものである。同
図（ａ）に示すごとく、入力電圧Ｖｉｎがハイレベルか
らローレベル、あるいはローレベルからハイレベルに変
化した場合、比較器１０の出力電圧Ｖｃは、同図（ｂ）
に示すようになる。ここで、製造プロセスによる変動に
よって出力バッファを構成するインバータ回路１６の閾
値Ｖｔｈｃ　が比較器１０の動作点Ａよりも高くなった
場合、インバータ回路１７の出力電圧Ｖｏｕｔ　は、同
図（ｃ）に示すようになる。すなわち、応答時間ｔｐＨ
Ｌ、ｔｐＬＨが大きくなるとともに、これらの差Δｔｐ
も大きくなる。
【０００７】図２６、図２７は、図２５に示す入力回路
を周知のＳＰＩＣＥ（カリフォルニア大学で開発された
回路シュミレータ）によってシュミレートした結果を示
すものであり、入力電圧に対する出力信号を示している
。シュミレートの条件は、各トランジスタのチャネル長
を標準より、例えば０．２　μｍ　程度長く設定すると
ともに、Ｐチャネルトランジスタの閾値ＶｔｈＰ　を標
準より例えば０．２５Ｖ　低く設定し、Ｎチャネルトラ
ンジスタの閾値ＶｔｈＮ　を標準より例えば０．２５Ｖ
　高く設定している。また、電源ＶＤＤは４．７５Ｖ　
である。
【０００８】図２６に示すごとく、入力電圧の立ち上が
りに対する出力信号の応答時間ｔｐＬＨは３．８ｎｓ　
であり、図２７に示すごとく、入力電圧の立ち下がりに
対する出力信号の応答時間ｔｐＨＬは１．８ｎｓ　であ
る。したがって、これらの差は ｜ｔｐＬＨ−ｔｐＨＬ｜＝２．６ｎｓ であった。
【０００９】上記応答時間ｔｐＨＬ、ｔｐＬＨを小さく
する対策としては、図２５（ｂ）に示す比較器１０の出
力電圧の傾きを急にすることが考えられる。しかし、こ
の場合、電流源の電流値を過大としなければならないた
め、実現が不可能なものである。この発明は、上記課題
を解決するためになされたものであり、その目的とする
ところは、製造プロセスのばらつきや、電源電圧、周囲
温度の変動を補償することができ、常に最高速で動作す
ることが可能な半導体集積回路を提供しようとするもの
である。
【００１０】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１、第２の入力端および電流源回路を
有し、前記第１の入力端に供給された第１の入力電圧、
第２の入力端に供給される第２の入力電圧との差電圧を
出力する比較器と、この比較器の出力電圧が供給される
論理回路によって構成された出力回路と、この出力回路
とほぼ同一のディメンジョン比とされ、出力回路の閾値
電圧と等しい電圧または出力回路の閾値電圧と設計マー
ジンを加えた電圧を発生する電圧発生回路と、この電圧
発生回路によって発生された電圧に応じて、前記電流源
回路の電流量を制御し、前記第１の入力端に供給される
第１の入力電圧が、第２の入力端に供給される第２の入
力電圧と等しくなるとき、前記比較器の出力電圧を前記
出力回路の閾値電圧と等しいかまたはほぼ等しくなるよ
う補正する補正回路とを設けている。
【００１１】さら、この発明は、第１、第２の入力端お
よび第１の電流源回路を有し、前記第１の入力端に供給
された入力電圧、第２の入力端に供給される基準電圧と
の差電圧を出力する第１の比較器と、この第１の比較器
の出力電圧が供給されるインバータ回路によって構成さ
れた出力回路と、この出力回路とほぼ同一のディメンジ
ョン比とされ、出力回路の閾値電圧と等しい電圧を発生
する電圧発生回路と、第３、第４の入力端および第２の
電流源回路を有し、前記第３、第４の入力端に前記基準
電圧が供給され、これらの差電圧を出力する第２の比較
器と、この第２の比較器の出力電圧、および前記電圧発
生回路によって発生された電圧の差電圧を求め、この差
電圧に応じて、前記第１、第２の電流源回路の電流量を
制御し、前記第１の入力端に供給される入力電圧が、第
２の入力端に供給される基準電圧と等しくなるとき、前
記第１の比較器の出力電圧を前記出力回路の閾値電圧と
等しくなるよう補正する第３の比較器とを設けている。
【００１２】また、この発明は、２つの入力端に相補信
号が供給され、これら相補信号の差電圧を出力するとと
もに、バイアス電流の制御入力端を有する第１の比較器
と、この第１の比較器の出力信号が供給される論理回路
によって構成された出力回路と、２つの入力端に第１の
比較器に前記相補信号が入力されない待機時の入力電位
が供給され、これら入力電位の差電圧を出力するととも
に、バイアス電流の制御入力端を有する第２の比較器と
、前記出力回路の閾値と設計マージンを加えた電圧を発
生する基準電位発生回路と、反転入力端、非反転入力端
に前記第２の比較器の出力電圧と前記基準電位発生回路
の出力電圧がそれぞれ供給され、これら出力電圧の差電
圧を前記第１、第２の比較器の制御入力端に供給する第
３の比較器とを具備し、前記第３の比較器の出力電位が
高くなると前記第１、第２の比較器の待機時の出力電位
が高くなり、前記第３の比較器の出力電位を低くすると
待機時の出力電位が低くなる場合は、前記第２の比較器
の出力を第３の比較器の反転入力端に接続するとともに
、前記基準電位発生回路の出力を第３の比較器の非反転
入力端にそれぞれ接続し、前記第３の比較器の出力電位
が高くなると前記待機時の出力電位が低くなり、前記第
３の比較器の出力電位が低くなると、前記待機時の出力
電位が高くなる場合は、前記第２の比較器の出力を前記
第３の比較器の非反転入力端に、上記基準電位発生回路
の出力を第３の比較器の反転入力端にそれぞれ接続して
いる。
【００１３】さらに、この発明は、アドレス信号のエッ
ジを検出するエッジ検出回路と、入力端および電流源回
路を有し、前記入力端に供給された前記エッジ検出回路
からの出力信号を増幅して出力する第１の増幅器と、こ
の第１の増幅器の出力電圧が供給されるインバータ回路
によって構成された出力回路と、この出力回路とほぼ同
一のディメンジョン比とされ、出力回路の閾値電圧と設
計マージンを加えた電圧を発生する電圧発生回路と、前
記第１の増幅器と同様に電流源回路を有し、前記第１の
増幅器の信号が供給されていない待機時の電圧を出力す
る第２の増幅器と、この第２の増幅器の出力電圧、およ
び前記電圧発生回路によって発生された電圧の差電圧を
求め、この差電圧に応じて、前記電流源回路の電流量を
制御する比較器とを設けている。
【００１４】
【作用】すなわち、この発明は、補正回路によって、比
較器の入力電圧が基準電圧に等しくなったとき、比較器
の出力電圧を出力回路の閾値電圧と等しくなるように制
御している。したがって、この発明を比較器と出力回路
によって構成された入力回路に適用した場合、製造プロ
セスの変動が生じた場合においても、入力電圧の立ち上
がりに対する出力信号の応答時間ｔｐＬＨ、および入力
電圧の立ち下がりに対する出力信号の応答時間ｔｐＨＬ
の変動を減少することができる。
【００１５】さらに、この発明は、第２の比較器の２つ
の入力端に第１の比較器の待機時の入力信号電位（Ｖｉ
ｎ．０）を供給し、第２の比較器の出力電位と出力回路
の閾値（Ｖｔｈ．ｃ）に設計マージン（Δｖ０　）を加
えた電位Ｖｓｅｎｓｅ．０　＝Ｖｔｈ．ｃ＋Δｖ０　）
とを第３の比較器の２つの入力端に供給し、第３の比較
器の出力電位を第１、第２の比較器のバイアス電流制御
入力端に供給している。 つまり、第２の比較器〜第３の比較器の入出力〜第２の
比較器のバイアス電流制御入力端が負帰還ループとなる
ように、第３の比較器の入力の極性を設定することによ
り、第１の比較器の待機時における出力電位Ｖｓｅｎｓ
ｅ．０　を出力回路の閾値（Ｖｔｈ．ｃ＋Δｖ０　）近
傍に自動的に設定することができる。したがって、この
発明を入力回路、センスアンプ、アドレス遷移検出器等
に適用した場合、製造プロセスのばらつきや、電源電圧
、周囲温度の変動を補償することができ、常に最高速で
これらの回路を動作することができる。
【００１６】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
【００１７】図１はこの発明を入力回路に適用した場合
を示すものである。同図において、第１の比較器Ｃ１を
構成するＰチャネルトランジスタ２２のゲートには入力
電圧Ｖｉｎが供給され、Ｐチャネルトランジスタ２３の
ゲートには後述する第２の比較器Ｃ２から基準電圧Ｖｒ
ｅｆ　が供給されている。これらＰチャネルトランジス
タ２２、２３の各ソースは電流源を構成するＰチャネル
トランジスタ２４を介して電源ＶＤＤに接続され、各ド
レインはＮチャネルトランジスタ２５、２６の各ドレイ
ンに接続されている。これらＮチャネルトランジスタ２
５、２６の各ゲートは互いに接続されるとともに、Ｎチ
ャネルトランジスタ２５のドレインに接続され、各ソー
スはそれぞれ接地されている。前記Ｎチャネルトランジ
スタ２６のドレインとＰチャネルトランジスタ２３のド
レインの相互接続点には、ＣＭＯＳ出力回路ＯＢとして
のＣＭＯＳ構造のインバータ回路２７、２８が直列接続
されている。
【００１８】一方、補正回路２９には、第２の比較器Ｃ
２が設けられている。この第２の比較器Ｃ２を構成する
Ｐチャネルトランジスタ３１、３２の各ゲートには基準
電圧Ｖｒｅｆ　が供給されている。これらＰチャネルト
ランジスタ３１、３２の各ソースは電流源を構成するＰ
チャネルトランジスタ３３を介して電源ＶＤＤに接続さ
れ、各ドレインはＮチャネルトランジスタ３４、３５の
各ドレインに接続されている。これらＮチャネルトラン
ジスタ３４、３５の各ゲートは互いに接続されるととも
に、Ｎチャネルトランジスタ３４のドレインに接続され
、各ソースはそれぞれ接地されている。前記Ｎチャネル
トランジスタ３５のドレインとＰチャネルトランジスタ
３２のドレインの相互接続点には、第３の比較器Ｃ３の
非反転入力端が接続されている。この第３の比較器Ｃ３
の反転入力端には、ＣＭＯＳ構造のインバータ回路３７
の入出力端が接続されている。このインバータ回路３７
は基準電位発生回路Ｖｐを構成している。前記第３の比
較器Ｃ３の出力端は電流源を構成する前記Ｐチャネルト
ランジスタ２４および３３のゲートに接続されている。 前記インバータ回路３７は前記インバータ回路２７とほ
ぼ同ディメンジョン比とされている。すなわち、これら
インバータ回路３７、２７はチャネル幅の比がほぼ同一
とされている。
【００１９】図２は、前記第３の比較器Ｃ３を示すもの
であり、Ｐチャネルトランジスタ４１のゲートは非反転
入力端とされ、Ｐチャネルトランジスタ４２のゲートは
反転入力端とされている。Ｐチャネルトランジスタ４１
、４２のソースと電源ＶＤＤの相互間に設けられたＰチ
ャネルトランジスタ４３のゲートは、一定のバイアス電
源に接続されている。Ｎチャネルトランジスタ４４、４
５のうちＮチャネルトランジスタ４５のドレインとＰチ
ャネルトランジスタ４２のドレインの接続点は出力端と
されている。
【００２０】上記構成において、図３を参照して動作に
ついて説明する。インバータ回路３７はインバータ回路
２７とほぼ同一のディメンジョン比とされており、第３
の比較器Ｃ３の反転入力端には、インバータ回路３７よ
り、インバータ回路２７の回路閾値に等しい電圧が供給
されている。第３の比較器Ｃ３の出力電圧は、第１、第
２の比較器Ｃ１、Ｃ２の電流源を構成するＰチャネルト
ランジスタ２４、３３のゲートに接続されているため、
第３の比較器Ｃ３の両入力端は導電位となるように制御
され、イマジナリーショート状態となる。このように、
トランジスタ２４とトランジスタ３３のゲートに同一の
電位が供給され、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ　
が等しくなった場合、第１の比較器Ｃ１の動作点はイン
バータ回路２７の回路閾値となる。
【００２１】すなわち、製造プロセスの変動により、イ
ンバータ回路２７のチャネル長が長くなった場合、その
閾値Ｖｔｈｃ　が上昇する。この場合、同一のディメン
ジョン比のインバータ回路３７のチャネル長も長くなっ
ているため、この閾値Ｖｔｈｃ　も上昇する。したがっ
て、第３の比較器Ｃ３の出力電圧はインバータ回路２７
等のチャネル長が標準の場合に比べて低下するため、第
１、第２の比較器Ｃ１、Ｃ２のトランジスタ２４、３３
の電流量が増加する。よって、第１の比較器Ｃ１の動作
点が上昇する。つまり、第１の比較器Ｃ１の出力電圧Ｖ
ｃは、図３（ｂ）に点線で示す製造プロセスの変動がな
い場合に比べて、動作点Ａが上昇し、インバータ回路２
７の閾値Ｖｔｈｃ　と等しくなる。したがって、同図（
ｃ）に示すごとく、入力電圧Ｖｉｎがハイレベルからロ
ーレベルに変化する場合の応答時間ｔｐＬＨ、およびロ
ーレベルからハイレベルに変化する場合の応答時間ｔｐ
ＨＬをほぼ等しくすることができる。
【００２２】図４、図５は、図１に示す入力回路を周知
の回路シュミレータＳＰＩＣＥによってシュミレートし
た結果を示すものであり、入力電圧に対する出力信号を
示している。シュミレートの条件は、図２６、図２７に
示す場合と同様である。
【００２３】図４に示すごとく、入力電圧Ｖｉｎの立ち
上がりに対する出力電圧Ｖｏｕｔ　の応答時間ｔｐＬＨ
は２．０ｎｓ　であり、図５に示すごとく、入力電圧Ｖ
ｉｎの立ち下がりに対する出力電圧Ｖｏｕｔ　の応答時
間ｔｐＨＬは２．３ｎｓ　である。したがって、これら
の差は ｜ｔｐＬＨ−ｔｐＨＬ｜＝０．３ｎｓ であり、従来に比べて十分小さな値とすることができる
。しかも、ｔｐＨＬは２．３ｎｓ　であり、従来に比べ
て１．５ｎｓ　も高速化することができる。次に、この
発明の第２の実施例について説明する。
【００２４】図６は、この発明をカレントミラー形セン
スアンプに適用した場合を示すものである。このセンス
アンプは第１乃至第３の比較器Ｃ１、Ｃ２、Ｃ３によっ
て構成されている。
【００２５】第１の比較器Ｃ１において、電源ＶＤＤに
は、ＰチャネルトランジスタＰ１、Ｐ２のソースがそれ
ぞれ接続されている。これらＰチャネルトランジスタＰ
１、Ｐ２のベースは互いに接続されている。Ｐチャネル
トランジスタＰ１のドレインに接続されている。これら
ＰチャネルトランジスタＰ１、Ｐ２のドレインはＮチャ
ネルトランジスタＮ１、Ｎ２のドレインに接続されてい
る。ＰチャネルトランジスタＰ１とＮチャネルトランジ
スタＮ１の接続ノードｎ１は、前記Ｐチャネルトランジ
スタＰ１、Ｐ２のベースに接続され、Ｐチャネルトラン
ジスタＰ２とＮチャネルトランジスタＮ２の接続ノード
ｎ２は、ＣＭＯＳ出力回路ＯＢに接続されている。
【００２６】前記ＮチャネルトランジスタＮ１、Ｎ２の
ゲートはそれぞれ入力端子Ｉｎ（＋），Ｉｎ（−）　に
接続されている。このセンスアンプを例えばＳＲＡＭの
読出し回路に用いる場合、これら入力端子Ｉｎ（＋）　
，Ｉｎ（−）　は図示せぬビット線ＢＬ、／ＢＬにそれ
ぞれ接続される。これらＮチャネルトランジスタＮ１、
Ｎ２のソースは互いに接続されている。この接続ノード
ｎ３はＮチャネルトランジスタＮ３のドレインに接続さ
れる。このトランジスタＮ３のゲートには、センスアン
プをアクティブとする信号φＳＥが供給され、ソースは
ＮチャネルトランジスタＮ４のドレインに接続される。 このトランジスタＮ４のソースは接地されている。
【００２７】一方、第２の比較器Ｃ２において、電源Ｖ
ＤＤには、ＰチャネルトランジスタＰ３、Ｐ４のソース
がそれぞれ接続されている。これらＰチャネルトランジ
スタＰ３、Ｐ４のベースは互いに接続されている。Ｐチ
ャネルトランジスタＰ３のドレインに接続されている。 これらＰチャネルトランジスタＰ３、Ｐ４のドレインは
ＮチャネルトランジスタＮ５、Ｎ６のドレインに接続さ
れている。ＰチャネルトランジスタＰ３とＮチャネルト
ランジスタＮ５の接続ノードｎ４は、前記Ｐチャネルト
ランジスタＰ３、Ｐ４のベースに接続され、Ｐチャネル
トランジスタＰ４とＮチャネルトランジスタＮ６の接続
ノードｎ５は、比較器Ｃ３の非反転入力端に接続されて
いる。この比較器Ｃ３の反転入力端には、基準電位発生
回路Ｖｐが接続されている。この基準電位発生回路Ｖｐ
は、第１の比較器の所望する待機時の出力電位に相当す
る電位、すなわち、ＣＭＯＳ出力回路ＯＢの閾値Ｖｔｈ
．ｃに設計マージンΔｖ０　を加えた電位Ｖｔｈ．ｃ＋
Δｖ０　を出力するものである。
【００２８】前記ＮチャネルトランジスタＮ５、Ｎ６の
ゲートは、それぞれ前記第１の比較器Ｃ１の待機時入力
電圧に相当する電位Ｖｉｎ．０が供給されている。これ
らＮチャネルトランジスタＮ５、Ｎ６のソースはＮチャ
ネルトランジスタＮ７のドレインに接続されている。こ
のトランジスタＮ７のゲートは、電源ＶＤＤに接続され
、ソースはＮチャネルトランジスタＮ８のドレインに接
続される。このトランジスタＮ８のソースは接地され、
ゲートは前記ＮチャネルトランジスタＮ４のゲートとも
に、前記第３の比較器Ｃ３の出力端に接続されている。
【００２９】図７は、第１および第３の比較器Ｃ１、Ｃ
３の静特性を示すものである。第１の比較器Ｃ１と第２
の比較器Ｃ２は、全く同一の回路構成および素子寸法と
するか、第１の比較器Ｃ１の素子寸法に比例して、第２
の比較器Ｃ２の素子寸法を縮小あるいは拡大することが
望ましい。
【００３０】第１および第２の比較器Ｃ１、Ｃ２の電流
制御用トランジスタＮ４、Ｎ８のゲート電位Ｖｂｉａｓ
が高くなると、直流バイアス電流２ｉ０　が増え、図７
から明らかなように、待機時の第１および第２比較器Ｃ
１、Ｃ２の出力電位Ｖｓｅｎｓｅ．０　は低くなる。逆
に、Ｖｂｉａｓが低くなるとＶｓｅｎｓｅ．０　は高く
なる。
【００３１】今、第１の比較器Ｃ１の出力電位、すなわ
ち第２の比較器Ｃ２の出力電位Ｖｓｅｎｓｅ．０　が基
準電位Ｖｔｈ．ｃ＋Δｖ０　よりも高かったとする。こ
のとき、第３の比較器Ｃ３の出力電位Ｖｂｉａｓは上昇
し、Ｖｓｅｎｓｅ．０　は下降する。逆に、第１の比較
器Ｃ１の出力電位、すなわち第２の比較器Ｃ２の出力電
位Ｖｓｅｎｓｅ．０　がＶｔｈ．ｃ＋Δｖ０　よりも低
い場合、第３の比較器Ｃ３の出力電位Ｖｂｉａｓは下降
し、Ｖｓｅｎｓｅ．０は上昇する。このようにして、Ｖ
ｓｅｎｓｅ．０　＝Ｖｔｈ．ｃ＋Δｖ０　となったとこ
ろで平衡する。 これはプロセスのばらつきや電源電圧、周囲温度の変動
に依存せず、第３の比較器Ｃ３が理想的に動作する範囲
内である限り常に成立する。
【００３２】図８は、基準電位Ｖｔｈ．ｃ＋Δｖ０　を
発生する回路を示すものである。この回路は、例えばＣ
ＭＯＳ出力回路ＯＢと同一に、電流通路が直列接続され
たＰチャネルトランジスタＷＰ　とＮチャネルトランジ
スタＷＮ　のドレインとゲートを短絡したものである。 これらトランジスタＷＰ　、ＷＮ　のゲート幅は、上記
ＣＭＯＳ出力回路ＯＢと同一、もしくはこれと比例して
縮小あるいは拡大した場合、発生される電位はＶｔｈ．
ｃに等しくなる。したがって、縮小時にはその消費電流
も小さくなる。トランジスタＷＰ　とＷＮ　の素子寸法
の比ＷＰ　／ＷＮ　を上記ＣＭＯＳ出力回路ＯＢに比べ
て大きくすると、発生される電位は閾値Ｖｔｈ．ｃより
も高くなる（Δｖ０　＞０）。逆に、素子寸法の比ＷＰ
　／ＷＮ　を上記ＣＭＯＳ出力回路ＯＢに比べて小さく
すると、閾値Ｖｔｈ．ｃよりも低くなる（Δｖ０　＜０
）。
【００３３】このように、素子寸法（ＷＰ　，ＷＮ　）
の調整で所望の設計マージン（Δｖ０　）を簡単に設定
できる。また、この回路は上記ＣＭＯＳ出力回路ＯＢと
同一としているため、製造プロセスのばらつきや、電源
電圧、周囲温度が変動した場合においても、上記ＣＭＯ
Ｓ出力回路ＯＢと同様に特性が変動する。したがって、
生成される電位Ｖｔｈ．ｃ＋Δｖ０　は、上記変動を補
償でき、常にＣＭＯＳ出力回路ＯＢの閾値近傍に、第３
の比較器Ｃ３の入力待機時出力電位を設定することがで
きる。
【００３４】図９は、この発明の第３の実施例を示すも
のである。この実施例は、図６に示す回路のトランジス
タの導電型を変えたものであり、図６と作用および効果
は同一である。
【００３５】図１０は、図９に示す回路の比較器の静特
性を示すものである。同図より明らかなように、第１、
第２の比較器Ｃ１、Ｃ２の電流制御Ｐチャネルトランジ
スタＰ４、Ｐ８のゲート電位（Ｖｂｉａｓ）を高くし、
比較器のバイアス電流２ｉ０　を小さくするとＶｓｅｎ
ｓｅ．０　は低くなり、逆にＶｂｉａｓを低くしてバイ
アス電流２ｉ０　を大きくすると、Ｖｓｅｎｓｅ．０　
は高くなる。したがって、図９に示す回路において、第
１の比較器Ｃ１の出力電位、すなわち、第２の比較器Ｃ
２の出力電位Ｖｓｅｎｓｅ．０　がＶｔｈ．ｃ＋Δｖ０
　よりも高いと、第３の比較器Ｃ３の出力電位Ｖｂｉａ
ｓは上昇する。これに伴って、バイアス電流２ｉ０　が
小さくなり、出力電位Ｖｓｅｎｓｅ．０　は下降する。 逆に、出力電位Ｖｓｅｎｓｅ．０　がＶｔｈ．ｃ＋Δｖ
０　よりも低いと、第３の比較器Ｃ３の出力電位Ｖｂｉ
ａｓは下降し、出力電位Ｖｓｅｎｓｅ．０　は上昇する
。このようにして、Ｖｓｅｎｓｅ．０　＝Ｖｔｈ．ｃ＋
Δｖ０　となったところで平衡する。図１１は、この発
明の第４の実施例を示すものである。図６に示す回路と
同一部分には、同一符号を付し異なる部分についてのみ
説明する。
【００３６】この実施例は、図６に示す回路と、第１の
比較器Ｃ１の構成が相違する。すなわち、第１の比較器
Ｃ１は、一対の比較器Ｃ１ａ、Ｃ１ｂを対称に配設して
構成されている。比較器Ｃ１ｂにおいて、比較器Ｃ１ａ
と同一部分には添字ａを付して示す。相補出力端として
のＰチャネルトランジスタＰ１、Ｐ１ａとＮチャネルト
ランジスタＮ１、Ｎ１ａの各接続ノードｎ１、ｎ１ａは
、ＣＭＯＳ出力回路ＯＢに接続されている。すなわち、
各接続ノードｎ１、ｎ１ａは、フリップ・フロップ回路
ＦＦを構成するナンド回路ＮＡ１、ＮＡ２の一方入力端
にそれぞれ接続されている。これらナンド回路ＮＡ１、
ＮＡ２の出力端には、インバータ回路ＩＶ１、ＩＶ２が
接続されている。
【００３７】この回路の基本的な動作は、図６に示す回
路と同様である。すなわち、センスアンプをアクティブ
とする信号φＳＥがハイレベルの場合、相補入力信号の
待ち状態である。この状態において、ノードｎ１とｎ１
ａの電位は、Ｖｓｅｎｓｅ．０　＝Ｖｔｈ．ｃ＋Δｖ０
　（Δｖ０　＞０）とされている。つまり、相補信号入
力端Ｉｎ（＋）　，Ｉｎ（−）　にＶｉｎ（＋）　＝Ｖ
ｉｎ（−）　＝Ｖｉｎ．０が入力された状態で、共にＣ
ＭＯＳ出力回路ＯＢの閾値Ｖｔｈ．ｃよりも設計マージ
ンΔｖ０　分だけ高く設計されている。相補信号入力時
は、ノードｎ１あるいはｎ１ａのいずれか一方がＶｔｈ
．ｃを越え、ＣＭＯＳ出力回路ＯＢの出力電位を反転し
信号を伝播する。この後、再度相補入力信号が待機時の
状態になると、ノードｎ１とｎ１ａの電位はＶｓｅｎｓ
ｅ．０　に戻り、出力電位はフリップフロップＦＦに保
持される。この実施例によっても、高速動作が可能なセ
ンスアンプを構成できる。
【００３８】尚、第３の実施例において、第２の比較器
Ｃ２は、第１の比較器Ｃ１を構成する一対の比較器の一
方のみを用いた。しかし、第２の比較器Ｃ２を第１の比
較器Ｃ１と同様一対の比較器によって構成し、その一方
のみの出力、もしくは両方の出力を短絡して第３の比較
器Ｃ３の入力としてもよい。
【００３９】また、ＣＭＯＳ出力回路ＯＢはフリップ・
フロップ回路ＦＦによって、閾値を設定しているが、こ
の代わりに、２入力ナンド回路の２入力と出力とを短絡
した回路、あるいは同一のフリップフロップ回路ＦＦの
２入力と２出力を短絡した回路を用いることも可能であ
る。
【００４０】図１２は、図１１に示すこの発明の回路（
Ａ）と、この回路の第２、第３の比較器Ｃ２、Ｃ３を除
いた第１の比較器Ｃ１のみの従来の回路（Ｂ）の特性を
ＳＰＩＣＥによってシミュレーションした結果を示すも
のである。同図より、これら回路（Ａ）（Ｂ）のプロセ
スや電源電圧を変動して、特性をシミュレーションした
場合、以下のように、この発明の効果を確認できる。
【００４１】（１）従来の回路（Ｂ）では、プロセスの
ばらつきや電源電圧の緩い変動などにより、比較器の出
力電位Ｖｓｅｎｓｅ．０　やＣＭＯＳ出力回路の閾値Ｖ
ｔｈ．ｃが大きく変動する。このため、ノイズによって
マージンがなくなったり、信号伝搬に要した総遅延時間
ｔｐｄのばらつきが大きい。しかし、この発明の回路（
Ａ）では、これらの変動が補償され、常に、出力電位Ｖ
ｓｅｎｓｅ．０　と閾値Ｖｔｈ．ｃの差がほぼ一定とな
るように、自動調整されている。この結果、総遅延時間
ｔｐｄのばらつきが小さく、常に、一定のノイズマージ
ンが確保されている。
【００４２】（２）従来の回路（Ｂ）において、比較器
の出力Ｖｓｅｎｓｅ．０　とＣＭＯＳ出力回路の閾値Ｖ
ｔｈ．ｃは、それぞれの素子の寸法を別々に調整して、
Ｖｓｅｎｓｅ．０　とＶｔｈ．ｃがほぼ等しくなるよう
に設計していた。したがって、設計値と実際の値との間
に誤差が含まれるため、この誤差も考慮して設計マージ
ンを追加していた。よって、Ｖｓｅｎｓｅ．０をＶｔｈ
．ｃに近づけることはある限界があり、高速化は困難で
あった。この発明の回路（Ａ）では、素子寸法がある程
度正しく設計されていれば、Ｖｓｅｎｓｅ．０　とＶｔ
ｈ．ｃが一致するように自動制御がかかる。したがって
、従来のような設計の難しさによる限界がなく、回路動
作の高速化が可能である。
【００４３】この発明の回路（Ａ）の場合、基準電位発
生回路の素子寸法をＣＭＯＳ出力回路の該当する素子寸
法に応じて変えることにより、ノイズマージンを自在に
追加できる。したがって、設計しやすく、結果的に余分
な設計マージンが不必要となり、設計時間を短縮できる
。（３）上記（１）（２）より、従来の回路（Ｂ）より
も回路動作の高速化が可能であり、しかも、製造プロセ
スや電源電圧等の変動も自動的に補償できる。図１３は
、この発明の第５の実施例を示すものである。同図にお
いて、図６と同一部分には同一符号を付し、異なる部分
についてのみ説明する。
【００４４】この実施例において、第１の比較器Ｃ１を
構成するＰチャネルトランジスタＰ１のゲートはＰチャ
ネルトランジスタＰ２のドレインに接続され、Ｐチャネ
ルトランジスタＰ２のゲートはＰチャネルトランジスタ
Ｐ１のドレインに接続されている。また、第２の比較器
Ｃ２を構成するＰチャネルトランジスタＰ３のゲートは
ＰチャネルトランジスタＰ４のドレインに接続され、Ｐ
チャネルトランジスタＰ４のゲートはＰチャネルトラン
ジスタＰ３のドレインに接続されている。ノードｎ１、
ｎ２はそれぞれＣＭＯＳ出力回路ＯＢに接続されている
。すなわち、ノードｎ１、ｎ２はそれぞれインバータ回
路ＩＶ３、ＩＶ４を介して電流通路が直列接続されたＮ
チャネルトランジスタＮ９、Ｎ１０のゲートに接続され
ている。これらトランジスタＮ９、Ｎ１０の接続ノード
は、出力端Ｖｏｕｔに接続されている。この実施例によ
っても第１乃至第３の実施例と同様の効果を得ることが
できる。
【００４５】なお、第３の比較器Ｃ３の２つの入力端の
極性は、第２の比較器Ｃ２と第３の比較器Ｃ３で作られ
る閉ループに負帰還がかかるように設定される必要があ
る。すなわち、第３の比較器Ｃ３の出力電位が高くなる
と前記第１、第２の比較器Ｃ１、Ｃ２の待機時の出力電
位が高くなり、前記第３の比較器Ｃ３の出力電位を低く
すると待機時の出力電位が低くなる場合は、前記第２の
比較器Ｃ２の出力を第３の比較器Ｃ３の反転入力端に接
続するとともに、前記基準電位発生回路Ｖｐの出力を第
３の比較器Ｃ３の非反転入力端にそれぞれ接続し、前記
第３の比較器Ｃ３の出力電位が高くなると前記待機時の
出力電位が低くなり、前記第３の比較器Ｃ３の出力電位
が低くなると、前記待機時の出力電位が高くなる場合は
、前記第２の比較器Ｃ２の出力を前記第３の比較器Ｃ３
の非反転入力端に、上記基準電位発生回路Ｖｐの出力を
第３の比較器Ｃ３の反転入力端にそれぞれ接続すればよ
い。
【００４６】具体的には、第１、第２の比較器Ｃ１、Ｃ
２が図１４（ａ）〜（ｅ）に示すような構成の場合、第
３の比較器Ｃ３の入力極性を第２の比較器Ｃ２の出力極
性と基準電圧発生回路Ｖｐの出力極性によって示すと、
次のようになる。 同図（ａ）の場合、Ｃ２＝“＋”、Ｖｐ＝“−”同図（
ｂ）の場合、Ｃ２＝“＋”、Ｖｐ＝“−”同図（ｃ）の
場合、Ｃ２＝“＋”、Ｖｐ＝“−”同図（ｄ）の場合、
Ｃ２＝“−”、Ｖｐ＝“＋”同図（ｅ）の場合、Ｃ２＝
“−”、Ｖｐ＝“＋”
【００４７】図１５は、この発明
の第６の実施例を示すものである。この実施例は、図６
に示す回路に、電流バイアス回路ＣＢを加えたものであ
る。この電流バイアス回路ＣＢは、第３の比較器Ｃ３の
出力電位に応じて、第１、第２の比較器Ｃ１、Ｃ２のバ
イアス電流を一定にするものである。
【００４８】すなわち、ＰチャネルトランジスタＰ１１
のソースは電源ＶＤＤに接続されている。このトランジ
スタＰ１１のゲートには一定電圧Ｖｏが供給され、ドレ
インは、ＮチャネルトランジスタＮ１１のドレインに接
続されている。このトランジスタＮ１１のゲートは第３
の比較器Ｃ３の出力端に接続され、ソースはＮチャネル
トランジスタＮ１２のドレインおよびゲートに接続され
ている。このトランジスタＮ１２のゲートは、トランジ
スタＮ４、Ｎ８のゲートに接続され、ソースは電源Ｖｓ
ｓに接続されている。
【００４９】この実施例は、第３の比較器Ｃ３の出力電
位のダイナミックレンジ内で第１、第２の比較器Ｃ１、
Ｃ２の出力電位Ｖｓｅｎｓｅ．０　を制御できないとき
に有効である。図１６は、電流バイアス回路ＣＢの他の
実施例を示すものである。図１６（ａ）は、図１５に示
す電流バイアス回路ＣＢのＮチャネルトランジスタＮ１
１をＰチャネルトランジスタＰ１２としたものである。
【００５０】図１６（ｂ）は、図１５に示す電流バイア
ス回路ＣＢにおいて、トランジスタの導電型を変えたも
のである。すなわち、ＰチャネルトランジスタＰ１３の
ソースは電源ＶＤＤに接続されている。このトランジス
タＰ１３のゲートは、トランジスタＮ４、Ｎ８のゲート
に接続されるとともに、ドレインに接続されている。こ
のトランジスタＰ１３のドレインは、Ｎチャネルトラン
ジスタＮ１３のドレインに接続されている。このトラン
ジスタＮ１３のゲートは第３の比較器Ｃ３の出力端に接
続され、ソースはＮチャネルトランジスタＮ１４のドレ
インに接続されている。このトランジスタＮ１４のゲー
トには一定電圧Ｖｏが供給され、ソースは電源Ｖｓｓに
接続されている。図１６（ｃ）は、図１６（ｂ）に示す
電流バイアス回路ＣＢのＮチャネルトランジスタＮ１３
をＰチャネルトランジスタＰ１４としたものである。図
１７は、この発明の第７の実施例を示すものである。
【００５１】この実施例は、図６に示す回路を変形した
ものであり、第１、第２の比較器Ｃ１、Ｃ２のバイアス
電流を定電流分と調整分の和とし、調整分を本発明の回
路で制御した例である。すなわち、トランジスタＮ４、
Ｎ８には、並列にＮチャネルトランジスタＮ１５、Ｎ１
６がそれぞれ接続されている。これらトランジスタＮ４
、Ｎ８は電流バイアス回路ＣＢによって制御されている
。この電流バイアス回路ＣＢにおいて、Ｐチャネルトラ
ンジスタＰ１５のソースは電源ＶＤＤに接続されている
。このトランジスタＰ１５のゲートには一定電圧Ｖｏが
供給され、ソースはＮチャネルトランジスタＮ１７のド
レインおよびゲートに接続されている。このトランジス
タＮ１７のゲートは、トランジスタＮ１５、Ｎ１６のゲ
ートに接続され、ソースは電源Ｖｓｓに接続されている
。
【００５２】なお、上記第２乃至第６の実施例において
、トランジスタＮ３、Ｎ７をトランジスタＮ４（Ｎ１５
）あるいはＮ８（Ｎ１６）に対して、電源ＶＤＤ側に接
続したが、トランジスタＮ４（Ｎ１５）あるいはＮ８（
Ｎ１６）をトランジスタＮ３、Ｎ７に対して電源ＶＤＤ
側に接続してもよい。
【００５３】また、トランジスタＮ３（Ｎ３ａ）あるい
はＰ３に信号φＳＥが入力されている時は、トランジス
タＮ４、Ｎ８（Ｎ１５、Ｎ１６）、あるいはＰ４、Ｐ８
に電位ＶｂｉａｓあるいはＶ１　が供給され、トランジ
スタＮ３（Ｎ３ａ）あるいはＰ３に信号／φＳＥが入力
されている時は、トランジスタＮ４、Ｎ８（Ｎ１５、Ｎ
１６）、あるいはＰ４、Ｐ８に比較器を不活性とするＶ
ＳＳあるいはＶＤＤのいずれかの電位をゲートに入力す
るようにしてもよい。さらに、信号φＳＥを用いず、比
較器を常に活性化してもよい。
【００５４】図１８は、この発明の第８の実施例を示す
ものである。上記第１乃至第６の実施例においては、第
３の比較器Ｃ３の出力電位によって第１の、第２の比較
器Ｃ１、Ｃ２のバイアス電流を制御し、第１の比較器Ｃ
１の入力待機時の出力電位（Ｖｓｅｎｓｅ．０　）が、
ＣＭＯＳ出力回路ＯＢの閾値（Ｖｔｈｃ）に対して、ノ
イズに対する設計マージン（Δｖ０）を加えた電位（Ｖ
ｓｅｎｓｅ．０　＝　Ｖｔｈｃ＋Δｖ０　）に設定され
るよう、フィードバック制御を行っている。
【００５５】これに対して、図１８に示す第７の実施例
は、第３の比較器Ｃ３の出力電位によって、ＣＭＯＳ出
力回路ＯＢと基準電位発生回路Ｖｐのバイアス電流を制
御する。つまり、第３の比較器Ｃ３の出力電位によって
、電位Ｖｔｈｃ＋Δｖ０　を制御し、電位Ｖｔｈｃ＋Δ
ｖ０　をＶｓｅｎｓｅ．０　に合わせている。
【００５６】図１８は、この発明を図１に示す入力回路
に適用した場合を示すものである。すなわち、基準電位
発生回路Ｖｐを構成するＰチャネルトランジスタＰ２０
のソースは電源ＶＤＤに接続され、ドレインはＮチャネ
ルトランジスタＮ２０のドレインに接続されている。こ
れらトランジスタＰ２０、Ｎ２０のドレインは、これら
のゲートに接続されるとともに、第３の比較器Ｃ３の非
反転入力端に接続されている。前記トランジスタＮ２０
のソースには、ＮチャネルトランジスタＮ２１のドレイ
ンが接続されている。このトランジスタＮ２１のゲート
は第３の比較器Ｃ３の出力端に接続され、ソースは電源
Ｖｓｓ（接地）に接続されている。
【００５７】一方、ＣＭＯＳ出力回路ＯＢのインバータ
回路２７を構成するＰチャネルトランジスタＰ２１のソ
ースは電源ＶＤＤに接続され、ドレインはＮチャネルト
ランジスタＮ２２のドレインに接続されている。これら
トランジスタＰ２１、Ｎ２２の：ゲートは、第１の比較
器Ｃ１の出力端に接続され、ドレインはインバータ回路
２８に接続されている。前記トランジスタＮ２２のソー
スには、ＮチャネルトランジスタＮ２３のドレインが接
続されている。このトランジスタＮ２３のゲートは第３
の比較器Ｃ３の出力端に接続され、ソースは電源Ｖｓｓ
（接地）に接続されている。
【００５８】さらに、第２の比較器Ｃ２を構成するトラ
ンジスタ３３のゲートには、バイアス回路が接続されて
いる。すなわち、トランジスタ３３のゲートはＰチャネ
ルトランジスタＰ３１のゲートに接続されている。この
トランジスタＰ３１のソースは電源ＶＤＤに接続され、
ドレインはゲートに接続されるとともに、抵抗Ｒ１の一
端に接続されている。この抵抗Ｒ１の他端はＮチャネル
トランジスタＮ３１のドレインに接続されている。この
トランジスタＮ３１のゲートには、図示せぬ一定バイア
ス電源が接続され、ソースは電源Ｖｓｓ（接地）に接続
されている。この実施例によっても、製造プロセスや電
源電圧等の変動に影響を受けることなく、高速動作を実
現できる。
【００５９】図１９は、この発明の第９の実施例を示す
ものである。図１９は、図６に示すセンスアンプの第３
の比較器Ｃ３の出力電位によって、ＣＭＯＳ出力回路Ｏ
Ｂと基準電位発生回路Ｖｐのバイアス電流を制御するも
のであり、図６、図１８と同一部分には同一符号を付し
、説明は省略する。
【００６０】図２０は、この発明の第１０の実施例を示
すものである。図２０は、この発明をアドレス遷移検出
器（ａｄｄｒｅｓｓ　ｔｒａｎｓｉｔｉｏｎ　ｄｅｔｅ
ｃｔｏｒ）に適用した場合を示すものである。
【００６１】このアドレス遷移検出器は、アドレス信号
ＡＤ、／ＡＤのエッジを検出するエッジ検出回路ＥＧ、
このエッジ検出回路ＥＧの出力信号を増幅する第１のセ
ンスアンプＳＡ１、この第１のセンスアンプＳＡ１の出
力信号を出力するＣＭＯＳ出力回路ＯＢ、前記第１のセ
ンスアンプＳＡ１と同一構成の第２のセンスアンプＳＡ
２、第１、第２のセンスアンプＳＡ１、ＳＡ２のバイア
ス電流を制御する比較器Ｃ３、この比較器Ｃ３に基準電
位を供給する基準電位発生回路Ｖｐによって構成されて
いる。
【００６２】エッジ検出回路ＥＧにおいて、アドレス信
号ＡＤはＮチャネルトランジスタＮ５１のゲートに供給
される。このトランジスタＮ５１には、Ｎチャネルトラ
ンジスタＮ５２の電流通路が直列に接続されている。こ
のトランジスタＮ５２のゲートにはインバータ回路ＩＶ
１によって反転されたアドレス信号ＡＤが供給される。 また、アドレス信号／ＡＤはＮチャネルトランジスタＮ
５３のゲートに供給される。このトランジスタＮ５３に
は、ＮチャネルトランジスタＮ５４の電流通路が直列に
接続されている。このトランジスタＮ５４のゲートには
インバータ回路ＩＶ２によって反転されたアドレス信号
ＡＤが供給される。直列接続されたトランジスタＮ５１
、Ｎ５２と直列接続されたトランジスタＮ５３、Ｎ５４
は並列接続されている。トランジスタＮ５２、Ｎ５４の
ソースはＮチャネルトランジスタＮ５５を介して接地さ
れている。このトランジスタＮ５５のゲートには、所定
電位ＶＧ　が供給されている。
【００６３】第１のセンスアンプＳＡ１において、ＮＰ
ＮトランジスタＱ５１のベースは抵抗Ｒ５１を介して電
源ＶＤＤに接続されるとともに、Ｎチャネルトランジス
タＮ５６を介して接地されている。トランジスタＱ５１
のコレクタは電源ＶＤＤに接続され、エミッタはＮチャ
ネルトランジスタＮ５７を介して接地されるとともに、
ＮＰＮトランジスタＱ５２のベースに接続されている。 このトランジスタＱ５２のエミッタは前記トランジスタ
Ｎ５１、Ｎ５３のドレインに接続されるとともに、Ｎチ
ャネルトランジスタＮ５８を介して接地される。このト
ランジスタＱ５２のコレクタは抵抗Ｒ５２を介して電源
ＶＤＤに接続されるとともに、ＮＰＮトランジスタＱ５
３のベースに接続されている。このトランジスタＱ５３
のコレクタは電源ＶＤＤに接続され、エミッタはＮチャ
ネルトランジスタＮ５９を介して接地されるとともに、
ＣＭＯＳ出力回路ＯＢに接続されている。前記トランジ
スタＮ５６〜Ｎ５９のゲートには、所定電位ＶＧ　が供
給されている。
【００６４】第２のセンスアンプＳＡ２は、第１のセン
スアンプＳＡ１と同一構成とされているため、同一部分
には同一符号に添字ａを付して示す。この第２のセンス
アンプＳＡ２において、トランジスタＱ５３ａのエミッ
タは比較器Ｃ３の非反転入力端に接続されている。この
比較器Ｃ３の出力端は、第１、第２のセンスアンプＳＡ
１、ＳＡ２のトランジスタＮ５８およびＮ５８ａのゲー
トにそれぞれ接続されている。
【００６５】前記第２のセンスアンプＳＡ２の入力は、
第１のセンスアンプＳＡ１の入力待機時の状態、すなわ
ち、ハイインピーダンスとされている。前記基準電位発
生回路Ｖｐは、ＣＭＯＳ出力回路ＯＢの閾値（Ｖｔｈｃ
）に対して、ノイズに対する設計マージン（Δｖ０）を
加えた電位（Ｖｓｅｎｓｅ．０＝　Ｖｔｈｃ＋Δｖ０　
）を発生する。
【００６６】上記構成において、比較器Ｃ３の出力電位
Ｖｂｉａｓが高くなると、待機時の第１、第２のセンス
アンプＳＡ１、ＳＡ２の出力電位Ｖｓｅｎｓｅ．０　は
低くなる。逆に、比較器Ｃ３の出力電位Ｖｂｉａｓが低
くなると、第１、第２のセンスアンプＳＡ１、ＳＡ２の
出力電位Ｖｓｅｎｓｅ．０は低くなる。
【００６７】今、第１のセンスアンプＳＡ１の出力電位
、すなわち第２のセンスアンプＳＡ２の出力電位Ｖｓｅ
ｎｓｅ．０　が基準電位Ｖｔｈ．ｃ＋Δｖ０　よりも高
かったとする。このとき、比較器Ｃ３の出力電位Ｖｂｉ
ａｓは上昇し、Ｖｓｅｎｓｅ．０　は下降する。逆に、
第１のセンスアンプＳＡ１の出力電位、すなわち第２の
センスアンプＳＡ２の出力電位Ｖｓｅｎｓｅ．０　がＶ
ｔｈ．ｃ＋Δｖ０　よりも低い場合、比較器Ｃ３の出力
電位Ｖｂｉａｓは下降し、Ｖｓｅｎｓｅ．０　は上昇す
る。このようにして、Ｖｓｅｎｓｅ．０　＝Ｖｔｈ．ｃ
＋Δｖ０　となったところで平衡する。これはプロセス
のばらつきや電源電圧、周囲温度の変動に依存せず、比
較器Ｃ３が理想的に動作する範囲内である限り常に成立
する。
【００６８】図２１は、この発明の第１１の実施例を示
すものである。この実施例は、図２０に示すトランジス
タＮ５８、Ｎ５８ａを、比較器Ｃ３の出力によって制御
される電流バイアス回路ＣＢを介して制御するものであ
り、図２１と同一部分には同一符号を付し、説明は省略
する。
【００６９】図２２は、この発明の第１２の実施例を示
すものである。この実施例は、比較器Ｃ３の出力によっ
て、ＣＭＯＳ出力回路ＯＢ、および基準電位発生回路Ｖ
ｐのバイアス電流を制御するものであり、図１９、図２
０と同一部分には、同一符号を付す。
【００７０】図２２に示す回路において、今、第１のセ
ンスアンプＳＡ１の出力電位、すなわち第２のセンスア
ンプＳＡ２の出力電位Ｖｓｅｎｓｅ．０　が基準電位Ｖ
ｔｈ．ｃ＋Δｖ０よりも高かったとする。このとき、比
較器Ｃ３の出力電位Ｖｂｉａｓは下降し、基準電位Ｖｔ
ｈ．ｃ＋Δｖ０　は上昇する。逆に、第１のセンスアン
プＳＡ１の出力電位、すなわち第２のセンスアンプＳＡ
２の出力電位Ｖｓｅｎｓｅ．０　が基準電位Ｖｔｈ．ｃ
＋Δｖ０　よりも低い場合、比較器Ｃ３の出力電位Ｖｂ
ｉａｓは上昇し、基準電位Ｖｔｈ．ｃ＋Δｖ０　は下降
する。このようにして、Ｖｓｅｎｓｅ．０　＝Ｖｔｈ．
ｃ＋Δｖ０　となったところで平衡する。これはプロセ
スのばらつきや電源電圧、周囲温度の変動に依存せず、
比較器Ｃ３が理想的に動作する範囲内である限り常に成
立する。
【００７１】図２３は、この発明の第１３の実施例を示
すものである。この実施例は、第１０、第１１の実施例
を組合わせたものであり、図２１、図２２と同一部分に
は、同一符号を付し、説明は省略する。なお、この発明
は、上記実施例に限定されるものではなく、この発明の
要旨を変えない範囲において、種々変形実施可能なこと
は勿論である。
【００７２】
【発明の効果】以上、詳述したようにこの発明によれば
、製造プロセスのばらつきや、電源電圧、周囲温度の変
動を補償することができ、常に最高速で動作することが
可能な半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示すものであり、こ
の発明を入力回路に適用した場合を示す回路図。
【図２】図１の一部を示す回路図。
【図３】図１の動作を説明するために示す特性図。
【図４】図１に示す回路のシュミレーション結果を示す
特性図。
【図５】図１に示す回路のシュミレーション結果を示す
特性図。
【図６】この発明の第２の実施例を示すものであり、こ
の発明をカレントミラー形センスアンプに適用した場合
を示す回路図。
【図７】図６に示す比較器の静特性を示す図。
【図８】図６に示す基準電位発生回路の一例を示す回路
図。
【図９】この発明の第３の実施例を示すものであり、図
６に示す回路の変形例を示す回路図。
【図１０】図９に示す比較器の静特性を示す図。
【図１１】この発明の第４の実施例を示すものであり、
図６に示す回路の変形例を示す回路図。
【図１２】この発明の回路と、従来の回路の特性をＳＰ
ＩＣＥによってシミュレーションした結果を示す図。
【図１３】この発明の第５の実施例を示すものであり、
図６に示す回路の変形例を示す回路図。
【図１４】第１、第２の比較器の回路例を示す図。
【図１５】この発明の第６の実施例を示すものであり、
図６に示す回路の変形例を示す回路図。
【図１６】図１５に示す電流バイアス回路ＣＢの他の実
施例を示す回路図。
【図１７】この発明の第７の実施例を示すものであり、
図６に示す回路の変形例を示す回路図。
【図１８】この発明の第８の実施例を示す回路図。
【図１９】この発明の第９の実施例を示す回路図。
【図２０】この発明の第１０の実施例を示すものであり
、この発明をアドレス遷移検出器に適用した場合を示す
回路図。
【図２１】この発明の第１１の実施例を示すものであり
、図２０に示す回路の変形例を示す回路図。
【図２２】この発明の第１２の実施例を示すものであり
、図２０に示す回路の変形例を示す回路図。
【図２３】この発明の第１３の実施例を示すものであり
、図２０に示す回路の変形例を示す回路図。
【図２４】従来の入力回路の一例を示す回路図。
【図２５】図２４の動作を説明するために示す特性図。
【図２６】図２４に示す回路のシュミレーション結果を
示す特性図。
【図２７】図２４に示す回路のシュミレーション結果を
示す特性図。
【符号の説明】
２１、３３、３６、Ｃ１、Ｃ２、Ｃ３…第１〜第３の比
較器、２９…補正回路、ＯＢ…ＣＭＯＳ出力回路、Ｖｐ
…基準電圧発生回路。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】　　第１、第２の入力端および電流源回路
    を有し、前記第１の入力端に供給された第１の入力電圧
    、第２の入力端に供給される第２の入力電圧との差電圧
    を出力する比較器と、この比較器の出力電圧が供給され
    る論理回路によって構成された出力回路と、この出力回
    路とほぼ同一のディメンジョン比とされ、出力回路の閾
    値電圧と等しい電圧または出力回路の閾値電圧と設計マ
    ージンを加えた電圧を発生する電圧発生回路と、この電
    圧発生回路によって発生された電圧に応じて、前記電流
    源回路の電流量を制御し、前記第１の入力端に供給され
    る第１の入力電圧が、第２の入力端に供給される第２の
    入力電圧と等しくなるとき、前記比較器の出力電圧を前
    記出力回路の閾値電圧と等しいかまたはほぼ等しくなる
    よう補正する補正回路と、を具備したことを特徴とする
    半導体集積回路。
  2. 【請求項２】　　第１、第２の入力端および第１の電流
    源回路を有し、前記第１の入力端に供給された入力電圧
    、第２の入力端に供給される基準電圧との差電圧を出力
    する第１の比較器と、この第１の比較器の出力電圧が供
    給されるインバータ回路によって構成された出力回路と
    、この出力回路とほぼ同一のディメンジョン比とされ、
    出力回路の閾値電圧と等しい電圧を発生する電圧発生回
    路と、第３、第４の入力端および第２の電流源回路を有
    し、前記第３、第４の入力端に前記基準電圧が供給され
    、これらの差電圧を出力する第２の比較器と、この第２
    の比較器の出力電圧、および前記電圧発生回路によって
    発生された電圧の差電圧を求め、この差電圧に応じて、
    前記第１、第２の電流源回路の電流量を制御し、前記第
    １の入力端に供給される入力電圧が、第２の入力端に供
    給される基準電圧と等しくなるとき、前記第１の比較器
    の出力電圧を前記出力回路の閾値電圧と等しくなるよう
    補正する第３の比較器と、を具備したことを特徴とする
    半導体集積回路。
  3. 【請求項３】　　２つの入力端に相補信号が供給され、
    これら相補信号の差電圧を出力するとともに、バイアス
    電流の制御入力端を有する第１の比較器と、この第１の
    比較器の出力信号が供給される論理回路によって構成さ
    れた出力回路と、２つの入力端に第１の比較器に前記相
    補信号が入力されない待機時の入力電位が供給され、こ
    れら入力電位の差電圧を出力するとともに、バイアス電
    流の制御入力端を有する第２の比較器と、前記出力回路
    の閾値と設計マージンを加えた電圧を発生する基準電位
    発生回路と、反転入力端、非反転入力端に前記第２の比
    較器の出力電圧と前記基準電位発生回路の出力電圧がそ
    れぞれ供給され、これら出力電圧の差電圧を前記第１、
    第２の比較器の制御入力端に供給する第３の比較器と、
    を具備し、前記第３の比較器の出力電位が高くなると前
    記第１、第２の比較器の待機時の出力電位が高くなり、
    前記第３の比較器の出力電位を低くすると待機時の出力
    電位が低くなる場合は、前記第２の比較器の出力を第３
    の比較器の反転入力端に接続するとともに、前記基準電
    位発生回路の出力を第３の比較器の非反転入力端にそれ
    ぞれ接続し、前記第３の比較器の出力電位が高くなると
    前記待機時の出力電位が低くなり、前記第３の比較器の
    出力電位が低くなると、前記待機時の出力電位が高くな
    る場合は、前記第２の比較器の出力を前記第３の比較器
    の非反転入力端に、上記基準電位発生回路の出力を第３
    の比較器の反転入力端にそれぞれ接続することを特徴と
    する半導体集積回路。
  4. 【請求項４】　　前記第１、第２の比較器は２つの相補
    入力、２つの相補出力、１つのバイアス電流制御入力端
    を有する同一の回路によって構成され、前記ＣＭＯＳ出
    力回路は２つの入力端および１つの出力端を有し、前記
    第１の比較器の２つの相補出力は前記ＣＭＯＳ出力回路
    の２つの入力に接続され、第２の比較器の２つの相補出
    力は、その一方の出力のみか、あるいはその両方の出力
    を短絡して、第３の比較器の一方の入力端に接続するこ
    とを特徴とする請求項３記載の半導体集積回路。
  5. 【請求項５】　　前記第１、第２の比較器の制御入力端
    に供給される電位を発生する電流バイアス回路を設け、
    第３の比較器の出力によってこの電流バイアス回路によ
    って発生される電位を制御することを特徴とする請求項
    ３記載の半導体集積回路。
  6. 【請求項６】　　前記基準電位発生回路およびＣＭＯＳ
    出力回路はそれぞれ電流バイアス回路を有し、これら電
    流バイアス回路を前記第３の比較器の出力によって制御
    することを特徴とする請求項３記載の半導体集積回路。
  7. 【請求項７】　　アドレス信号のエッジを検出するエッ
    ジ検出回路と、入力端および電流源回路を有し、前記入
    力端に供給された前記エッジ検出回路からの出力信号を
    増幅して出力する第１の増幅器と、この第１の増幅器の
    出力電圧が供給されるインバータ回路によって構成され
    た出力回路と、この出力回路とほぼ同一のディメンジョ
    ン比とされ、出力回路の閾値電圧と設計マージンを加え
    た電圧を発生する電圧発生回路と、前記第１の増幅器と
    同様に電流源回路を有し、前記第１の増幅器の信号が供
    給されていない待機時の電圧を出力する第２の増幅器と
    、この第２の増幅器の出力電圧、および前記電圧発生回
    路によって発生された電圧の差電圧を求め、この差電圧
    に応じて、前記電流源回路の電流量を制御する比較器と
    、を具備することを特徴とする半導体集積回路。
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