JP3113071B2 - レベル変換回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、例えばＢｉ−ＣＭＯ
Ｓ論理回路に係わり、特に、ＥＣＬレベル信号をＣＭＯ
Ｓレベル信号に変換するレベル変換回路に関する。
Ｓ論理回路に係わり、特に、ＥＣＬレベル信号をＣＭＯ
Ｓレベル信号に変換するレベル変換回路に関する。
【０００２】
【従来技術】図５は、従来のレベル変換回路の一例を示
すものである。ＥＣＬ回路１１は、例えば図６に示すよ
うに複数のバイポーラトランジスタ１１ａ〜１１ｅおよ
び複数の抵抗１１ｆ〜１１ｊによって構成された一般的
な差動増幅器である。このＥＣＬ回路１１の出力端１１
ｋ、１１ｌは差動増幅器１２の入力端１２ａ、１２ｂに
接続されている。この差動増幅器１２は、複数のＭＯＳ
トランジスタ１２ｃ〜１２ｆによって構成されている。
この差動増幅器１２の出力端は、インバータ回路によっ
て構成されたＣＭＯＳ出力回路１３の入力端に接続され
ている。
すものである。ＥＣＬ回路１１は、例えば図６に示すよ
うに複数のバイポーラトランジスタ１１ａ〜１１ｅおよ
び複数の抵抗１１ｆ〜１１ｊによって構成された一般的
な差動増幅器である。このＥＣＬ回路１１の出力端１１
ｋ、１１ｌは差動増幅器１２の入力端１２ａ、１２ｂに
接続されている。この差動増幅器１２は、複数のＭＯＳ
トランジスタ１２ｃ〜１２ｆによって構成されている。
この差動増幅器１２の出力端は、インバータ回路によっ
て構成されたＣＭＯＳ出力回路１３の入力端に接続され
ている。
【０００３】前記ＥＣＬ回路１１はトランジスタ１１ａ
のベースに供給される入力電圧とトランジスタ１１ｂの
ベースに供給される基準電圧の差電圧を出力する。この
ＥＣＬ回路１１の出力電圧（ｚ，／ｚ）の論理振幅は、
５００ｍＶ〜８００ｍＶと小さい。この出力電圧は前記
差動増幅器１２によってある程度増幅され、この差動増
幅器１２の出力電圧ＶA は、前記ＣＭＯＳ出力回路１３
によって波形整形され、ＣＭＯＳレベル（Ｖcc〜Ｖss）
へと変換される。
のベースに供給される入力電圧とトランジスタ１１ｂの
ベースに供給される基準電圧の差電圧を出力する。この
ＥＣＬ回路１１の出力電圧（ｚ，／ｚ）の論理振幅は、
５００ｍＶ〜８００ｍＶと小さい。この出力電圧は前記
差動増幅器１２によってある程度増幅され、この差動増
幅器１２の出力電圧ＶA は、前記ＣＭＯＳ出力回路１３
によって波形整形され、ＣＭＯＳレベル（Ｖcc〜Ｖss）
へと変換される。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
レベル変換回路は、ＥＣＬ回路１１から出力された出力
電圧は、差動増幅器１２、ＣＭＯＳ出力回路１３を経て
ＣＭＯＳレベルに変換される。このため、ＥＣＬ回路１
１から出力された出力電圧がＣＭＯＳ出力回路１３から
出力されるまでに遅延時間が生じてしまう。
レベル変換回路は、ＥＣＬ回路１１から出力された出力
電圧は、差動増幅器１２、ＣＭＯＳ出力回路１３を経て
ＣＭＯＳレベルに変換される。このため、ＥＣＬ回路１
１から出力された出力電圧がＣＭＯＳ出力回路１３から
出力されるまでに遅延時間が生じてしまう。
【０００５】図７は、上記従来のレベル変換回路の応答
波形を示すものである。同図において、時間ｔpdＡは差
動増幅器１２がＥＣＬレベルの電圧を増幅するに要する
時間であり、時間ｔpdＢはＣＭＯＳ出力回路１３が入力
電圧を波形整形し、ＣＭＯＳレベルに変換するに要する
時間である。したがって、ＥＣＬレベルをＣＭＯＳレベ
ルに変換するに要する時間ｔpdＯは、ｔpdＯ＝ｔpdＡ＋
ｔpdＢとなり、多大な遅延時間を有することとなる。
波形を示すものである。同図において、時間ｔpdＡは差
動増幅器１２がＥＣＬレベルの電圧を増幅するに要する
時間であり、時間ｔpdＢはＣＭＯＳ出力回路１３が入力
電圧を波形整形し、ＣＭＯＳレベルに変換するに要する
時間である。したがって、ＥＣＬレベルをＣＭＯＳレベ
ルに変換するに要する時間ｔpdＯは、ｔpdＯ＝ｔpdＡ＋
ｔpdＢとなり、多大な遅延時間を有することとなる。
【０００６】このように、従来のレベル変換回路は、Ｅ
ＣＬレベルをＣＭＯＳレベルに変換するために、複数段
の回路を必要とするため、遅延時間が大きく、高速化を
図ることが困難なものであった。また、差動増幅器１２
を用いているため、消費電流が大きいとともに、回路の
素子数が多いという問題を有していた。
ＣＬレベルをＣＭＯＳレベルに変換するために、複数段
の回路を必要とするため、遅延時間が大きく、高速化を
図ることが困難なものであった。また、差動増幅器１２
を用いているため、消費電流が大きいとともに、回路の
素子数が多いという問題を有していた。
【０００７】そこで、ＥＣＬレベルの電圧をＣＭＯＳ出
力回路１３に直接供給することが考えられる。しかし、
ＣＭＯＳ出力回路１３を構成するＭＯＳトランジスタの
閾値が製造プロセスや使用条件によって変化した場合、
ＣＭＯＳ出力回路１３が論理振幅の小さいＥＣＬレベル
の電圧により、全く動作しない虞を有している。
力回路１３に直接供給することが考えられる。しかし、
ＣＭＯＳ出力回路１３を構成するＭＯＳトランジスタの
閾値が製造プロセスや使用条件によって変化した場合、
ＣＭＯＳ出力回路１３が論理振幅の小さいＥＣＬレベル
の電圧により、全く動作しない虞を有している。
【０００８】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、レベル変
換に要する時間を短縮することができるとともに、回路
の素子数を削減して消費電流を減少することができ、し
かも、製造プロセス等の変化に影響を受けることなく確
実にＥＣＬレベルをＣＭＯＳレベルに変換可能なレベル
変換回路を提供しようとするものである。
されたものであり、その目的とするところは、レベル変
換に要する時間を短縮することができるとともに、回路
の素子数を削減して消費電流を減少することができ、し
かも、製造プロセス等の変化に影響を受けることなく確
実にＥＣＬレベルをＣＭＯＳレベルに変換可能なレベル
変換回路を提供しようとするものである。
【０００９】
【課題を解決するための手段】この発明は、上記課題を
解決するため、ＣＭＯＳインバータと、このＣＭＯＳイ
ンバータの少なくとも一方の電源経路に挿入されたＭＯ
Ｓトランジスタとを有し、前記ＣＭＯＳインバータの入
力端にＥＣＬレベルの電圧が入力され、この入力された
ＥＣＬレベルの電圧をＣＭＯＳレベルの電圧に変換して
出力端から出力するとともに、回路閾値電圧を可変する
ことが可能なＣＭＯＳ出力回路と、前記ＣＭＯＳ出力回
路とほぼ同様の構成であり、ＣＭＯＳ出力回路の入力端
と出力端とが接続された構成であって、第１導電型のト
ランジスタと第２導電型のトランジスタの寸法比で決ま
るＣＭＯＳレベルの回路閾値電圧を第１の基準電圧とし
て発生するとともに、前記回路閾値電圧を可変すること
が可能な第１の基準電圧発生回路と、バイポーラトラン
ジスタによって構成され、ＥＣＬレベルの中央の電位を
第２の基準電圧として発生する第２の基準電位発生回路
と、第１、第２の入力端に前記第１、第２の基準電圧発
生回路から出力される第１、第２の基準電圧が供給さ
れ、出力端から出力される信号が前記第１の基準電圧発
生回路、及び前記ＣＭＯＳ出力回路に供給され、前記第
１、第２の基準電圧を比較し、これらが一致するよう前
記第１の基準電圧発生回路、及び前記ＣＭＯＳ出力回路
の回路閾値電圧を制御する比較回路とを具備している。
解決するため、ＣＭＯＳインバータと、このＣＭＯＳイ
ンバータの少なくとも一方の電源経路に挿入されたＭＯ
Ｓトランジスタとを有し、前記ＣＭＯＳインバータの入
力端にＥＣＬレベルの電圧が入力され、この入力された
ＥＣＬレベルの電圧をＣＭＯＳレベルの電圧に変換して
出力端から出力するとともに、回路閾値電圧を可変する
ことが可能なＣＭＯＳ出力回路と、前記ＣＭＯＳ出力回
路とほぼ同様の構成であり、ＣＭＯＳ出力回路の入力端
と出力端とが接続された構成であって、第１導電型のト
ランジスタと第２導電型のトランジスタの寸法比で決ま
るＣＭＯＳレベルの回路閾値電圧を第１の基準電圧とし
て発生するとともに、前記回路閾値電圧を可変すること
が可能な第１の基準電圧発生回路と、バイポーラトラン
ジスタによって構成され、ＥＣＬレベルの中央の電位を
第２の基準電圧として発生する第２の基準電位発生回路
と、第１、第２の入力端に前記第１、第２の基準電圧発
生回路から出力される第１、第２の基準電圧が供給さ
れ、出力端から出力される信号が前記第１の基準電圧発
生回路、及び前記ＣＭＯＳ出力回路に供給され、前記第
１、第２の基準電圧を比較し、これらが一致するよう前
記第１の基準電圧発生回路、及び前記ＣＭＯＳ出力回路
の回路閾値電圧を制御する比較回路とを具備している。
【００１０】
【作用】すなわち、この発明において、ＣＭＯＳ出力回
路にはＥＣＬレベルの信号が直接供給されている。この
ため、レベル変換に要する時間を短縮することができる
とともに、回路の素子数を削減して消費電流を減少する
ことができる。しかも、ＣＭＯＳ出力回路の回路閾値電
圧は、比較回路の出力信号によって制御され、この比較
回路は第１の基準電圧発生回路からＣＭＯＳレベルの中
央の電位として出力される第１の基準電圧と、第２の基
準電圧発生回路からＥＣＬレベルの中央の電位として出
力される第２の基準電圧とが一致するよう第１の基準電
圧発生回路、およびＣＭＯＳ出力回路の回路閾値電圧を
制御している。したがって、ＣＭＯＳ出力回路の回路閾
値電圧はＥＣＬレベルの中央の電位と一致されるため、
製造プロセス等の変化に影響を受けることなく、確実に
ＥＣＬレベルをＣＭＯＳレベルに変換できる。
路にはＥＣＬレベルの信号が直接供給されている。この
ため、レベル変換に要する時間を短縮することができる
とともに、回路の素子数を削減して消費電流を減少する
ことができる。しかも、ＣＭＯＳ出力回路の回路閾値電
圧は、比較回路の出力信号によって制御され、この比較
回路は第１の基準電圧発生回路からＣＭＯＳレベルの中
央の電位として出力される第１の基準電圧と、第２の基
準電圧発生回路からＥＣＬレベルの中央の電位として出
力される第２の基準電圧とが一致するよう第１の基準電
圧発生回路、およびＣＭＯＳ出力回路の回路閾値電圧を
制御している。したがって、ＣＭＯＳ出力回路の回路閾
値電圧はＥＣＬレベルの中央の電位と一致されるため、
製造プロセス等の変化に影響を受けることなく、確実に
ＥＣＬレベルをＣＭＯＳレベルに変換できる。
【００１１】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
照して説明する。
【００１２】図１において、ＥＣＬ回路２１からはＥＣ
Ｌレベルの電圧Ｖe(＝Ｖin) が出力される。この場合、
ＥＣＬ回路２１は従来のように差動電圧を出力する必要
はなく、例えば図１に示す第２の基準電圧発生回路２５
のような１出力でよい。このＥＣＬレベルの電圧Ｖe
は、ＣＭＯＳ出力回路２２の入力端２２ａに入力電圧Ｖ
inとして直接供給される。このＣＭＯＳ出力回路２２
は、回路閾値電圧を変えることが可能なインバータ回路
によって構成されており、入力されたＥＣＬレベルと反
対の論理のＣＭＯＳレベルを出力する。
Ｌレベルの電圧Ｖe(＝Ｖin) が出力される。この場合、
ＥＣＬ回路２１は従来のように差動電圧を出力する必要
はなく、例えば図１に示す第２の基準電圧発生回路２５
のような１出力でよい。このＥＣＬレベルの電圧Ｖe
は、ＣＭＯＳ出力回路２２の入力端２２ａに入力電圧Ｖ
inとして直接供給される。このＣＭＯＳ出力回路２２
は、回路閾値電圧を変えることが可能なインバータ回路
によって構成されており、入力されたＥＣＬレベルと反
対の論理のＣＭＯＳレベルを出力する。
【００１３】前記ＣＭＯＳ出力回路２２を構成するＰチ
ャネルトランジスタ２２ｂ、Ｎチャネルトランジスタ２
２ｃのゲートは前記入力端２２ａに接続されている。前
記トランジスタ２２ｂのソースは第１の電源Ｖcc（ＧＮ
Ｄ）に接続され、ドレインは出力端２２ｄに接続される
とともに、トランジスタ２２ｃのドレインに接続されて
いる。このトランジスタ２２ｃのソースはＮチャネルト
ランジスタ２２ｅのドレインに接続され、このトランジ
スタ２２ｅのソースは第２の電源Ｖss（-5.0Ｖまたは-
5.2Ｖ、-4.5Ｖ）に接続されている。このＣＭＯＳ出力
回路２２は、トランジスタ２２ｅのゲート電圧を制御す
ることにより、ＥＣＬレベルを判別するための閾値電圧
が可変される。
ャネルトランジスタ２２ｂ、Ｎチャネルトランジスタ２
２ｃのゲートは前記入力端２２ａに接続されている。前
記トランジスタ２２ｂのソースは第１の電源Ｖcc（ＧＮ
Ｄ）に接続され、ドレインは出力端２２ｄに接続される
とともに、トランジスタ２２ｃのドレインに接続されて
いる。このトランジスタ２２ｃのソースはＮチャネルト
ランジスタ２２ｅのドレインに接続され、このトランジ
スタ２２ｅのソースは第２の電源Ｖss（-5.0Ｖまたは-
5.2Ｖ、-4.5Ｖ）に接続されている。このＣＭＯＳ出力
回路２２は、トランジスタ２２ｅのゲート電圧を制御す
ることにより、ＥＣＬレベルを判別するための閾値電圧
が可変される。
【００１４】一方、比較回路２３、第１、第２の基準電
圧発生回路２４、２５は、前記ＣＭＯＳ出力回路２２の
閾値電圧を可変するＡＢＣ（Automated Bias Control)
回路を構成している。ＣＭＯＳ出力回路２２の閾値電圧
は、製造プロセスや使用条件によって変化した場合にお
いても、このＡＢＣ回路により、ＥＣＬレベルの論理振
幅のほぼ中央に設定される。
圧発生回路２４、２５は、前記ＣＭＯＳ出力回路２２の
閾値電圧を可変するＡＢＣ（Automated Bias Control)
回路を構成している。ＣＭＯＳ出力回路２２の閾値電圧
は、製造プロセスや使用条件によって変化した場合にお
いても、このＡＢＣ回路により、ＥＣＬレベルの論理振
幅のほぼ中央に設定される。
【００１５】前記比較回路２３の非反転入力端は前記第
１の基準電圧発生回路２４の出力端に接続され、反転入
力端は前記第２の基準電圧発生回路２５の出力端に接続
されている。この比較回路２３の出力端は前記ＣＭＯＳ
出力回路２２を構成する前記トランジスタ２２ｅのゲー
トに接続されるとともに、前記第１の基準電圧発生回路
２４を構成するトランジスタ２４ｃのゲートに接続され
ている。
１の基準電圧発生回路２４の出力端に接続され、反転入
力端は前記第２の基準電圧発生回路２５の出力端に接続
されている。この比較回路２３の出力端は前記ＣＭＯＳ
出力回路２２を構成する前記トランジスタ２２ｅのゲー
トに接続されるとともに、前記第１の基準電圧発生回路
２４を構成するトランジスタ２４ｃのゲートに接続され
ている。
【００１６】前記第１の基準電圧発生回路２４は、Ｐチ
ャネルトランジスタとＮチャネルトランジスタの寸法比
によって決まる回路閾値電圧を第１の基準電圧Ｖref1と
して発生するものである。この第１の基準電圧発生回路
２４は、前記ＣＭＯＳ出力回路２２とほぼ同様の構成で
あり、ＣＭＯＳ出力回路２２の入力端と出力端をショー
トした構成とされている。すなわち、Ｐチャネルトラン
ジスタ２４ａ、Ｎチャネルトランジスタ２４ｂのゲート
およびドレインは互いに接続されるとともに、前記比較
回路２３の非反転入力端に接続されている。前記トラン
ジスタ２４ａのソースは第１の電源Ｖcc（ＧＮＤ）に接
続され、トランジスタ２４ｂのソースはＮチャネルトラ
ンジスタ２４ｃのドレインに接続されている。このトラ
ンジスタ２４ｃのソースは第２の電源Ｖss（-5.0Ｖまた
は-5.2Ｖ、-4.5Ｖ）に接続され、ゲートは前記比較回路
２３の出力端に接続されている。したがって、この第１
の基準電圧発生回路２４の閾値電圧は、比較回路２３の
出力電圧に応じても可変される。この第１の基準電圧発
生回路２４を構成するトランジスタ２４ａ〜２４ｃのデ
ィメンジョンはＣＭＯＳ出力回路２２を構成するトラン
ジスタ２２ｂ〜２２ｅと同一である必要はないが、Ｐチ
ャネルトランジスタとＮチャネルトランジスタとの寸法
比率は一致させる必要がある。
ャネルトランジスタとＮチャネルトランジスタの寸法比
によって決まる回路閾値電圧を第１の基準電圧Ｖref1と
して発生するものである。この第１の基準電圧発生回路
２４は、前記ＣＭＯＳ出力回路２２とほぼ同様の構成で
あり、ＣＭＯＳ出力回路２２の入力端と出力端をショー
トした構成とされている。すなわち、Ｐチャネルトラン
ジスタ２４ａ、Ｎチャネルトランジスタ２４ｂのゲート
およびドレインは互いに接続されるとともに、前記比較
回路２３の非反転入力端に接続されている。前記トラン
ジスタ２４ａのソースは第１の電源Ｖcc（ＧＮＤ）に接
続され、トランジスタ２４ｂのソースはＮチャネルトラ
ンジスタ２４ｃのドレインに接続されている。このトラ
ンジスタ２４ｃのソースは第２の電源Ｖss（-5.0Ｖまた
は-5.2Ｖ、-4.5Ｖ）に接続され、ゲートは前記比較回路
２３の出力端に接続されている。したがって、この第１
の基準電圧発生回路２４の閾値電圧は、比較回路２３の
出力電圧に応じても可変される。この第１の基準電圧発
生回路２４を構成するトランジスタ２４ａ〜２４ｃのデ
ィメンジョンはＣＭＯＳ出力回路２２を構成するトラン
ジスタ２２ｂ〜２２ｅと同一である必要はないが、Ｐチ
ャネルトランジスタとＮチャネルトランジスタとの寸法
比率は一致させる必要がある。
【００１７】前記第２の基準電圧発生回路２５は、ＥＣ
Ｌレベルの中央の電位を第２の基準電圧Ｖref2として発
生するものである。前記第２の基準電位発生回路２５
は、例えば前記ＥＣＬ回路２１と同様の構成であり、複
数のＮＰＮトランジスタによって構成されている。但
し、ＥＣＬレベルの中央の電位を発生するため、トラン
ジスタ２５ａ、２５ｂのベースには、基準電位が供給さ
れている。これらトランジスタ２５ａ、２５ｂのエミッ
タはトランジスタ２５ｄのコレクタに接続されている。
このトランジスタ２５ｄのベースには、一定電圧Ｖc が
供給され、エミッタは抵抗２５ｅを介して第２の電源Ｖ
ss（-5.0Ｖまたは-5.2Ｖ、-4.5Ｖ）に接続されている。
前記トランジスタ２５ａ、２５ｂのコレクタはそれぞれ
抵抗２５ｆ、２５ｇを介して第１の電源Ｖcc（ＧＮＤ）
に接続され、トランジスタ２５ｂのコレクタは、さら
に、トランジスタ２５ｈのベースに接続されている。こ
のトランジスタ２５ｈのコレクタは第１の電源Ｖccに接
続され、エミッタは抵抗２５ｉを介して第２の電源Ｖss
に接続されるとともに、前記比較回路２３の反転入力端
に接続されている。
Ｌレベルの中央の電位を第２の基準電圧Ｖref2として発
生するものである。前記第２の基準電位発生回路２５
は、例えば前記ＥＣＬ回路２１と同様の構成であり、複
数のＮＰＮトランジスタによって構成されている。但
し、ＥＣＬレベルの中央の電位を発生するため、トラン
ジスタ２５ａ、２５ｂのベースには、基準電位が供給さ
れている。これらトランジスタ２５ａ、２５ｂのエミッ
タはトランジスタ２５ｄのコレクタに接続されている。
このトランジスタ２５ｄのベースには、一定電圧Ｖc が
供給され、エミッタは抵抗２５ｅを介して第２の電源Ｖ
ss（-5.0Ｖまたは-5.2Ｖ、-4.5Ｖ）に接続されている。
前記トランジスタ２５ａ、２５ｂのコレクタはそれぞれ
抵抗２５ｆ、２５ｇを介して第１の電源Ｖcc（ＧＮＤ）
に接続され、トランジスタ２５ｂのコレクタは、さら
に、トランジスタ２５ｈのベースに接続されている。こ
のトランジスタ２５ｈのコレクタは第１の電源Ｖccに接
続され、エミッタは抵抗２５ｉを介して第２の電源Ｖss
に接続されるとともに、前記比較回路２３の反転入力端
に接続されている。
【００１８】上記構成において、比較回路２３は、第
１、第２の基準電位発生回路２４、２５によって発生さ
れる第１の基準電位Ｖref1と第２の基準電位Ｖref2とを
比較し、この比較出力ＶcoはＣＭＯＳ出力回路２２を構
成するトランジスタ２２ｅのゲート、および第１の基準
電位発生回路２４を構成するトランジスタ２４ｃのゲー
トに供給される。すなわち、比較回路２３は、第１の基
準電位と第２の基準電位が一致するように、第１の基準
電位発生回路２４を制御する。
１、第２の基準電位発生回路２４、２５によって発生さ
れる第１の基準電位Ｖref1と第２の基準電位Ｖref2とを
比較し、この比較出力ＶcoはＣＭＯＳ出力回路２２を構
成するトランジスタ２２ｅのゲート、および第１の基準
電位発生回路２４を構成するトランジスタ２４ｃのゲー
トに供給される。すなわち、比較回路２３は、第１の基
準電位と第２の基準電位が一致するように、第１の基準
電位発生回路２４を制御する。
【００１９】ここで、例えば集積回路を製造するプロセ
スのパラメータが変動した場合の動作について考える。
先ず、ＭＯＳトランジスタのパラメータが変動した場
合、第１の基準電位発生回路２４から出力される第１の
基準電位Ｖref1が変動する。例えば通常より第１の基準
電位Ｖref1の電位が上昇した場合、比較回路２３の非反
転入力端の電位が反転入力端の電位より高くなるため、
比較回路２３の出力電圧は通常より上昇する。この通常
より高い電位が供給されるＮチャネルトランジスタ２４
ｃは、導通抵抗が低下する。このとき、Ｐチャネルトラ
ンジスタ２４ａとＮチャネルトランジスタ２４ｂ、２４
ｃとの抵抗比を比較した場合、Ｎチャネルトランジスタ
２４ｂ、２４ｃ側が小さくなる。このため、第１の基準
電位発生回路２４から出力される第１の基準電位Ｖref1
は降下し、第２の基準電位Ｖref2に一致するようにな
る。比較回路２３の出力端はＣＭＯＳ出力回路２２を構
成するトランジスタ２２ｅのゲートに接続されているた
め、ＣＭＯＳ出力回路２２の閾値電圧は第１の基準電位
Ｖref1と同じ値、すなわち、第２の基準電位Ｖref2に一
致するようになる。ＡＢＣ回路のこのような動作によ
り、ＣＭＯＳ出力回路２２の閾値電圧はＥＣＬレベルの
論理振幅のほぼ中央に設定される。
スのパラメータが変動した場合の動作について考える。
先ず、ＭＯＳトランジスタのパラメータが変動した場
合、第１の基準電位発生回路２４から出力される第１の
基準電位Ｖref1が変動する。例えば通常より第１の基準
電位Ｖref1の電位が上昇した場合、比較回路２３の非反
転入力端の電位が反転入力端の電位より高くなるため、
比較回路２３の出力電圧は通常より上昇する。この通常
より高い電位が供給されるＮチャネルトランジスタ２４
ｃは、導通抵抗が低下する。このとき、Ｐチャネルトラ
ンジスタ２４ａとＮチャネルトランジスタ２４ｂ、２４
ｃとの抵抗比を比較した場合、Ｎチャネルトランジスタ
２４ｂ、２４ｃ側が小さくなる。このため、第１の基準
電位発生回路２４から出力される第１の基準電位Ｖref1
は降下し、第２の基準電位Ｖref2に一致するようにな
る。比較回路２３の出力端はＣＭＯＳ出力回路２２を構
成するトランジスタ２２ｅのゲートに接続されているた
め、ＣＭＯＳ出力回路２２の閾値電圧は第１の基準電位
Ｖref1と同じ値、すなわち、第２の基準電位Ｖref2に一
致するようになる。ＡＢＣ回路のこのような動作によ
り、ＣＭＯＳ出力回路２２の閾値電圧はＥＣＬレベルの
論理振幅のほぼ中央に設定される。
【００２０】上記実施例によれば、集積回路の製造プロ
セスのパラメータが変動した場合においても、ＣＭＯＳ
出力回路２２の閾値電圧をＥＣＬレベルの論理振幅のほ
ぼ中央に設定できる。このため、ＥＣＬ回路２１から出
力されるＥＣＬレベルの信号を直接ＣＭＯＳ出力回路２
２に供給した場合においても、ＥＣＬレベルからＣＭＯ
Ｓレベルへ確実に変換することができる。
セスのパラメータが変動した場合においても、ＣＭＯＳ
出力回路２２の閾値電圧をＥＣＬレベルの論理振幅のほ
ぼ中央に設定できる。このため、ＥＣＬ回路２１から出
力されるＥＣＬレベルの信号を直接ＣＭＯＳ出力回路２
２に供給した場合においても、ＥＣＬレベルからＣＭＯ
Ｓレベルへ確実に変換することができる。
【００２１】また、従来のように、差動増幅器を介在す
ることなくＥＣＬレベルの信号をＣＭＯＳ出力回路に供
給しているため、図２に示すように、レベル変換におけ
る遅延時間はｔpdＯのみと少ない。したがって、高速に
レベル変換を実行できる。しかも、レベル変換に要する
素子数を削減できるため、消費電流を減少できる。
ることなくＥＣＬレベルの信号をＣＭＯＳ出力回路に供
給しているため、図２に示すように、レベル変換におけ
る遅延時間はｔpdＯのみと少ない。したがって、高速に
レベル変換を実行できる。しかも、レベル変換に要する
素子数を削減できるため、消費電流を減少できる。
【００２２】尚、上記実施例では、ＡＢＣ回路によって
１つのＣＭＯＳ出力回路を制御したが、これに限定され
るものではなく、１つのＡＢＣ回路によって複数のＣＭ
ＯＳ出力回路を制御すれば、より消費電流を削減するこ
とが可能である。また、ＣＭＯＳ出力回路の構成は上記
実施例に限定されるものではなく、図３（ａ）（ｂ）に
示すような構成とすることも可能である。
１つのＣＭＯＳ出力回路を制御したが、これに限定され
るものではなく、１つのＡＢＣ回路によって複数のＣＭ
ＯＳ出力回路を制御すれば、より消費電流を削減するこ
とが可能である。また、ＣＭＯＳ出力回路の構成は上記
実施例に限定されるものではなく、図３（ａ）（ｂ）に
示すような構成とすることも可能である。
【００２３】図３（ａ）において、入力端３０には、Ｐ
チャネルトランジスタ３１、Ｎチャネルトランジスタ３
２のゲートが接続されている。このトランジスタ３１の
ソースはＰチャネルトランジスタ３３のドレインに接続
されている。このトランジスタ３３のソースは第１の電
源Ｖccに接続され、ゲートは前記比較回路２３の出力端
に接続される。前記トランジスタ３１、３２のドレイン
は互いに出力端３４に接続され、トランジスタ３２のソ
ースは第２の電源Ｖss（-5.0Ｖまたは-5.2Ｖ、-4.5Ｖ）
に接続されている。
チャネルトランジスタ３１、Ｎチャネルトランジスタ３
２のゲートが接続されている。このトランジスタ３１の
ソースはＰチャネルトランジスタ３３のドレインに接続
されている。このトランジスタ３３のソースは第１の電
源Ｖccに接続され、ゲートは前記比較回路２３の出力端
に接続される。前記トランジスタ３１、３２のドレイン
は互いに出力端３４に接続され、トランジスタ３２のソ
ースは第２の電源Ｖss（-5.0Ｖまたは-5.2Ｖ、-4.5Ｖ）
に接続されている。
【００２４】図３（ｂ）において、入力端４０には、Ｐ
チャネルトランジスタ４１、Ｎチャネルトランジスタ４
２のゲートが接続されている。このトランジスタ４１の
ソースはＰチャネルトランジスタ４３のドレインに接続
されている。このトランジスタ４３のソースは第１の電
源Ｖccに接続され、ゲートは前記比較回路２３の出力端
に接続されている。前記トランジスタ４１、４２のドレ
インは互いに出力端４４に接続され、トランジスタ４２
のソースはＮチャネルトランジスタ４５のドレインに接
続されている。このトランジスタ４５のゲートは前記比
較回路２３の出力端に接続され、ソースは第２の電源Ｖ
ss（-5.0Ｖまたは-5.2Ｖ、-4.5Ｖ）に接続されている。
チャネルトランジスタ４１、Ｎチャネルトランジスタ４
２のゲートが接続されている。このトランジスタ４１の
ソースはＰチャネルトランジスタ４３のドレインに接続
されている。このトランジスタ４３のソースは第１の電
源Ｖccに接続され、ゲートは前記比較回路２３の出力端
に接続されている。前記トランジスタ４１、４２のドレ
インは互いに出力端４４に接続され、トランジスタ４２
のソースはＮチャネルトランジスタ４５のドレインに接
続されている。このトランジスタ４５のゲートは前記比
較回路２３の出力端に接続され、ソースは第２の電源Ｖ
ss（-5.0Ｖまたは-5.2Ｖ、-4.5Ｖ）に接続されている。
【００２５】図３（ａ）（ｂ）に示すような構成のＣＭ
ＯＳ出力回路を使用する場合、第１の基準電位発生回路
２４も同様の構成とし、入力端と出力端をショートした
構成とすればよい。さらに、第２の基準電位発生回路２
５の構成は上記実施例に限定されるものではなく、図４
（ａ）（ｂ）に示すような構成とすることも可能であ
る。
ＯＳ出力回路を使用する場合、第１の基準電位発生回路
２４も同様の構成とし、入力端と出力端をショートした
構成とすればよい。さらに、第２の基準電位発生回路２
５の構成は上記実施例に限定されるものではなく、図４
（ａ）（ｂ）に示すような構成とすることも可能であ
る。
【００２６】図４（ａ）において、基準電位が供給され
る入力端５１はＮＰＮトランジスタ５２のベースに接続
されている。このトランジスタ５２のエミッタはＮＰＮ
トランジスタ５３のコレクタに接続されている。このト
ランジスタのベースには一定電位Ｖc が供給され、エミ
ッタは抵抗５４を介して第２の電源Ｖss（-5.0Ｖまたは
-5.2Ｖ、-4.5Ｖ）に接続されている。前記トランジスタ
５２のコレクタは抵抗５５を介して第１の電源Ｖcc（Ｇ
ＮＤ）に接続されるとともに、ＮＰＮトランジスタ５６
のベースに接続されている。このトランジスタ５６のコ
レクタは第１の電源Ｖccに接続され、エミッタは出力端
５７に接続されるとともに、抵抗５８を介して第２の電
源Ｖssに接続されている。
る入力端５１はＮＰＮトランジスタ５２のベースに接続
されている。このトランジスタ５２のエミッタはＮＰＮ
トランジスタ５３のコレクタに接続されている。このト
ランジスタのベースには一定電位Ｖc が供給され、エミ
ッタは抵抗５４を介して第２の電源Ｖss（-5.0Ｖまたは
-5.2Ｖ、-4.5Ｖ）に接続されている。前記トランジスタ
５２のコレクタは抵抗５５を介して第１の電源Ｖcc（Ｇ
ＮＤ）に接続されるとともに、ＮＰＮトランジスタ５６
のベースに接続されている。このトランジスタ５６のコ
レクタは第１の電源Ｖccに接続され、エミッタは出力端
５７に接続されるとともに、抵抗５８を介して第２の電
源Ｖssに接続されている。
【００２７】図４（ｂ）において、一定電位Ｖc が供給
される入力端６１はＮＰＮトランジスタ６２のベースに
接続されている。このトランジスタ６２のエミッタは抵
抗６３を介して第２の電源Ｖss（接地）に接続され、コ
レクタは抵抗６４を介して第１の電源Ｖccに接続される
とともに、ＮＰＮトランジスタ６５のベースに接続され
ている。このトランジスタ６５のコレクタは第１の電源
Ｖccに接続され、エミッタは出力端６６に接続されると
ともに、抵抗６７を介して第２の電源Ｖssに接続されて
いる。尚、上記実施例は、負電源の場合について説明し
たが、例えばＶcc＝5.0 Ｖ、Ｖss＝０Ｖというような正
電源によっても実施可能である。その他、この発明は、
上記実施例に限定されるものではなく、発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
される入力端６１はＮＰＮトランジスタ６２のベースに
接続されている。このトランジスタ６２のエミッタは抵
抗６３を介して第２の電源Ｖss（接地）に接続され、コ
レクタは抵抗６４を介して第１の電源Ｖccに接続される
とともに、ＮＰＮトランジスタ６５のベースに接続され
ている。このトランジスタ６５のコレクタは第１の電源
Ｖccに接続され、エミッタは出力端６６に接続されると
ともに、抵抗６７を介して第２の電源Ｖssに接続されて
いる。尚、上記実施例は、負電源の場合について説明し
たが、例えばＶcc＝5.0 Ｖ、Ｖss＝０Ｖというような正
電源によっても実施可能である。その他、この発明は、
上記実施例に限定されるものではなく、発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
【００２８】
【発明の効果】以上詳述したようにこの発明によれば、
レベル変換に要する時間を短縮することができるととも
に、回路の素子数を削減して消費電流を減少することが
でき、しかも、製造プロセス等の変化に影響を受けるこ
となく確実にＥＣＬレベルをＣＭＯＳレベルに変換可能
なレベル変換回路を提供できる。
レベル変換に要する時間を短縮することができるととも
に、回路の素子数を削減して消費電流を減少することが
でき、しかも、製造プロセス等の変化に影響を受けるこ
となく確実にＥＣＬレベルをＣＭＯＳレベルに変換可能
なレベル変換回路を提供できる。
【図１】この発明の一実施例を示す回路構成図。
【図２】図１に示す回路の動作を説明するために示す
図。
図。
【図３】図１に示すＣＭＯＳ出力回路の他の実施例を示
す回路図。
す回路図。
【図４】図１に示す第２の基準電位発生回路の他の実施
例を示す回路図。
例を示す回路図。
【図５】従来のレベル変換回路の一例を示す回路図。
【図６】図５に示すＥＣＬ回路の一例を示す回路図。
【図７】従来のレベル変換回路の応答波形を示す図。
２１…ＥＣＬ回路、２２…ＣＭＯＳ出力回路、２３…比
較回路、２４、２５…第１、第２の基準電圧発生回路、
Ｖref1、Ｖref2…第１、第２の基準電圧。
較回路、２４、２５…第１、第２の基準電圧発生回路、
Ｖref1、Ｖref2…第１、第２の基準電圧。
フロントページの続き (72)発明者 黒田 忠広 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 藤井 真二 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 笠井 和彦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平１−164119（ＪＰ，Ａ) 特開 昭60−242664（ＪＰ，Ａ) 特開 平２−101818（ＪＰ，Ａ) 特開 平３−76419（ＪＰ，Ａ) 特開 昭58−215826（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 ＣＭＯＳインバータと、このＣＭＯＳイ
ンバータの少なくとも一方の電源経路に挿入されたＭＯ
Ｓトランジスタとを有し、前記ＣＭＯＳインバータの入
力端にＥＣＬレベルの電圧が入力され、この入力された
ＥＣＬレベルの電圧をＣＭＯＳレベルの電圧に変換して
出力端から出力するとともに、回路閾値電圧を可変する
ことが可能なＣＭＯＳ出力回路と、前記ＣＭＯＳ出力回路とほぼ同様の構成であり、 ＣＭＯ
Ｓ出力回路の入力端と出力端とが接続された構成であっ
て、第１導電型のトランジスタと第２導電型のトランジ
スタの寸法比で決まるＣＭＯＳレベルの回路閾値電圧を
第１の基準電圧として発生するとともに、前記回路閾値
電圧を可変することが可能な第１の基準電圧発生回路
と、 バイポーラトランジスタによって構成され、ＥＣＬレベ
ルの中央の電位を第２の基準電圧として発生する第２の
基準電位発生回路と、 第１、第２の入力端に前記第１、第２の基準電圧発生回
路から出力される第１、第２の基準電圧が供給され、出
力端から出力される信号が前記第１の基準電圧発生回
路、及び前記ＣＭＯＳ出力回路に供給され、前記第１、
第２の基準電圧を比較し、これらが一致するよう前記第
１の基準電圧発生回路、及び前記ＣＭＯＳ出力回路の回
路閾値電圧を制御する比較回路とを具備することを特徴
とするレベル変換回路。 - 【請求項２】 前記ＣＭＯＳ出力回路は、ゲートが入力
端に接続され、ソースが高電位電源に接続され、ドレイ
ンが出力端に接続された第１導電型のトランジスタと、
ゲートが前記入力端に接続され、ドレインが前記出力端
に接続された第２導電型の第１のトランジスタと、前記
第２導電型の第１のトランジスタのソースと、低電位電
源との相互間に設けられ、ゲートに前記比較回路の出力
信号が供給される第２導電型の第２のトランジスタとに
よって構成されることを特徴とする請求項１記載のレベ
ル変換回路。 - 【請求項３】 前記ＣＭＯＳ出力回路は、ゲートが入力
端に接続され、ドレインが出力端に接続された第１導電
型の第１のトランジスタと、ゲートが前記入力端に接続
され、ソースが低電位電源に接続され、ドレインが前記
出力端に接続された第２導電型のトランジスタと、前記
第１導電型の第１のトランジスタのソースと、高電位電
源との相互間に設けられ、ゲートに前記比較回路の出力
信号が供給される第１導電型の第２のトランジスタとに
よって構成されることを特徴とする請求項１記載のレベ
ル変換回路。 - 【請求項４】 前記ＣＭＯＳ出力回路は、ゲートが入力
端に接続され、ドレインが出力端に接続された第１導電
型の第１のトランジスタと、前記第１導電型の第１のト
ランジスタのソースと、高電位電源との相互間に設けら
れ、ゲートに前記比較回路の出力信号が供給される第１
導電型の第２のトランジスタと、ゲートが前記入力端に
接続され、ドレインが前記出力端に接続された第２導電
型の第１のトランジスタと、前記第２導電型の第１のト
ランジスタのソースと、低電位電源との相互間に設けら
れ、ゲートに前記比較回路の出力信号が供給される第２
導電型の第２のトランジスタとによって構成されること
を特徴とする請求項１記載のレベル変換回路。 - 【請求項５】 前記第２の基準電位発生回路は、ベース
が基準電位に接続され、各エミッタが定電流源を介して
低電位電源に接続され、各コレクタが抵抗を介してそれ
ぞれ高電位電源に接続された第１、第２のＮＰＮトラン
ジスタと、 前記ベースが前記第２のＮＰＮトランジスタのコレクタ
に接続され、コレクタが前記高電位電源に接続され、エ
ミッタが抵抗を介して前記低電位電源に接続されるとと
もに、前記比較回路の反転入端に接続された第３のＮＰ
Ｎトランジスタと、 によって構成されていることを特徴とする請求項１記載
のレベル変換回路。 - 【請求項６】 前記第２の基準電位発生回路は、ベース
が基準電位に接続され、エミッタが定電流源を介して低
電位電源に接続され、コレクタが抵抗を介して高電位電
源に接続された第１のＮＰＮトランジスタと、 前記ベースが前記第１のＮＰＮトランジスタのコレクタ
に接続され、コレクタが前記高電位電源に接続され、エ
ミッタが抵抗を介して前記低電位電源に接続されるとと
もに、前記比較回路の反転入端に接続された第２のＮＰ
Ｎトランジスタと、 によって構成されていることを特徴とする請求項１記載
のレベル変換回路。 - 【請求項７】 前記第２の基準電位発生回路は、一端が
高電位電源に接続され、他端が低電位電源に接続された
定電流源と、 ベースが前記定電流源の一端に接続され、コレクタが前
記高電位電源に接続され、エミッタが抵抗を介して前記
低電位電源に接続されるとともに、前記比較回路の反転
入端に接続されたＮＰＮトランジスタと、 によって構成されていることを特徴とする請求項１記載
のレベル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04168921A JP3113071B2 (ja) | 1992-06-26 | 1992-06-26 | レベル変換回路 |
| US08/080,109 US5369318A (en) | 1992-06-26 | 1993-06-23 | Level translator capable of high speed operation |
| KR1019930011657A KR960013863B1 (ko) | 1992-06-26 | 1993-06-25 | 레벨 변환 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04168921A JP3113071B2 (ja) | 1992-06-26 | 1992-06-26 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613878A JPH0613878A (ja) | 1994-01-21 |
| JP3113071B2 true JP3113071B2 (ja) | 2000-11-27 |
Family
ID=15877027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04168921A Expired - Fee Related JP3113071B2 (ja) | 1992-06-26 | 1992-06-26 | レベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5369318A (ja) |
| JP (1) | JP3113071B2 (ja) |
| KR (1) | KR960013863B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764094A (en) * | 1995-06-02 | 1998-06-09 | Matsushita Electric Industrial Co., Ltd. | Level shift circuit for analog signal and signal waveform generator including the same |
| US6046621A (en) * | 1996-09-30 | 2000-04-04 | Advanced Micro Devices, Inc. | Differential signal generator with dynamic beta ratios |
| US5798972A (en) * | 1996-12-19 | 1998-08-25 | Mitsubishi Semiconductor America, Inc. | High-speed main amplifier with reduced access and output disable time periods |
| GB2340682B (en) * | 1998-08-10 | 2003-11-05 | Sgs Thomson Microelectronics | Variable threshold inverter |
| US6147540A (en) * | 1998-08-31 | 2000-11-14 | Motorola Inc. | High voltage input buffer made by a low voltage process and having a self-adjusting trigger point |
| US6429680B1 (en) * | 2000-11-01 | 2002-08-06 | Semiconductor Components Industries Llc | Pin programmable reference |
| US7375575B1 (en) * | 2005-02-14 | 2008-05-20 | Marvell Israel (Misl) Ltd. | Method and apparatus for controlled voltage level shifting |
| JP5038710B2 (ja) | 2006-12-28 | 2012-10-03 | 株式会社日立製作所 | レベル変換回路 |
| JP5313779B2 (ja) * | 2009-06-22 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
| FR2957161B1 (fr) * | 2010-03-02 | 2012-11-16 | St Microelectronics Rousset | Circuit interne de tension d'alimentation d'un circuit integre |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215826A (ja) * | 1982-06-10 | 1983-12-15 | Nec Corp | 半導体論理回路 |
| US4623802A (en) * | 1984-05-17 | 1986-11-18 | Fairchild Semiconductor Corporation | Multiple-stage gate network having independent reference voltage sources |
| JPS60242664A (ja) * | 1984-10-24 | 1985-12-02 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置の製法 |
| JPS62243422A (ja) * | 1986-04-16 | 1987-10-23 | Texas Instr Japan Ltd | インバ−タ回路 |
| US4763021A (en) * | 1987-07-06 | 1988-08-09 | Unisys Corporation | CMOS input buffer receiver circuit with ultra stable switchpoint |
| JPH01164119A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | レベル変換入力回路 |
| JPH02101818A (ja) * | 1988-10-11 | 1990-04-13 | Mitsubishi Electric Corp | 半導体集積回路 |
| NL8901170A (nl) * | 1989-05-10 | 1990-12-03 | Philips Nv | Geintegreerde schakeling met een signaalniveauconverter. |
| JPH0376419A (ja) * | 1989-08-10 | 1991-04-02 | Siemens Ag | 集積可能なトランジスタスイツチング段 |
| US5105102A (en) * | 1990-02-28 | 1992-04-14 | Nec Corporation | Output buffer circuit |
| JPH04297119A (ja) * | 1990-09-28 | 1992-10-21 | Toshiba Corp | 半導体集積回路 |
| JP2637294B2 (ja) * | 1990-12-26 | 1997-08-06 | 株式会社東芝 | センスアンプ回路 |
-
1992
- 1992-06-26 JP JP04168921A patent/JP3113071B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-23 US US08/080,109 patent/US5369318A/en not_active Expired - Lifetime
- 1993-06-25 KR KR1019930011657A patent/KR960013863B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001568A (ko) | 1994-01-11 |
| KR960013863B1 (ko) | 1996-10-10 |
| JPH0613878A (ja) | 1994-01-21 |
| US5369318A (en) | 1994-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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