JPH02101818A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02101818A JPH02101818A JP63255275A JP25527588A JPH02101818A JP H02101818 A JPH02101818 A JP H02101818A JP 63255275 A JP63255275 A JP 63255275A JP 25527588 A JP25527588 A JP 25527588A JP H02101818 A JPH02101818 A JP H02101818A
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- JP
- Japan
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- input signal
- reference voltage
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- circuit
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分舒〕
この発明は、ＥＣＬ （エミッタ・カップルド・ロジッ
ク）回路などのような、入力に対するしきい電圧を発生
する回路を有する半導体集積回路に関し、例えばＥＣＬ
ゲート回路に関するものである。
ク）回路などのような、入力に対するしきい電圧を発生
する回路を有する半導体集積回路に関し、例えばＥＣＬ
ゲート回路に関するものである。
第３図は例えば［バイポーラ集積回路］ （近代科学社
）の１０３ページに示された従来のＥＣＬ型ＩＮＶ／Ｎ
ＩＮＶゲート回路を示す回路図である。
）の１０３ページに示された従来のＥＣＬ型ＩＮＶ／Ｎ
ＩＮＶゲート回路を示す回路図である。
図において、（１）は論理回路部、（２）は参照電圧発
生回路部、（Ｑ、、）〜（Ｑｌ ｔ ） −（Ｑｌ１
）〜（Ｑ、）はトランジスタ、（Ｒｔ□）〜（Ｒｌｇ
） 、 （Ｒｇ□）〜（Ｒ２３）は抵抗である。参照電
圧（ＶＢＢ）は参照電圧発生回路部（２）で発生する。
生回路部、（Ｑ、、）〜（Ｑｌ ｔ ） −（Ｑｌ１
）〜（Ｑ、）はトランジスタ、（Ｒｔ□）〜（Ｒｌｇ
） 、 （Ｒｇ□）〜（Ｒ２３）は抵抗である。参照電
圧（ＶＢＢ）は参照電圧発生回路部（２）で発生する。
入力信号ＤＩＮをベースに受けるようにされたトランジ
スタ（Ｑｕ）と、参照電圧ＶＢＢをベースに受けるよう
にされたトランジスタ（Ｑ□２）とは、エミッタが共通
に接続されたＥＣＬ回路を構成している。また、トラン
ジスタ（Ｑ 、、）と抵抗（Ｒ，３）トランジスタ（Ｑ
ｌ、）と抵抗（Ｒ１４） 、 トランジスタ（Ｑｔｓ）
と抵抗（Ｒｔｓ） −）ランジスタ（Ｑｎ）と抵抗＠２
□） トランジスタ（Ｑ！りと抵抗（Ｒ２３）とでそ
れぞれ定電流源を構成し、Ｖｃｓはこの定電流源を駆動
する基準電圧である。
スタ（Ｑｕ）と、参照電圧ＶＢＢをベースに受けるよう
にされたトランジスタ（Ｑ□２）とは、エミッタが共通
に接続されたＥＣＬ回路を構成している。また、トラン
ジスタ（Ｑ 、、）と抵抗（Ｒ，３）トランジスタ（Ｑ
ｌ、）と抵抗（Ｒ１４） 、 トランジスタ（Ｑｔｓ）
と抵抗（Ｒｔｓ） −）ランジスタ（Ｑｎ）と抵抗＠２
□） トランジスタ（Ｑ！りと抵抗（Ｒ２３）とでそ
れぞれ定電流源を構成し、Ｖｃｓはこの定電流源を駆動
する基準電圧である。
次に動作について説明する。
参照電圧ＶＢｓは
ここに、 ＶＢＥ （Ｑ１０はトランジスタ（Ｑ２□）
のベース・エミッタ間電圧、 ＶＢ Ｅ （Ｑ ２３）はトランジスタ（Ｑ ２３）の
ベース・エミッタ間電圧、 ＶＥＥは第２の電源電圧である。
のベース・エミッタ間電圧、 ＶＢ Ｅ （Ｑ ２３）はトランジスタ（Ｑ ２３）の
ベース・エミッタ間電圧、 ＶＥＥは第２の電源電圧である。
で示され、入力信号ＤＩＮの中間レベルになるように設
定されている。
定されている。
よって論理回路部（１）では、入力信号Ｌ）ＩＮの極性
（参照電圧ＶＢＢより高電位か低電位か）によって出力
信号Ｄｏ（ＩＮＶ） 、 ＤＯ（ＮＩＮＶ）が決まる。
（参照電圧ＶＢＢより高電位か低電位か）によって出力
信号Ｄｏ（ＩＮＶ） 、 ＤＯ（ＮＩＮＶ）が決まる。
第４図に第３図に示す回路の信号波形のタイミング図を
示す。今、入力信号ＤＩＮが＜Ｌ′からゞＨ〃に変化、
するときを例にとって説明する。入力信号ＤＩＮがゞＬ
？のとき、トランジスタ（Ｑｌりはオフ。
示す。今、入力信号ＤＩＮが＜Ｌ′からゞＨ〃に変化、
するときを例にとって説明する。入力信号ＤＩＮがゞＬ
？のとき、トランジスタ（Ｑｌりはオフ。
トランジスタ（Ｑｌ２）はオンであるので出力信号り。
（ＩＮＶ）は（Ｌ′である。入力信号ＤＩＮがゞＬ′か
ら＜Ｈ″へ変化するにつれてトランジスタ（Ｑ、□）は
オンし始めるので出力信号Ｄｏ（ＩＮＶ）はゞＨ′から
？ Ｌ ／／へと変化し始め、入力信号ＤＩＮが囁Ｈ〃
になるとトランジスタ（Ｑｌｔ）はオン、トランジスタ
（Ｑｌ２）はオフするので出力信号Ｄｏ（ＩＮＶ）はゞ
Ｌ〃になる。
ら＜Ｈ″へ変化するにつれてトランジスタ（Ｑ、□）は
オンし始めるので出力信号Ｄｏ（ＩＮＶ）はゞＨ′から
？ Ｌ ／／へと変化し始め、入力信号ＤＩＮが囁Ｈ〃
になるとトランジスタ（Ｑｌｔ）はオン、トランジスタ
（Ｑｌ２）はオフするので出力信号Ｄｏ（ＩＮＶ）はゞ
Ｌ〃になる。
すなわち、論理振幅（入力信号ＤＩＮのゞＨ〃レベルと
＜″Ｌ″レベルの差）が小さい程スイッチングは速くな
る。ただし、論理振幅が小さ過ぎるとトランジスタ（Ｑ
ｔ□）、（Ｑ、、）の両方がオンとなり不具合いを生ず
るので注意しなければならない。
＜″Ｌ″レベルの差）が小さい程スイッチングは速くな
る。ただし、論理振幅が小さ過ぎるとトランジスタ（Ｑ
ｔ□）、（Ｑ、、）の両方がオンとなり不具合いを生ず
るので注意しなければならない。
従来のＥＣＬゲート回路は以上のように構成されている
ので、高速化を実現する手段として、論理振幅を可能な
限り小さくすることが考えられる。
ので、高速化を実現する手段として、論理振幅を可能な
限り小さくすることが考えられる。
しかし、製造ばらつきや、参照電圧発生回路部の温度依
存性や電源電圧依存性などによる参照電圧の変動を考慮
すると論理修幅はｓｏｏｍＶ程度が限界であり、これ以
上の高速化はウェハプロセスの進歩に期待するしかない
という問題点があった。
存性や電源電圧依存性などによる参照電圧の変動を考慮
すると論理修幅はｓｏｏｍＶ程度が限界であり、これ以
上の高速化はウェハプロセスの進歩に期待するしかない
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、製造ばらつき、温度変化、電源電圧変動に対
する安定性を犠牲にすることなく、高速化が実現できる
ＥＣＬゲート回路を得ることを目的とする。
たもので、製造ばらつき、温度変化、電源電圧変動に対
する安定性を犠牲にすることなく、高速化が実現できる
ＥＣＬゲート回路を得ることを目的とする。
この発明に係るＥＣＬゲート回路は、入力信号とその入
力信号を遅延させた信号とによって、参照電圧発生回路
部が３値の参照電圧を発生するようにしたものである。
力信号を遅延させた信号とによって、参照電圧発生回路
部が３値の参照電圧を発生するようにしたものである。
この発明におけるＥＣＬゲート回路の参照電圧は、入力
信号がゞＬ〃から囁Ｈ〃へ、あるいは止〃からゞＬ ’
／へ変化するときのみ、参照電圧が中間レベルからゞＬ
′へ、あるいは中間レベルからゞＨ’／へ変化し、入力
信号が変化しないときは、参照電圧は中間レベルのまま
である。
信号がゞＬ〃から囁Ｈ〃へ、あるいは止〃からゞＬ ’
／へ変化するときのみ、参照電圧が中間レベルからゞＬ
′へ、あるいは中間レベルからゞＨ’／へ変化し、入力
信号が変化しないときは、参照電圧は中間レベルのまま
である。
以下、この発明に係る半導体集積囲路の一実施例を図に
ついて説明する。第１図はＥＣＬ型ＩＮＮ／ＮＩＮＶゲ
ート回路を示す回路図である。図において、（１） 、
（２） 、（Ｑｏ）〜（Ｑｌ７） −（Ｑ２１）〜（Ｑ
２１１） 、 ■１□）〜（Ｒｘｓ） −（Ｒ２□）〜
（Ｒ２３）は従来例の第２図に示したものと同等である
ので説明を省略する。（ＤＬ）はデイレイ回路であり、
入力信号ＤＩＮをベースに受けるようにされたトランジ
スタ（Ｑ２４）と、入力信号ＤＩＮがデイレイ回路（Ｄ
Ｌ）で遅延された信号をベースぐ受けるようにされたト
ランジスタ（Ｑ２１１）とは、エミッタが共通に接続さ
れたＥＣＬ回路を構成している。
ついて説明する。第１図はＥＣＬ型ＩＮＮ／ＮＩＮＶゲ
ート回路を示す回路図である。図において、（１） 、
（２） 、（Ｑｏ）〜（Ｑｌ７） −（Ｑ２１）〜（Ｑ
２１１） 、 ■１□）〜（Ｒｘｓ） −（Ｒ２□）〜
（Ｒ２３）は従来例の第２図に示したものと同等である
ので説明を省略する。（ＤＬ）はデイレイ回路であり、
入力信号ＤＩＮをベースに受けるようにされたトランジ
スタ（Ｑ２４）と、入力信号ＤＩＮがデイレイ回路（Ｄ
Ｌ）で遅延された信号をベースぐ受けるようにされたト
ランジスタ（Ｑ２１１）とは、エミッタが共通に接続さ
れたＥＣＬ回路を構成している。
次に動作について説明する。第２図は第１図の回路の信
号波形のタイミング図である。入力信号ＤＩＮが変化し
ないとき（ゞＬ′あるいはゞＨ’／のまま一定）、トラ
ンジスタ（Ｑ２４）、（Ｑｚｓ）のベース電位は等しい
のでトランジスタ（Ｑｌ４） −（Ｑ２３）の両方がオ
ンして参照電圧ＶＢＢは、 （Ｃ＞ニＶｎＥ（Ｑ、、）、ＶＢＥ（Ｑ２．）、Ｖｇｇ
ハ従来ノ技術ｔ：Ｄ説明で示したものと同等である。
号波形のタイミング図である。入力信号ＤＩＮが変化し
ないとき（ゞＬ′あるいはゞＨ’／のまま一定）、トラ
ンジスタ（Ｑ２４）、（Ｑｚｓ）のベース電位は等しい
のでトランジスタ（Ｑｌ４） −（Ｑ２３）の両方がオ
ンして参照電圧ＶＢＢは、 （Ｃ＞ニＶｎＥ（Ｑ、、）、ＶＢＥ（Ｑ２．）、Ｖｇｇ
ハ従来ノ技術ｔ：Ｄ説明で示したものと同等である。
）
で示され、入力信号ＤＩＮの中間レベルになるように設
定する。
定する。
入力信号ＤｚＮがゞＬりからゞＨｌに変化するとき、ト
ランジスタ（Ｑ ２４）のベース電位は＜Ｌ〃から＜′
Ｈ′に変化する。一方、トランジスタ（Ｑ２ｓ）のベー
ス電位はデイレイ回路（ＤＬ）によって遅れて立ち上が
るため、ゞＬ〃のままであり、トランジスタ（Ｑ、５）
はオフし、参照電圧ＶＢＢはＶＢＢ ＝ −ＶＥＥ（Ｑ
２．） −−Ｌ （Ｖｃｓ−ＶＥＥ −ＶＥＥ（Ｑｕ）
）となる。すなわち、−時的に参照電圧ＶＢＢが中間
レベルから′Ｌ＃レベルに変化する。やがて、トランジ
スタ（Ｑｕ）のベース電位もゞＨ〃になるので参照電圧
ＶＢＢは中間レベルに戻る。
ランジスタ（Ｑ ２４）のベース電位は＜Ｌ〃から＜′
Ｈ′に変化する。一方、トランジスタ（Ｑ２ｓ）のベー
ス電位はデイレイ回路（ＤＬ）によって遅れて立ち上が
るため、ゞＬ〃のままであり、トランジスタ（Ｑ、５）
はオフし、参照電圧ＶＢＢはＶＢＢ ＝ −ＶＥＥ（Ｑ
２．） −−Ｌ （Ｖｃｓ−ＶＥＥ −ＶＥＥ（Ｑｕ）
）となる。すなわち、−時的に参照電圧ＶＢＢが中間
レベルから′Ｌ＃レベルに変化する。やがて、トランジ
スタ（Ｑｕ）のベース電位もゞＨ〃になるので参照電圧
ＶＢＢは中間レベルに戻る。
次に、入力信号ＤＩＮがゞＨ′ＰからゞＬ′に変化する
とき、トランジスタ（Ｑ ２４）のベース電位は１Ｐか
ら（′Ｌ′ｐに変化する。一方、トランジスタ（Ｑ２５
）のベース電位はデイレイ回路（ＤＬ）によって遅れて
立ち下がるため、＜Ｈ？のままであり、トランジスタ（
Ｑ７）はオフし、参照電圧ＶＢＢはＶＢＢ ＝ −ｖＢ
Ｅ（Ｑ、、） となる。すなわち、−時的に参照電圧ＶＢＢが中間レベ
ルからＳＲ”レベルに変化する。やがて、トランジスタ
（Ｑ２５）のベース電位もゞＬ〃になるので参照電圧Ｖ
ＢＢは中間レベルに戻る。
とき、トランジスタ（Ｑ ２４）のベース電位は１Ｐか
ら（′Ｌ′ｐに変化する。一方、トランジスタ（Ｑ２５
）のベース電位はデイレイ回路（ＤＬ）によって遅れて
立ち下がるため、＜Ｈ？のままであり、トランジスタ（
Ｑ７）はオフし、参照電圧ＶＢＢはＶＢＢ ＝ −ｖＢ
Ｅ（Ｑ、、） となる。すなわち、−時的に参照電圧ＶＢＢが中間レベ
ルからＳＲ”レベルに変化する。やがて、トランジスタ
（Ｑ２５）のベース電位もゞＬ〃になるので参照電圧Ｖ
ＢＢは中間レベルに戻る。
なお、デイレイ回路（ＤＬ）ＥＣＬ型回路に限定されず
、ＣＲ時定数回路を用いたものでもよい。
、ＣＲ時定数回路を用いたものでもよい。
以上のように、この発明によれば入力信号力ヒＬ′から
ゞＨ々へ、あるいはゞＨｅからゞＬ〃へ変化するときの
み、参照電圧か中間レベルから＜Ｌ ’／レベルへ、あ
るいは中間レベルからゞＨ〃へ変化し、入力信号が変化
しないときは、参照電圧は中間レベルのまま一定となる
ように構成したので、製造ばらつき、温度変化、電源電
圧変動に対する安定性を犠牲にすることなく、高速化が
実現できるＥＣＬゲート回路が得られる効果がある。な
お、シミュレーシ３ンを行った結果では５０％程度速く
なった。
ゞＨ々へ、あるいはゞＨｅからゞＬ〃へ変化するときの
み、参照電圧か中間レベルから＜Ｌ ’／レベルへ、あ
るいは中間レベルからゞＨ〃へ変化し、入力信号が変化
しないときは、参照電圧は中間レベルのまま一定となる
ように構成したので、製造ばらつき、温度変化、電源電
圧変動に対する安定性を犠牲にすることなく、高速化が
実現できるＥＣＬゲート回路が得られる効果がある。な
お、シミュレーシ３ンを行った結果では５０％程度速く
なった。
第１図はこの発明に係る半導体集積回路の一実施例によ
るＥＣＬ型ＩＮＶ／ＮＩＮＶゲート回路を示す回路図、
第２図は第１図の回路の信号波形のタイミング図、第３
図は従来のＥＣＬ型ＩＮＶ／ＮＩＮＶゲート回路を示す
回路図、第４図は第３図の回路の信号波形のタイミング
図である。 図において、（１）は論理回路部、（２）は参照電圧発
生回路部、（Ｑｕ）〜（Ｑ１７） −（Ｑｚｔ）〜（Ｑ
ｚａ）はトランジスタ、（Ｒ，、）〜（Ｒｔ５） −Ｃ
Ｒ２１）〜（Ｒ２３）は抵抗、（ＤＬ）はデイレイ回路
である。 なお、図中、同一符号は同一、又は相当部分を示す。
るＥＣＬ型ＩＮＶ／ＮＩＮＶゲート回路を示す回路図、
第２図は第１図の回路の信号波形のタイミング図、第３
図は従来のＥＣＬ型ＩＮＶ／ＮＩＮＶゲート回路を示す
回路図、第４図は第３図の回路の信号波形のタイミング
図である。 図において、（１）は論理回路部、（２）は参照電圧発
生回路部、（Ｑｕ）〜（Ｑ１７） −（Ｑｚｔ）〜（Ｑ
ｚａ）はトランジスタ、（Ｒ，、）〜（Ｒｔ５） −Ｃ
Ｒ２１）〜（Ｒ２３）は抵抗、（ＤＬ）はデイレイ回路
である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＥＣＬ型回路などのような、入力信号を取り込む入力回
路部と、入力信号に対するしきい電圧を発生する回路部
を有する半導体集積回路において、上記入力信号の電位
の状態を検知することにより、上記しきい電圧の電位が
３つの状態をとるように構成されており、入力信号が変
化するときのみ、しきい電圧の電位が入力信号とは逆の
極性に変化し、入力信号が変化しないときは、しきい電
圧の電位が入力信号の中間レベルとなるようにしたこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255275A JPH02101818A (ja) | 1988-10-11 | 1988-10-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255275A JPH02101818A (ja) | 1988-10-11 | 1988-10-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101818A true JPH02101818A (ja) | 1990-04-13 |
Family
ID=17276488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255275A Pending JPH02101818A (ja) | 1988-10-11 | 1988-10-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101818A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613878A (ja) * | 1992-06-26 | 1994-01-21 | Toshiba Corp | レベル変換回路 |
-
1988
- 1988-10-11 JP JP63255275A patent/JPH02101818A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613878A (ja) * | 1992-06-26 | 1994-01-21 | Toshiba Corp | レベル変換回路 |
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