JPH033964B2 - - Google Patents
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- JPH033964B2 JPH033964B2 JP57005501A JP550182A JPH033964B2 JP H033964 B2 JPH033964 B2 JP H033964B2 JP 57005501 A JP57005501 A JP 57005501A JP 550182 A JP550182 A JP 550182A JP H033964 B2 JPH033964 B2 JP H033964B2
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- gate
- output
- low
- input
- gates
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- 230000008878 coupling Effects 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 6
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- 230000000903 blocking effect Effects 0.000 claims 2
- 230000001960 triggered effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Lock And Its Accessories (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
技術分野
本発明はデジタル論理回路に関するもので、特
に交叉結合NANDゲートを使用して、NANDゲ
ートの準安定状態になりやすい欠陥を克服し、出
力が２つの安定状態の１つになるような時間ま
で、この状態が伝送させることを阻止するよう形
成したアービタ回路（arbiter circuit：任意決定
回路）に関するものである。
に交叉結合NANDゲートを使用して、NANDゲ
ートの準安定状態になりやすい欠陥を克服し、出
力が２つの安定状態の１つになるような時間ま
で、この状態が伝送させることを阻止するよう形
成したアービタ回路（arbiter circuit：任意決定
回路）に関するものである。
従来技術
この種アービタ回路はデジタル ロジツクにお
いて、 ａ 僅かな時間差で到来する２つの信号のうち最
初の信号に応答して、このような同期信号に先
着先サービス ベース（first come first
serve basis）で優先権を与え、 ｂ 同時に到来した信号の場合には、最初に、２
つの信号のうちいずれに応答するかについて任
意の決定を行うのに使用されている。
いて、 ａ 僅かな時間差で到来する２つの信号のうち最
初の信号に応答して、このような同期信号に先
着先サービス ベース（first come first
serve basis）で優先権を与え、 ｂ 同時に到来した信号の場合には、最初に、２
つの信号のうちいずれに応答するかについて任
意の決定を行うのに使用されている。
一般に、アービタ回路には２つの交叉結合
NANDゲートよりなるラツチ回路を使用してい
るが、この種アービタ回路においてしばしば遭遇
する問題点の１つは、ラツチ出力が高レベル
（HIGH…ハイ）でも低レベル（LOW…ロー）で
もない中間状態（準安定状態）にあるような交叉
結合NANDゲートの準安定の状態から提起され
ることが多い。この状態は、通常、ラツチ出力に
“ラツト（rut…溝形）”パルスと呼ばれるパルス
が生じた後に起こる。
NANDゲートよりなるラツチ回路を使用してい
るが、この種アービタ回路においてしばしば遭遇
する問題点の１つは、ラツチ出力が高レベル
（HIGH…ハイ）でも低レベル（LOW…ロー）で
もない中間状態（準安定状態）にあるような交叉
結合NANDゲートの準安定の状態から提起され
ることが多い。この状態は、通常、ラツチ出力に
“ラツト（rut…溝形）”パルスと呼ばれるパルス
が生じた後に起こる。
ラツトパルスは、アービタ回路を効果的に制御
するには狭すぎるが、出力バスで検出されるには
充分な幅をもつた狭い零方向または正方向パルス
で構成される特徴を有する。上述の準安定状態の
存在する可能性もしくは準安定状態の継続時間を
減少させることは可能であるが、この状態を完全
に除去することはほとんど不可能である。したが
つて、ある種の手段を設け、それにより、ラツト
パルスもしくは準安定レベルが生じた場合、それ
らが後続の論理デバイスに到達し得ないようにす
る必要がある。
するには狭すぎるが、出力バスで検出されるには
充分な幅をもつた狭い零方向または正方向パルス
で構成される特徴を有する。上述の準安定状態の
存在する可能性もしくは準安定状態の継続時間を
減少させることは可能であるが、この状態を完全
に除去することはほとんど不可能である。したが
つて、ある種の手段を設け、それにより、ラツト
パルスもしくは準安定レベルが生じた場合、それ
らが後続の論理デバイスに到達し得ないようにす
る必要がある。
発明の開示
本発明アービタ回路は第１および第２の交叉結
合NANDゲートにより形成したラツチ回路を含
み、前記第1NANDゲートを第１入力端子に結合
し、前記第2NANDゲートを第２入力端子に結合
するようにするほか、前記NANDゲートの１つ
をシユミツトNANDゲートを可とするNANDゲ
ートにより形成する。
合NANDゲートにより形成したラツチ回路を含
み、前記第1NANDゲートを第１入力端子に結合
し、前記第2NANDゲートを第２入力端子に結合
するようにするほか、前記NANDゲートの１つ
をシユミツトNANDゲートを可とするNANDゲ
ートにより形成する。
また、前記NANDゲートの出力は、約1VBEを
可とする所定電圧差に応答する差検出ゲートに結
合し、前記差検出ゲートの出力を２つの出力
NORゲートの各々の第１入力に供給するように
するとともに、前記各出力NORゲートの第２入
力にそれぞれ２つのNANDゲートよりの出力を
供給するようにしている。
可とする所定電圧差に応答する差検出ゲートに結
合し、前記差検出ゲートの出力を２つの出力
NORゲートの各々の第１入力に供給するように
するとともに、前記各出力NORゲートの第２入
力にそれぞれ２つのNANDゲートよりの出力を
供給するようにしている。
かくすれば、差検出ゲートは、所定値を超える
ような電圧差を有する入力信号に対してのみ応答
するので、ラツトパルスを含むようなラツチ回路
の発振状態または準安定状態の間に生ずる任意の
信号が出力NORゲートに到達しないよう差検出
ゲートにより抑圧することが可能となる。
ような電圧差を有する入力信号に対してのみ応答
するので、ラツトパルスを含むようなラツチ回路
の発振状態または準安定状態の間に生ずる任意の
信号が出力NORゲートに到達しないよう差検出
ゲートにより抑圧することが可能となる。
実施例
以下図面により本発明を説明する。
第１図は対の入力端子ＡおよびＢならびに対の
出力端子ＪおよびＫを有する本発明アービタ（任
意決定）回路の一実施例を示す。前記第１入力端
子Ａは、シユミツトNANDゲートを可とする第
1NANDゲート１０の第１入力に結合し、前記第
２入力端子Ｂは第2NANDゲート１２の第１入力
に結合する。２つのNANDゲート１０および１
２はこれらを交叉結合させることによりそれぞれ
交叉結合入力を第２入力としたラツチ回路を形成
せしめる。
出力端子ＪおよびＫを有する本発明アービタ（任
意決定）回路の一実施例を示す。前記第１入力端
子Ａは、シユミツトNANDゲートを可とする第
1NANDゲート１０の第１入力に結合し、前記第
２入力端子Ｂは第2NANDゲート１２の第１入力
に結合する。２つのNANDゲート１０および１
２はこれらを交叉結合させることによりそれぞれ
交叉結合入力を第２入力としたラツチ回路を形成
せしめる。
第1NANDゲート１０の出力Ｃは差検出ゲート
１４の一方の入力に結合するほか、第1NORゲー
ト１６の一方の入力に結合する。また、第
2NANDゲート１２の出力Ｄを差検出ゲート１４
の他の入力に結合するほか、第2NORゲート１８
の一方の入力に結合する差検出ゲート１４の出力
Ｅはこれを２つのNORゲート１６および１８の
第２入力に結合する。
１４の一方の入力に結合するほか、第1NORゲー
ト１６の一方の入力に結合する。また、第
2NANDゲート１２の出力Ｄを差検出ゲート１４
の他の入力に結合するほか、第2NORゲート１８
の一方の入力に結合する差検出ゲート１４の出力
Ｅはこれを２つのNORゲート１６および１８の
第２入力に結合する。
さらに、第1NORゲート１６の出力Ｆを第１出
力端子Ｊに結合し、第2NORゲート１８の出力Ｇ
を第２出力端子Ｋに結合する。また、第1NORゲ
ート１６の出力Ｆを第１インバータ２０を介して
第2NANDゲート１２の第３入力に接続し、同様
に、第2NORゲート１８の出力Ｇを第２インバー
タ２２を介して第１またはシユミツトNANDゲ
ート１０の第３力に接続する。NANDゲート１
２および１０の反転出力または第３入力はそれぞ
れ文字符号ＨおよびＩで表示することにする。
力端子Ｊに結合し、第2NORゲート１８の出力Ｇ
を第２出力端子Ｋに結合する。また、第1NORゲ
ート１６の出力Ｆを第１インバータ２０を介して
第2NANDゲート１２の第３入力に接続し、同様
に、第2NORゲート１８の出力Ｇを第２インバー
タ２２を介して第１またはシユミツトNANDゲ
ート１０の第３力に接続する。NANDゲート１
２および１０の反転出力または第３入力はそれぞ
れ文字符号ＨおよびＩで表示することにする。
差検出ゲート１４は、その２つの入力差が一定
量（この場合には、1VBE）より大でない限り、
その出力が常に高レベル（HIGH）となるようこ
れを設計する。すなわち、一般の排他的NORゲ
ートのように、双方の入力が高レベル（HIGH）、
または双方の入力が低レベル（LOW）の場合、
その出力は高レベル（HIGH）となるが、２つの
入力の差が1VBEより大になると、その出力は低
レベル（LOW）となる。
量（この場合には、1VBE）より大でない限り、
その出力が常に高レベル（HIGH）となるようこ
れを設計する。すなわち、一般の排他的NORゲ
ートのように、双方の入力が高レベル（HIGH）、
または双方の入力が低レベル（LOW）の場合、
その出力は高レベル（HIGH）となるが、２つの
入力の差が1VBEより大になると、その出力は低
レベル（LOW）となる。
以下、本発明アービタ回路の作動を説明する。
始動状態においては、双方の入力ＡおよびＢは
低レベル（LOW）である。一方、NANDゲート
の出力は、すべての入力が高レベル（HIGH）の
場合のみ低レベル（LOW）となる。したがつて、
この場合には、各NANDゲート１０および１２
の１つの入力が低レベル（LOW）であるため、
出力ＣおよびＤは高レベル（HIGH）となり、ま
た、ゲート１０および１２に対する交叉結合第２
入力も高レベル（HIGH）となる。かくして、差
検出ゲート１４の双方の入力は高レベル
（HIGH）となるため、ゲート１４の出力Ｅも高
レベル（HIGH）となる。したがつて、NORゲ
ート１６の双方の入力が高レベル（HIGH）とな
るため、出力Ｆは低レベル（LOW）となり、同
様に、NORゲート１８の双方の入力が高レベル
（HIGH）となるため、出力Ｇも低レベル
（LOW）となる。これは、NORゲートの任意の
入力が高レベル（HIGH）の場合、NORゲート
の出力は低レベル（LOW）となることから正し
い。
低レベル（LOW）である。一方、NANDゲート
の出力は、すべての入力が高レベル（HIGH）の
場合のみ低レベル（LOW）となる。したがつて、
この場合には、各NANDゲート１０および１２
の１つの入力が低レベル（LOW）であるため、
出力ＣおよびＤは高レベル（HIGH）となり、ま
た、ゲート１０および１２に対する交叉結合第２
入力も高レベル（HIGH）となる。かくして、差
検出ゲート１４の双方の入力は高レベル
（HIGH）となるため、ゲート１４の出力Ｅも高
レベル（HIGH）となる。したがつて、NORゲ
ート１６の双方の入力が高レベル（HIGH）とな
るため、出力Ｆは低レベル（LOW）となり、同
様に、NORゲート１８の双方の入力が高レベル
（HIGH）となるため、出力Ｇも低レベル
（LOW）となる。これは、NORゲートの任意の
入力が高レベル（HIGH）の場合、NORゲート
の出力は低レベル（LOW）となることから正し
い。
かくして、出力ＦおよびＧは低レベル（LOW）
であるため、NANDゲート１２および１０の第
３入力に至る反転入力はそれぞれ高レベル
（HIGH）となるが、前記ゲート１２および１０
の入力の１つが低レベル（LOW）であるため、
これらのゲートの状態に影響を及ぼすことはな
い。
であるため、NANDゲート１２および１０の第
３入力に至る反転入力はそれぞれ高レベル
（HIGH）となるが、前記ゲート１２および１０
の入力の１つが低レベル（LOW）であるため、
これらのゲートの状態に影響を及ぼすことはな
い。
回路の初期状態および信号波形は第２図に示す
信号波形図の最左端部分に相当する。
信号波形図の最左端部分に相当する。
ここで、第２図に示すように、入力Ａが入力Ｂ
より前に高レベル（HIGH）になるものとすれ
ば、Ａが高レベル（HIGH）で、Ｂが低レベル
（LOW）のままの場合には、NANDゲート１０
の３つの入力Ａ，ＤおよびＩはすべて高レベル
（HIGH）であるため、Ｃは低レベル（LOW）と
なる。かくして、Ｃが低レベル（LOW）で、Ｅ
が高レベル（HIGH）であるから、ゲート１６の
出力Ｆは低レベル（LOW）を保持するが、ゲー
ト１４の出力Ｅは、Ｃが低レベル（LOW）で、
Ｄが高レベル（HIGH）であるため、低レベル
（LOW）に移行する。したがつて、ゲート１６の
双方の入力ＣおよびＥは低レベル（LOW）とな
るため、出力Ｆは高レベル（HIGH）となり、帰
還反転信号Ｈは低レベル（LOW）となるが、入
力ゲート１２の状態に影響を及ぼすことはない。
また、ゲート１８の入力Ｅが低レベル（LOW）
で、入力Ｄが高レベル（HIGH）であるため、ゲ
ート１８の出力Ｇは低レベル（LOW）を保持し、
インバータ２２の出力Ｉは高レベル（HIGH）を
保持するが、これにより入力ゲート１０が影響を
受けることはない。また、この場合、出力端子Ｊ
は高レベル（HIGH）、出力端子Ｋは低レベル
（LOW）となる。
より前に高レベル（HIGH）になるものとすれ
ば、Ａが高レベル（HIGH）で、Ｂが低レベル
（LOW）のままの場合には、NANDゲート１０
の３つの入力Ａ，ＤおよびＩはすべて高レベル
（HIGH）であるため、Ｃは低レベル（LOW）と
なる。かくして、Ｃが低レベル（LOW）で、Ｅ
が高レベル（HIGH）であるから、ゲート１６の
出力Ｆは低レベル（LOW）を保持するが、ゲー
ト１４の出力Ｅは、Ｃが低レベル（LOW）で、
Ｄが高レベル（HIGH）であるため、低レベル
（LOW）に移行する。したがつて、ゲート１６の
双方の入力ＣおよびＥは低レベル（LOW）とな
るため、出力Ｆは高レベル（HIGH）となり、帰
還反転信号Ｈは低レベル（LOW）となるが、入
力ゲート１２の状態に影響を及ぼすことはない。
また、ゲート１８の入力Ｅが低レベル（LOW）
で、入力Ｄが高レベル（HIGH）であるため、ゲ
ート１８の出力Ｇは低レベル（LOW）を保持し、
インバータ２２の出力Ｉは高レベル（HIGH）を
保持するが、これにより入力ゲート１０が影響を
受けることはない。また、この場合、出力端子Ｊ
は高レベル（HIGH）、出力端子Ｋは低レベル
（LOW）となる。
次に、入力Ｂが高レベル（HIGH）となり、入
力Ａが高レベル（HIGH）を保持している場合
は、ゲート１２の入力を形成するゲート１０の出
力Ｃが低レベル（LOW）のままであるため、ゲ
ート１０および１２を含むラツチ回路が影響を受
けることはない。
力Ａが高レベル（HIGH）を保持している場合
は、ゲート１２の入力を形成するゲート１０の出
力Ｃが低レベル（LOW）のままであるため、ゲ
ート１０および１２を含むラツチ回路が影響を受
けることはない。
また、入力Ｂが高レベル（HIGH）となり、入
力Ａが低レベル（LOW）となつた場合には、回
路の対称性のため、同じ作動が行われるが、この
状態のもとでは、出力端子Ｊは低レベル
（LOW）、出力端子Ｋは高レベル（HIGH）とな
り、前述の入力信号状態、すなわち、Ａが高レベ
ル（HIGH）、Ｂが低レベル（LOW）の丁度反対
となる。
力Ａが低レベル（LOW）となつた場合には、回
路の対称性のため、同じ作動が行われるが、この
状態のもとでは、出力端子Ｊは低レベル
（LOW）、出力端子Ｋは高レベル（HIGH）とな
り、前述の入力信号状態、すなわち、Ａが高レベ
ル（HIGH）、Ｂが低レベル（LOW）の丁度反対
となる。
次に、第３図示波形図を参照して、入力Ａおよ
びＢの双方が同時に高レベル（HIGH）となるよ
うな状態につき説明することにする。この状態
は、アービタ回路が、２つの入力ＡまたはＢの１
つに優先権を与えることに関し任意の決定をしな
ければならない状態、すなわち、回路が任意決定
機能を行わなければならない状態である。第３図
に時間T0で示すような双方の入力ＡおよびＢが
低レベル（LOW）の初期状態に戻つて考えると、
ＣおよびＤは高レベル（HIGH）、Ｅは高レベル
（HIGH）で、ＦおよびＧは低レベル（LOW）で
ある。ここで、ＡおよびＢが高レベル（HIGH）
になつた場合は、次の２つの事象が起こる可能性
がある。
びＢの双方が同時に高レベル（HIGH）となるよ
うな状態につき説明することにする。この状態
は、アービタ回路が、２つの入力ＡまたはＢの１
つに優先権を与えることに関し任意の決定をしな
ければならない状態、すなわち、回路が任意決定
機能を行わなければならない状態である。第３図
に時間T0で示すような双方の入力ＡおよびＢが
低レベル（LOW）の初期状態に戻つて考えると、
ＣおよびＤは高レベル（HIGH）、Ｅは高レベル
（HIGH）で、ＦおよびＧは低レベル（LOW）で
ある。ここで、ＡおよびＢが高レベル（HIGH）
になつた場合は、次の２つの事象が起こる可能性
がある。
起こり得る第１の事象は次のようなものであ
る。すなわち、ＡおよびＢが高レベル（HIGH）
となつてからある時間経過後にＣおよびＤが低レ
ベル（LOW）になる場合で、ＣおよびＤが低レ
ベル（LOW）になると、ゲート１２および１０
に至る交叉結合低レベル（LOW）入力により、
ＤおよびＣは、それぞれ、高レベル（HIGH）に
戻され、ＤおよびＣが高レベル（HIGH）になる
と、ゲート１０および１２に至る交叉結合高レベ
ル（HIGH）入力により、ＣおよびＤは再び低レ
ベル（LOW）に戻される。この発振状態は、ゲ
ート１０または１２の一方の出力が低レベル
（LOW）を保持し、他のゲートが高レベル
（HIGH）を保持するまで継続する。
る。すなわち、ＡおよびＢが高レベル（HIGH）
となつてからある時間経過後にＣおよびＤが低レ
ベル（LOW）になる場合で、ＣおよびＤが低レ
ベル（LOW）になると、ゲート１２および１０
に至る交叉結合低レベル（LOW）入力により、
ＤおよびＣは、それぞれ、高レベル（HIGH）に
戻され、ＤおよびＣが高レベル（HIGH）になる
と、ゲート１０および１２に至る交叉結合高レベ
ル（HIGH）入力により、ＣおよびＤは再び低レ
ベル（LOW）に戻される。この発振状態は、ゲ
ート１０または１２の一方の出力が低レベル
（LOW）を保持し、他のゲートが高レベル
（HIGH）を保持するまで継続する。
起こり得る第２の事象は次のようなものであ
る。すなわち、時間T1に示すようにＡおよびＢ
が高レベル（HIGH）になつてからある時間経過
後に、ＣおよびＤが低レベル（LOW）になる場
合で、ＣおよびＤが低レベル（LOW）になると、
ゲート１２および１０に至る交叉結合低レベル
（LOW）入力により、出力ＤおよびＣは再び高レ
ベル（HIGH）に戻り、それにより、時間T1に
示すように、それぞれ、出力ＣおよびＤの各々に
ラツトパルス（溝形パルス）を生ずる。かくし
て、ゲート１０および１２の各力に発生するラツ
トパルスにより、出力ＣおよびＤは時間T2に示
すような第３の状態、すなわち準安定状態とな
る。この状態は非安定状態で、ある時間経過後、
２つの出力ＣまたはＤの一方が低レベル（LOW）
となり、他方が高レベル（HIGH）となる。
る。すなわち、時間T1に示すようにＡおよびＢ
が高レベル（HIGH）になつてからある時間経過
後に、ＣおよびＤが低レベル（LOW）になる場
合で、ＣおよびＤが低レベル（LOW）になると、
ゲート１２および１０に至る交叉結合低レベル
（LOW）入力により、出力ＤおよびＣは再び高レ
ベル（HIGH）に戻り、それにより、時間T1に
示すように、それぞれ、出力ＣおよびＤの各々に
ラツトパルス（溝形パルス）を生ずる。かくし
て、ゲート１０および１２の各力に発生するラツ
トパルスにより、出力ＣおよびＤは時間T2に示
すような第３の状態、すなわち準安定状態とな
る。この状態は非安定状態で、ある時間経過後、
２つの出力ＣまたはＤの一方が低レベル（LOW）
となり、他方が高レベル（HIGH）となる。
上述のいずれかの事象の期間中は、ＣとＤの差
が1VBEより大きくない限り、点Ｅは高レベル
（HIGH）を保持し、ＦおよびＧは低レベル
（LOW）を保持する。また、出力NORゲート１
６および１８は出力ＣおよびＤに応答できず、Ｅ
は依然として高レベル（HIGH）を保持する。第
３図からも分るように、時間T1にラツト パル
スが生成されている期間中、出力ＣおよびＤは同
相で、その振幅がほぼ等しい。したがつて、差検
出ゲート出力Ｅは高レベル（HIGH）を保持し、
ラツト パルスはNORゲート１６および１８を
通過しないが、ゲート１０および１２を含むラツ
チ回路が準安定状態を脱し、かつ、時間T3に示
すように、ＣおよびＤ間の電圧差が1VBEより大
きくなると直ちに、ゲート１４はこの電圧差に応
答してＥを低レベル（LOW）転移させ、かくし
て、出力NORゲート１６および１８はNANDゲ
ート１０および１２の出力ＣおよびＤに応答する
ことになる。
が1VBEより大きくない限り、点Ｅは高レベル
（HIGH）を保持し、ＦおよびＧは低レベル
（LOW）を保持する。また、出力NORゲート１
６および１８は出力ＣおよびＤに応答できず、Ｅ
は依然として高レベル（HIGH）を保持する。第
３図からも分るように、時間T1にラツト パル
スが生成されている期間中、出力ＣおよびＤは同
相で、その振幅がほぼ等しい。したがつて、差検
出ゲート出力Ｅは高レベル（HIGH）を保持し、
ラツト パルスはNORゲート１６および１８を
通過しないが、ゲート１０および１２を含むラツ
チ回路が準安定状態を脱し、かつ、時間T3に示
すように、ＣおよびＤ間の電圧差が1VBEより大
きくなると直ちに、ゲート１４はこの電圧差に応
答してＥを低レベル（LOW）転移させ、かくし
て、出力NORゲート１６および１８はNANDゲ
ート１０および１２の出力ＣおよびＤに応答する
ことになる。
次に、入力Ａが入力Ｂより前に高レベル
（HIGH）となり、かつその時間差がゲート遅延
時間より小さい場合には、ゲート１２の出力Ｄに
ラツト パルスが生ずる可能性がある。これはゲ
ート１８の出力には伝搬しない。これは次の２つ
の理由による。すなわち、 １ 差検出ゲート１４の遅延時間がNANDゲー
ト１０および１２のそれより約1.5〜２倍大で
あるため、この時間中、出力すなわち点Ｅを高
レベル（HIGH）に保持するため、並びに ２ 設計の性質により、差検出ゲート１４がラツ
ト パルスに対し不感で、積分により、該パル
スを後続のゲートが応答できないようなレベル
まで減少させるためである。
（HIGH）となり、かつその時間差がゲート遅延
時間より小さい場合には、ゲート１２の出力Ｄに
ラツト パルスが生ずる可能性がある。これはゲ
ート１８の出力には伝搬しない。これは次の２つ
の理由による。すなわち、 １ 差検出ゲート１４の遅延時間がNANDゲー
ト１０および１２のそれより約1.5〜２倍大で
あるため、この時間中、出力すなわち点Ｅを高
レベル（HIGH）に保持するため、並びに ２ 設計の性質により、差検出ゲート１４がラツ
ト パルスに対し不感で、積分により、該パル
スを後続のゲートが応答できないようなレベル
まで減少させるためである。
この事象のシーケンスを第４図に示す。
インバータ２０および２２の目的は、差検出ゲ
ート１４がその初期の高レベル（HIGH）に戻る
前に、ゲート１０および２０により形成したＲ−
Ｓラツチ回路の出力を高レベル（HIGH）状態か
ら低レベル（LOW）状態に転移させることにあ
る。それ故、入力Ａが入力Ｂより前に高レベル
（HIGH）になつた場合、出力Ｆは高レベル
（HIGH）となり、出力Ｇは低レベル（LOW）と
なる。次に、Ａが低レベル（LOW）になつた場
合、Ｃは高レベル（HIGH）となり、Ｃの高レベ
ル（HIGH）状態は、インバータがない場合、Ｄ
の低レベル（LOW）化を招来する。同時に、Ｅ
は、その双方の入力が高レベル（HIGH）である
ため、高レベル（HIGH）となる。また、Ｄは、
Ｅが高レベル（HIGH）になるのとほぼ同じ時間
に低レベル（LOW）となり、次いで、出力Ｇは
低レベル入力Ｄにより高レベル（HIGH）となつ
た後、高レベル（HIGH）入力Ｅにより低レベル
（LOW）となり、次いで入力Ｅが低レベル
（LOW）になつた際、再度高レベル（HIGH）と
なる。この瞬間には、インバータ２０により一連
の事象は発生しない。それは、インバータ２０か
ら入力ゲート１２に供給される低レベル（LOW）
が、ゲート１２の出力Ｄを高レベル（HIGH）に
し、ゲート１６の出力が低レベル（LOW）とな
ることにより、この時間におけるゲート１４の出
力をその初期の高（HIGH）レベルに戻すまで、
その状態を保持することによる。
ート１４がその初期の高レベル（HIGH）に戻る
前に、ゲート１０および２０により形成したＲ−
Ｓラツチ回路の出力を高レベル（HIGH）状態か
ら低レベル（LOW）状態に転移させることにあ
る。それ故、入力Ａが入力Ｂより前に高レベル
（HIGH）になつた場合、出力Ｆは高レベル
（HIGH）となり、出力Ｇは低レベル（LOW）と
なる。次に、Ａが低レベル（LOW）になつた場
合、Ｃは高レベル（HIGH）となり、Ｃの高レベ
ル（HIGH）状態は、インバータがない場合、Ｄ
の低レベル（LOW）化を招来する。同時に、Ｅ
は、その双方の入力が高レベル（HIGH）である
ため、高レベル（HIGH）となる。また、Ｄは、
Ｅが高レベル（HIGH）になるのとほぼ同じ時間
に低レベル（LOW）となり、次いで、出力Ｇは
低レベル入力Ｄにより高レベル（HIGH）となつ
た後、高レベル（HIGH）入力Ｅにより低レベル
（LOW）となり、次いで入力Ｅが低レベル
（LOW）になつた際、再度高レベル（HIGH）と
なる。この瞬間には、インバータ２０により一連
の事象は発生しない。それは、インバータ２０か
ら入力ゲート１２に供給される低レベル（LOW）
が、ゲート１２の出力Ｄを高レベル（HIGH）に
し、ゲート１６の出力が低レベル（LOW）とな
ることにより、この時間におけるゲート１４の出
力をその初期の高（HIGH）レベルに戻すまで、
その状態を保持することによる。
以下、第５ａ図ないし第５ｃ図を参照して差検
出ゲート１４の作動につき説明することにする。
第５ａ図ないし第５ｃ図は左より右にこの順で並
べて１つの回路を構成するもので、線Ｃ，Ｄおよ
びＬがこれら回路間の接続線である。
出ゲート１４の作動につき説明することにする。
第５ａ図ないし第５ｃ図は左より右にこの順で並
べて１つの回路を構成するもので、線Ｃ，Ｄおよ
びＬがこれら回路間の接続線である。
第５ａ図ないし第５ｃ図は、本発明アービタ回
路の詳細回路図を示すもので、差検出ゲート１４
（第５ｂ図）の出力Ｅと出力NORゲート１６およ
び１８間（第５ｃ図）にバツフア２４（第５ｂ
図）を結合し、ノードポイントＬをバツフア２４
の出力としている。また、ここで銘記すべきこと
は、大地電位と接続点VREF間に接続した４つのダ
イオード列２６をVBEにクランプしたことであ
る。前記ダイオード列２６（第５ｂ図）は、シユ
ミツトNANDゲート１０およびNANDゲート１
２（第５ａ図）の出力ＣおよびＤ上の高
（HIGH）レベルを3VBEより大きくない値に制限
させるもので、これは差検出ゲート１４に予知可
能な電圧レベルを強制しうるという効果を有す
る。また、ダイオード クランプ２６は差検出ゲ
ート１４からバツフア２４に供給される高
（HIGH）レベルを制限する機能をも有する。か
くして、抵抗Ｒ２の値をより小とすることがで
き、したがつて、抵抗Ｒ２をトランジスタＱ１１
およびＱ１２のエミツタ回路の抵抗Ｒ１と同じ材
料で形成させることができるので、動作スピード
の向上とさらに良好な電流レベル制御を達成する
ことができる。
路の詳細回路図を示すもので、差検出ゲート１４
（第５ｂ図）の出力Ｅと出力NORゲート１６およ
び１８間（第５ｃ図）にバツフア２４（第５ｂ
図）を結合し、ノードポイントＬをバツフア２４
の出力としている。また、ここで銘記すべきこと
は、大地電位と接続点VREF間に接続した４つのダ
イオード列２６をVBEにクランプしたことであ
る。前記ダイオード列２６（第５ｂ図）は、シユ
ミツトNANDゲート１０およびNANDゲート１
２（第５ａ図）の出力ＣおよびＤ上の高
（HIGH）レベルを3VBEより大きくない値に制限
させるもので、これは差検出ゲート１４に予知可
能な電圧レベルを強制しうるという効果を有す
る。また、ダイオード クランプ２６は差検出ゲ
ート１４からバツフア２４に供給される高
（HIGH）レベルを制限する機能をも有する。か
くして、抵抗Ｒ２の値をより小とすることがで
き、したがつて、抵抗Ｒ２をトランジスタＱ１１
およびＱ１２のエミツタ回路の抵抗Ｒ１と同じ材
料で形成させることができるので、動作スピード
の向上とさらに良好な電流レベル制御を達成する
ことができる。
初期状態または平常状態における作動で、動作
双方の入力ＡおよびＢが低レベル（LOW）の場
合は、差検出ゲート１４への入力ＣおよびＤはい
ずれも高レベル（HIGH）である。この場合、点
Ｃは約3VBE、トランジスタＱ１１のエミツタは
約2VBE、また、点Ｄは約3VBE、トランジスタＱ
１２のエミツタは約2VBEである。また、トラン
ジスタＱ１１のエミツタはトランジスタＱ１３の
ベースおよびトランジスタＱ１４のエミツタに接
続し、トランジスタＱ１２のエミツタはトランジ
スタＱ１４のベースおよびトランジスタＱ１３の
エミツタに接続しているため、各トランジスタＱ
１３およびＱ１４のベース・エミツタ電圧は零と
なり、したがつて、トランジスタＱ１３およびＱ
１４はターンオフされる。かくして、点Ｅは
2VBEまで上昇し、バツフア２４のトランジスタ
Ｑ１５をターンオンさせる。したがつて、トラン
ジスタＱ１６はターンオフされ、トランジスタＱ
１８がターンオンされるので、点Ｃは高レベル
（HIGH）となる。
双方の入力ＡおよびＢが低レベル（LOW）の場
合は、差検出ゲート１４への入力ＣおよびＤはい
ずれも高レベル（HIGH）である。この場合、点
Ｃは約3VBE、トランジスタＱ１１のエミツタは
約2VBE、また、点Ｄは約3VBE、トランジスタＱ
１２のエミツタは約2VBEである。また、トラン
ジスタＱ１１のエミツタはトランジスタＱ１３の
ベースおよびトランジスタＱ１４のエミツタに接
続し、トランジスタＱ１２のエミツタはトランジ
スタＱ１４のベースおよびトランジスタＱ１３の
エミツタに接続しているため、各トランジスタＱ
１３およびＱ１４のベース・エミツタ電圧は零と
なり、したがつて、トランジスタＱ１３およびＱ
１４はターンオフされる。かくして、点Ｅは
2VBEまで上昇し、バツフア２４のトランジスタ
Ｑ１５をターンオンさせる。したがつて、トラン
ジスタＱ１６はターンオフされ、トランジスタＱ
１８がターンオンされるので、点Ｃは高レベル
（HIGH）となる。
ここで、信号入力Ａが高レベル（HIGH）とな
り、入力Ｂが低レベル（LOW）を保持するもの
とした場合は、出力Ｃが低レベル（LOW）とな
り、出力Ｄが高レベル（HIGH）となるほか、次
のように作動する。すなわち、トランジスタＱ１
１はターンオフ、トランジスタＱ１３もターンオ
フ、また、トランジスタＱ１２はターンオンされ
る。したがつて、トランジスタＱ１４のエミツタ
は点Ｄ−（2VBE）、または約1VBEとなる。また、
点Ｅは約2BE−VSCHまたは約1V、すなわち、低レ
ベル（LOW）となる。ここで、VSCHはトランジ
スタのシヨツトキー ダイオードクランプの両端
の順方向電圧降下である。
り、入力Ｂが低レベル（LOW）を保持するもの
とした場合は、出力Ｃが低レベル（LOW）とな
り、出力Ｄが高レベル（HIGH）となるほか、次
のように作動する。すなわち、トランジスタＱ１
１はターンオフ、トランジスタＱ１３もターンオ
フ、また、トランジスタＱ１２はターンオンされ
る。したがつて、トランジスタＱ１４のエミツタ
は点Ｄ−（2VBE）、または約1VBEとなる。また、
点Ｅは約2BE−VSCHまたは約1V、すなわち、低レ
ベル（LOW）となる。ここで、VSCHはトランジ
スタのシヨツトキー ダイオードクランプの両端
の順方向電圧降下である。
次に、入力Ａが低レベル（LOW）で、入力Ｂ
が高レベル（HIGH）とした場合は、出力Ｃが高
レベル（HIGH）、出力Ｄが低レベル（LOW）と
なり、トランジスタＱ１１およびＱ１３はターン
オンされ、トランジスタＱ１２およびＱ１４はタ
ーンオフされる。したがつて、トランジスタＱ１
３のエミツタは点Ｃ−（2VBE）または1VBEとな
り、点Ｅは約2VBE−VSCHまたは約1V、すなわち、
低レベル（LOW）となる。
が高レベル（HIGH）とした場合は、出力Ｃが高
レベル（HIGH）、出力Ｄが低レベル（LOW）と
なり、トランジスタＱ１１およびＱ１３はターン
オンされ、トランジスタＱ１２およびＱ１４はタ
ーンオフされる。したがつて、トランジスタＱ１
３のエミツタは点Ｃ−（2VBE）または1VBEとな
り、点Ｅは約2VBE−VSCHまたは約1V、すなわち、
低レベル（LOW）となる。
差検出ゲート１４の出力Ｅが低レベル（LOW）
となる上記の場合は、いずれも、バツフア２４に
低レベル（LOW）信号を供給するため、トラン
ジスタＱ１５はターンオフ、トランジスタＱ１６
はターンオン、また、トランジスタＱ１７はター
ンオンされる。したがつて、この場合、点Ｌは低
レベル（LOW）、すなわち、約0.25Vとなる。
となる上記の場合は、いずれも、バツフア２４に
低レベル（LOW）信号を供給するため、トラン
ジスタＱ１５はターンオフ、トランジスタＱ１６
はターンオン、また、トランジスタＱ１７はター
ンオンされる。したがつて、この場合、点Ｌは低
レベル（LOW）、すなわち、約0.25Vとなる。
ここで、点Ｃが高レベル（HIGH）または
3VBE、点Ｄが1VBE（点Ｃより低レベル）より大で
2VBEより、小さいものとすれば、トランジスタ
Ｑ１１のエミツタは2VBEに等しく、トランジス
タＱ１２のエミツタは1VBEに等しい。また、ト
ランジスタＱ１４は、そのベースがエミツタより
1VBEだけ高いためターンオンされるが、トラン
ジスタＱ１４はそのベースがエミツタより1VBE
だけ低いためターンオフされ、また点Ｅは低レベ
ル（LOW）となる。
3VBE、点Ｄが1VBE（点Ｃより低レベル）より大で
2VBEより、小さいものとすれば、トランジスタ
Ｑ１１のエミツタは2VBEに等しく、トランジス
タＱ１２のエミツタは1VBEに等しい。また、ト
ランジスタＱ１４は、そのベースがエミツタより
1VBEだけ高いためターンオンされるが、トラン
ジスタＱ１４はそのベースがエミツタより1VBE
だけ低いためターンオフされ、また点Ｅは低レベ
ル（LOW）となる。
ゲート１０および１２により形成する入力ラツ
チ回路は、２つの標準NANDゲートもしくは１
つの標準NANDゲートおよび１つのシユミツト
NANDゲートのいずれかにより形成するを可と
する。実験によれば、１つの標準NANDゲート
および１つのシユミツトNANDゲートの組合せ
の方が２つの標準NANDゲートの組合せの場合
より準安定状態となる可能性が少ないことが確認
されており、また、２つのシユミツトNANDゲ
ートを使用した場合は容易に発振しやすくなるこ
とが確認されている。上記の理由により、前述し
たように、１つの標準NANDゲートおよび１つ
のシユミツトNANDゲートによりラツチ回路を
形成することが望ましい。
チ回路は、２つの標準NANDゲートもしくは１
つの標準NANDゲートおよび１つのシユミツト
NANDゲートのいずれかにより形成するを可と
する。実験によれば、１つの標準NANDゲート
および１つのシユミツトNANDゲートの組合せ
の方が２つの標準NANDゲートの組合せの場合
より準安定状態となる可能性が少ないことが確認
されており、また、２つのシユミツトNANDゲ
ートを使用した場合は容易に発振しやすくなるこ
とが確認されている。上記の理由により、前述し
たように、１つの標準NANDゲートおよび１つ
のシユミツトNANDゲートによりラツチ回路を
形成することが望ましい。
また、NORゲート１６および１８の代わりに、
ORゲートを使用しうることも当然で、その場合
には、インバータ２０および２２を省略すること
ができる。さらに、この場合には、入力信号Ａお
よびＢに対して出力信号ＦおよびＧを反転させる
ようにしなければならない。
ORゲートを使用しうることも当然で、その場合
には、インバータ２０および２２を省略すること
ができる。さらに、この場合には、入力信号Ａお
よびＢに対して出力信号ＦおよびＧを反転させる
ようにしなければならない。
第１図は本発明アービタ回路の全体の概要を示
すブロツクダイヤグラム、第２図ないし第４図は
本発明回路の作動説明用波形図、第５ａ図ないし
第５ｃ図は本発明回路の詳細図である。 Ａ，Ｂ……入力端子、Ｊ，Ｋ……出力端子、
Ｃ，Ｄ，Ｅ，Ｆ，Ｇ……出力、Ｈ，Ｉ……入力、
１０，１２……NANDゲート、１４……差検出
ゲート、１６，１８……NORゲート、２０，２
２……インバータ、２４……バツフア、２６……
ダイオード列、Ｑ１１〜Ｑ１８……トランジス
タ、Ｒ１，Ｒ２……抵抗。
すブロツクダイヤグラム、第２図ないし第４図は
本発明回路の作動説明用波形図、第５ａ図ないし
第５ｃ図は本発明回路の詳細図である。 Ａ，Ｂ……入力端子、Ｊ，Ｋ……出力端子、
Ｃ，Ｄ，Ｅ，Ｆ，Ｇ……出力、Ｈ，Ｉ……入力、
１０，１２……NANDゲート、１４……差検出
ゲート、１６，１８……NORゲート、２０，２
２……インバータ、２４……バツフア、２６……
ダイオード列、Ｑ１１〜Ｑ１８……トランジス
タ、Ｒ１，Ｒ２……抵抗。
Claims (1)
- 【特許請求の範囲】 １ ａ 第１および第２入力端子ならびに第１お
よび第２出力端子と、 ｂ それぞれ該第１および第２入力端子に結合し
た第１および第２交叉結合NANDゲートとを
含むアービタ回路において、 ｃ 該交叉結合NANDゲートに結合され、所定
量より大きい電圧差に応答するよう形成した差
検出ゲートと、 ｄ それぞれの出力を該第１および第２出力端子
に結合するようにした他の第１および第２ゲー
トと、 ｅ 該第1NANDゲートの出力を該他の第１ゲー
トの第２入力に結合し、該第2NANDゲートの
出力を該他の第２ゲートの第２入力に結合させ
る手段と、 ｆ 該他のゲートの各々の第１入力を該差検出ゲ
ートの出力に結合し、電圧差が該所定量を超え
たとき該他のゲートをブロツクする手段 とを具えたことを特徴とするアービタ回路。 ２ 該NANDゲートの１つをシユミツト トリ
ガNANDゲートにより形成するようにしたこと
を特徴とする特許請求の範囲第１項記載の回路。 ３ 該検出ゲートを約1VBE電圧差に応答させる
よう形成したことを特徴とする特許請求の範囲第
１項記載の回路。 ４ ａ 第１および第２入力端子ならびに第１お
よび第２出力端子と、 ｂ それぞれ該第１および第２入力端子に結合し
た第１および第２交叉結合NANDゲートとを
含むアービタ回路において、 ｃ 該交叉結合NANDゲートに結合され、所定
量より大きい電圧差に応答するよう形成した差
検出ゲートと、 ｄ それぞれの出力を該第１および第２出力端子
に結合するようにした他の第１および第2NOR
ゲートと、 ｅ 該第1NANDゲートの出力を該他の第1NOR
ゲートの第２入力に結合し、該第2NANDゲー
トの出力を該他の第2NORゲートの第２入力に
結合させる手段と、 ｆ 該他のゲートの各々の第１入力を該差検出ゲ
ートの出力に結合し、電圧差が該所定量を超え
たとき該他のゲートをブロツクする手段と、 ｇ 該第1NORゲートの出力から該第2NANDゲ
ートの第３入力に信号を帰還させるため、これ
らのゲート間に結合した第１インバータと、 ｈ 該第2NORゲートの出力から該第1NANDゲ
ートの第３入力に信号を帰還させるため、これ
らのゲート間に結合した第２インバータ とを具えたことを特徴とするアービタ回路。 ５ 該検出ゲートを約1VBE電圧差に応答させる
よう形成したことを特徴とする特許請求の範囲第
４項記載の回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/227,514 US4398105A (en) | 1981-01-22 | 1981-01-22 | Arbiter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57140028A JPS57140028A (en) | 1982-08-30 |
| JPH033964B2 true JPH033964B2 (ja) | 1991-01-21 |
Family
ID=22853402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57005501A Granted JPS57140028A (en) | 1981-01-22 | 1982-01-19 | Avita circuit |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4398105A (ja) |
| JP (1) | JPS57140028A (ja) |
| KR (1) | KR900005229B1 (ja) |
| CA (1) | CA1176715A (ja) |
| DE (1) | DE3200894A1 (ja) |
| FR (1) | FR2498396B1 (ja) |
| GB (1) | GB2091965B (ja) |
| IE (1) | IE52515B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4620118A (en) * | 1982-10-01 | 1986-10-28 | At&T Bell Laboratories | Dual port access circuit with automatic asynchronous contention resolving capability |
| US4502014A (en) * | 1982-11-24 | 1985-02-26 | Rca Corporation | Coincident pulse cancelling circuit |
| US5144158A (en) * | 1984-11-19 | 1992-09-01 | Fujitsu Limited | ECL latch circuit having a noise resistance circuit in only one feedback path |
| JP2647881B2 (ja) * | 1986-09-03 | 1997-08-27 | レニショウ パブリック リミテッド カンパニー | 信号処理回路 |
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| EP0308294A3 (en) * | 1987-09-18 | 1991-04-03 | STMicroelectronics, Inc. | Noise-resistant arbiter circuit |
| US4820939A (en) * | 1987-11-24 | 1989-04-11 | National Semiconductor Corporation | Finite metastable time synchronizer |
| US4841178A (en) * | 1988-02-23 | 1989-06-20 | Northern Telecom Limited | Asynchronous processor arbitration circuit |
| US4894565A (en) * | 1988-08-11 | 1990-01-16 | American Microsystems, Inc. | Asynchronous digital arbiter |
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| US5038059A (en) * | 1990-02-20 | 1991-08-06 | Vlsi Technology, Inc. | Status register with asynchronous set and reset signals |
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| US5081377A (en) * | 1990-09-21 | 1992-01-14 | At&T Bell Laboratories | Latch circuit with reduced metastability |
| US5138189A (en) * | 1990-09-27 | 1992-08-11 | National Semiconductor | Asynchronous state machine synchronization circuit and method |
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| US6781418B1 (en) | 2001-09-21 | 2004-08-24 | Cypress Semiconductor Corp. | Arbiter/pulse discriminator circuits with improved metastable failure rate by delayed balance point adjustment |
| US6744151B2 (en) * | 2002-09-13 | 2004-06-01 | Analog Devices, Inc. | Multi-channel power supply selector |
| US7225283B1 (en) * | 2003-12-23 | 2007-05-29 | Cypress Semiconductor Corporation | Asynchronous arbiter with bounded resolution time and predictable output state |
| US7383370B1 (en) | 2005-03-31 | 2008-06-03 | Cypress Semiconductor Corporation | Arbiter circuit and signal arbitration method |
| FR2888017B1 (fr) * | 2005-07-01 | 2007-08-31 | Atmel Nantes Sa Sa | Dispositif d'arbitrage asynchrone et microcontroleur comprenant un tel dispositif d'arbitrage |
| US7839179B2 (en) * | 2007-06-13 | 2010-11-23 | Micron Technology, Inc. | Balanced phase detector |
Family Cites Families (10)
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| US3761739A (en) * | 1972-06-23 | 1973-09-25 | Ibm | Non-metastable asynchronous latch |
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| US4093878A (en) * | 1976-11-29 | 1978-06-06 | Ncr Corporation | De-glitchablenon-metastable flip-flop circuit |
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| DE3036170A1 (de) * | 1980-09-25 | 1982-04-29 | Siemens AG, 1000 Berlin und 8000 München | Digital gesteuerte halbleiterschaltung |
-
1981
- 1981-01-22 US US06/227,514 patent/US4398105A/en not_active Expired - Lifetime
-
1982
- 1982-01-14 DE DE19823200894 patent/DE3200894A1/de active Granted
- 1982-01-18 GB GB8201252A patent/GB2091965B/en not_active Expired
- 1982-01-18 FR FR8200685A patent/FR2498396B1/fr not_active Expired
- 1982-01-19 KR KR8200209A patent/KR900005229B1/ko active
- 1982-01-19 JP JP57005501A patent/JPS57140028A/ja active Granted
- 1982-01-19 IE IE103/82A patent/IE52515B1/en not_active IP Right Cessation
- 1982-01-21 CA CA000394622A patent/CA1176715A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
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| US4398105A (en) | 1983-08-09 |
| IE820103L (en) | 1982-07-22 |
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| GB2091965A (en) | 1982-08-04 |
| DE3200894A1 (de) | 1982-09-02 |
| CA1176715A (en) | 1984-10-23 |
| FR2498396B1 (fr) | 1988-10-14 |
| KR900005229B1 (ko) | 1990-07-21 |
| JPS57140028A (en) | 1982-08-30 |
| KR830009695A (ko) | 1983-12-22 |
| DE3200894C2 (ja) | 1987-05-21 |
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