DE3200894A1

DE3200894A1 - "schiedsgerichtsschaltung"

Info

Publication number: DE3200894A1
Application number: DE19823200894
Authority: DE
Inventors: Philip John Sunnyvale Calif. Keller
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1981-01-22
Filing date: 1982-01-14
Publication date: 1982-09-02
Also published as: GB2091965A; CA1176715A; JPS57140028A; US4398105A; JPH033964B2; KR900005229B1; GB2091965B; KR830009695A; IE820103L; IE52515B1; DE3200894C2; FR2498396B1; FR2498396A1

Description

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Schiedsgerichtsschaltung.

Hintergrund der Erfindung:

Die Erfindung bezieht sich auf digitale logische Schaltungen und insbesondere auf eine Schiedsgerichtsschaltung (Arbitercircuit), bei der kreuzweise gekoppelte NICHT-UND-Gatter verwendet werden und die die Neigung der NAND-Gatter überwindet, metastabil zu werden, und auf zweckmässige Weise die Übertragung dieses Zustandes verhindert, bis sich die Ausgänge in einer von zwei stabilen Lagen befinden.

Eine Schiedsgerichtsschalfcung wird in digitalen logischen Schaltungsanordnungen dazu benutzt,

a) auf ein erstes von zwei Signalen anzusprechen, das mit einem kleinen Zeitunterschied eintreffen kann, um auf Basis der Reihenfolge des Eintreffens (First Come First Serve = FCFS) solcher asynchroner Signale den Vorzug zu beachten, und

b) im Falle von Signalen, die zu demselben Zeitpunkt eintreffen, einen schiedsgerichtlichen Beschluss zu fassen, auf welches der zwei Signale sie zuerst ansprechen wird.

Bei Schiedsgerichtsschaltungen wird meistens eine VerriegelungsschaJtung verwendet, die aus zwei kreuzweise gekoppelten NAND-Gattern aufgebaut ist. Eines der sich häufig bei solchen Schiedsgerichtsschaltungen ergebenden Probleme ist auf einen metastabilen Zustand der kreuzweise gekoppelten NAND-Gatter zurückzuführen, wobei der Ausgang der Verriegelungsschaltung weder "Hoch" noch "Niedrig" ist, sondern sich in einem zwischenliegenden Zustand (metastabilen Zustand) befindet. Diesem Zustand geht gewöhnlich die Erzeugung eines sogenannten "RUT"-Impulses an dem Ausgang der VerriegelungssulialtuiiK voran. Ein "RUT"-Impuls wird als ein schmaler Nullimpuls oder positiver Impuls definiert, der zu schmal ist, um die Schiedsgerichtsschaltung wirksam zu steuern, aber genügend breit ist, um im Ausgangsbus detektiert zu werden. Obgleich

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die Wahrscheinlichkeit des Auftretens eines metastabilen Zustandes herabgesetzt oder die Zeitdauer des metastabilen Zustandes verkürzt werden kann, ist es sehr unwahrscheinlich, dass dieser Zustand völlig beseitigt werden kann. Es wird also erforderlich, gewisse Massnahmen zu treffen, durch die verhindert werden kann, dass die "RUT"-Impulse und/oder die metastabilen Pegel bei ihrem Auftreten die folgenden logischen Anordnungen erreichen.

Zusammenfassung der Erfindung: ·

JQ Eine Schiedsgerichtsschaltung enthält eine Verriegelungsschaltung, die aus einem ersten und einem zweiten NAND-Gatter, die kreuzweise gekoppelt sind, wobei das erste NAND-Gatter mit einer ersten Eingangsklemme und das zweite NAND-Gatter mit einer zweiten Eingangsklemme gekoppelt ist. Eines der NAND-Gatter ist vorzugsweise ein Schmitt-NAND-Gatter. Die Ausgänge der NAND-Gatter sind mit einem Diffe— renzdetektor gekoppelt, der auf einen bestimmten Spannungsunterschied, vorzugsweise gleich einer V „-Spannung, anspricht. Der Ausgang des Differenzdetektors ist mit einem ersten Eingang jedes von zwei Ausgangs-NICHT-ODER-Gattern gekoppelfc,die auch mit einem zweiten Eingang der zwei respektiven NAND-Gatter gekoppelt sind.

Da der Differenzdetektor nur auf Eingangssignale anspricht, deren Spannungsunterschied einen bestimmten Wert überschreitet, verhindert der Differenzdetektor, dass gegebenenfalls während eines Oszillationszustandes oder metastabilen Zustandes der Verriegelungsschaltung erzeugte Signale, die auch "RUT"-Impulse umfassen können, die Ausgangs-NOR-Gatter erreichen.
Kurze Beschreibung der Zeichnung:

Fig. 1 zeigt ein Blockschaltbild einer Schiedsgerichts schaltung nach der Erfindung;

Fig. 2 bis h sind graphische Darstellungen von Welleni'ormen zur Erläuterung der Wirkungsweise der Schiedsgerichtsschaltung, und

Fig. 5a bis 5c zeigen schematisch im Detail die Schiedsgerichtsschaltung.

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Beschreibung der bevorzugten Ausführungsform: Fig. 1 zeigt eine Ausführungsform der Schiedsgerichts schaltung nach der Erfindung, die mit zwei Eingangsklemmen A und B und zwei Ausgangsklemmen J und K versehen ist. Die erste Eingangsklemme A ist mit einem ersten Eingang eines ersten NAND-Gatters 10 gekoppelt, das vorzugsweise als ein Schmitt-NAND-Gatter ausgeführt ist. Die zweite Eingangsklemme B ist mit einem ersten Eingang eines zweiten NAND-Gatters 12 gekoppelt. Die beiden NAND-Gatter 10 und

«η sind kreuzweise gekoppelt, derart, dass sie eine Verriegelungsschaltung bilden, wobei die kreuzweise gekoppelten Eingänge als die zweiten Eingänge der Verriegelungssch&ltung bezeichnet werden.

Der Ausgang C des ersten NAND-Gatters 10 ist mit einem Eingang eines Differenzdetektorgatters 1^ und auch mit einem Eingang eines ersten NOR-Gatters 16 gekoppelt. Der Ausgang D des zweiten NAND-Gatters 12 ist mit dem anderen Eingang des Differenzdetektorgatters 14 und auch mit einem Eingang eines zweiten NOR-Gatters 18 gekoppelt.

Der Ausgang E des Differenzdetektorgatters Ik ist mit den zweiten Eingängen der beiden NOR-Gatter 16 und 18 gekoppelt.

Der Ausgang F des ersten NOR-Gatters 16 ist mit der ersten Ausgangsklemme J gekoppelt, während der Ausgang G des zweiten NOR-Gatters 18 mit der zweiten Ausgangsklemme K gekoppelt ist. Der Ausgang F des ersten NOR-Gatters 16 ist weiter über einen ersten Inverter 20 mit einem dritten Eingang des zweiten NAND-Gatters 12 gekoppelt. Auf gleiche Weise ist dor Ausgang G des zweiten NOR-Gatters 18 über einen zweiten Inverter 22 mit einem dritten Eingang des ersten (Schmitt-)HAND-Gatters 10 gekoppelt.

Die invertierten Ausgänge (oder dritten Eingänge) der NAND-Gatter 12 und 10 sind mit H bzw. I bezeichnet.

Das Differenzdetektorgatter 14 ist derart eingerichtet, dass sein Ausgang stets "Hoch" ist, es sei denn, dass seine Eingänge um mehr als einen festen Betrag voneinander verschieden sind, der in diesem Falle grosser als eine V -Spannung ist. Gleich wie bei einem üblichen Exklusiv-NOR-Gatter wird der Ausgang "Hoch" sein, wenn

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beide Eingänge "Hoch." oder wenn beide Eingänge "Niedrig" sind. Um zu erzielen, dass der Ausgang "Niedrig ist, müssen jedoch, die zwei Eingänge um mehr als eine V-p^-Spannurg voneinander verschieden sein.

g Die Wirkungsweise der Schiedsgerichtsschaltung wird

nun beschrieben. Im Anfangszustand sind beide Eingänge A Lirul J.) "Niedi'ig". Der Ausgang eines NAND-Gatters ist nur dann "Niedrig", wenn ale Eingänge "Hoch" sind. Daher sind, weil ein Eingang jedes der NAND-Gatter 10 und 12 "Niedrig" ist, die Ausgänge C und D "Hoch", gleich wie die kreuzweise gekoppelten zweiten Eingänge der Gatter 10 und 12. Da beide Eingänge des Differenzdetektorgatters 14 "Hoch" sind, ist der Ausgang E des Gatters 14 "Hoch". Da beide Eingänge des NOR-Gatters 16 "Hoch" sind, ist der Ausgang F "Niedrig". Auf gleiche Weise ist, weil beide Eingänge des NOR-Gatters 18 "Hoch" sind, der Ausgang G "Niedrig". Dies ist der Fall, weil der Ausgang eines NOR-Gatters "Niedrig" ist, wenn irgendein Eingang "Hoch" ist.

Da die Ausgänge F und G "Niedrig" sind, sind die invertierten Eingänge, die zu den dritten Eingängen der NAND-Gatter 12 bzw. 10 führen, "Hoch", aber beeinflussen den Zustand dieser Gatter nicht, weil einer ihrer Eingänge "Niedrig" ist.

Der Anfangszustand der Schaltung und die betreffenden Wellenformen sind in dem äusserst linken Teil des Wellenformdiagramms der Fig. 2 dargestellt.

Es sei nun angenommen, dass der Eingang A vor dem Eingang B "Hoch" wird, wie in Fig. 2 dargestellt ist. Wenn A "Hoch" wird und B "Niedrig" bleibt, wird C "Niedrig", weil A und, D und I, die alle drei Eingänge des NAND-Gatters 10 sind, "Hoch" sind. Der Ausgang F des Gatters bleibt "Niedrig", weil C "Niedrig", jedoch E "Hoch" ist. Da jedoch C "Niedrig" und D "Hoch" ist, wird nun der Ausgang E des Gatters 1^- "Niedrig" werden. Da beide Eingänge C und E des Gatters i6 "Niedrig" sind, wird F "Hoch" werden, während das rückgekoppelte invertierte Signal II "Niedrig" wird, aber den Zustand des Eingangsgatters 12 nicht beeinflusst. Der Eingang E des Gatters 18 ist "Niedrig", aber

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der Eingang D ist "Hoch", so dass der Ausgang G des Gatters 18 "Niedrig" bleibt, der Ausgang I des Inverters 22 "Hoch." bleibt und das Eingangsgatter 10 nicht beeinflusst wird. Von den Ausgangsklemmen ist nun J "Hoch" und K "Niedrig".

Wenn B "Hoch" wird, während A "Hoch" bleibt, wird

die die Gatter 10 und 12 enthaltende Verriegelungsschaltung nicht beeinflusst, weil der Ausgang C des Gatters 10, der den Eingang des Gatters 12 bildet, "Niedrig" bleibt. Ein ähnlicher Vorgang findet statt, wenn der Eingang B "Hoch" und der Eingang A "Niedrig" wird infolge der Symmetrie der Schaltung, aber unter diesen Bedingungen

ist die Ausgangsklemme J "Niedrig" und ist die Ausgangstag

klemme K "Hoch", was gerade das Umgekehrte des obenbeschriebenen Zustandes der Eingangssignale ist, in dem A "Hoch" und B "Niedrig" ist.

Mit Hilfe der in Fig. 3 dargestellten Wellenformen wird nun der Zustand beschrieben, in dem sowohl A als auch B gleichzeitig "Hoch" werden; dies ist der Zustand, in dem die Schiedsgerichtsschaltung einen schiedsgerichtlichen Beschluss fassen muss, welchem der beiden Eingänge A oder B der Vorzug gegeben werden soll, d.h., dass die Schaltung eine Schiedsgerichtsfunktion erfüllen muss. In bezug auf den Anfangszustand, in dem beide Eingänge A und B "Niedrig" sind, was durch den Zeitpunkt T₀ dargestellt ist, wurde bereits erwähnt, dass C und D "Hoch" sind, E "Hoch" ist und F und G "Niedrig" sind. Venn A und B "Hoch" werden, kann eine der folgenden zwei Reihen von Vorgängen stattfinden.

Die erste Reihe von Vorgängen, die stattfinden kann, ist folgende: Einige Zeit nachdem A und B "Hoch" werden, werden C und D "Niedrig". Wenn C und D "Niedrig" werden, bewirken sie, dass D bzw. C wieder "Hoch" werden wegen der kreuzgekoppelten "Niedrigen" Eingänge der Gatter 12 und 10. Wenn D und C "Hoch" werden, bewirken ihre kreuzgekoppelten "Hoch" Eingänge der Gatter 10 und 12, dass C bzw. D wieder "Niedrig" werden. Dieser Oszillationszustand bleibt bestehen, bis der Ausgang eines der Gatter 10 oder 12 "Niedrig" bleib L und das andere Gtitter "Hoch" bleibt.

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Die zweite Reihe von Vorgängen, die stattfinden kann, ist folgende. Einige Zeit nachdem A und B "Hoch" werden, was durch den Zeitpunkt T₁ dargestellt ist, werden C und D "Niedrig". Venn C und D "Niedrig" werden, bewirken ihre kreuzgekoppelten "niedrigen" Eingänge der Gatter 12 bzw. 10, dass die Ausgänge D und C wieder "Hoch" werden, wodurch an jedem der Ausgänge C bzw. D ein "RUT"-Impuls erzeugt wird, was durch den Zeitpunkt T₁ dargestellt ist. Der "RUT"-Impuls, der an jedem Eingang des Gatters 10 und erzeugt wird, kann bewirken, dass die Ausgänge C und D zum Zeitpunkt T„ in den dritten Zustand versetzt werden, der metastabil ist. Dies ist ein unstabiler Zustand und nach einer gewissen Zeitspanne wird einer der zwei Ausgänge C oder D "Niedrig", während der andere Ausgang "Hoch" wird. Wahrend jeder der obengenannten Reihen von Vorgängen bleibt der Punkt E "Hoch" und bleiben F und G "Niedrig", solange C und D nicht um mehr als eine V^-Spannung voneinander verschieden sind. Die Ausgangs-NOR-Gatter 16 und 18 können nicht auf die Ausgangssignale C und D ansprechen, während E "Hoch" bleibt. Es lässt sich erkennen, dass während der Erzeugung des "RUT"-Impulses zum Zeitpunkt T₁ die Ausgangssignale C und D gleichphasig sind und nahezu die gleiche Amplitude aufweisen.Daher bleibt das Ausgangssignal E des Differenzdetektors "Hoch", während die "RUT"-Impulse nicht zu den NOR-Gattern 16 und 18 durchgelassen werden. Nachdem jedoch die die Gatter 10 und 12 enthaltende Verriegelungsschaltung den metastabilen Zustand verlassen hat und sobald der Spannungsunterschied zwischen C und D grosser als eine V_._— Spannung wird, was durch den Zeitpunk L T dargestellt ist, spricht das Gatter 1^ auf diesen Unterschied an, wodurch E "Niedrig" wird, so dass die Ausgangs-NOR-Gatter 16 und 18 auf die Ausgangssignale C und D der NAND-Gatter 10 und 12 ansprechen können.

Wenn der Eingang A um viel weniger als eine Gatter-Verzögerung von B "Hoch" wird, ist es wahrscheinlich, dass ein "RUT"-Impuls am Ausgang D des Gatters 12 erzeugt werden kann. Dieser Impuls wird sich nicht zu dem Ausgang des Gatters 18 fortpflanzen. Dies hat zwei Gründe:

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1) Die Verzögerung des Differenzdetektors Ik ist etwa anderthalb— bis zweimal grosser als für die NAND-Gatter 10 und 12. wodurch sein Ausgang (Punkt E) während dieser Zeitspanne "Hoch" gehalten wird;

2) durch die Art des Entwurfes ist der Differenzdetektor unempfindlich für "RUT"-Impulsθ und hat die Neigung, sie durch JLnteyraLlun auf eJLnoii Pegel lientbzuaoUuu, uui' tion auffolgende Gatter nicht ansprechen können. Diese Reihe von Vorgängen ist in Fig. k veranschaulicht.

^O Die Inverter 20 und 22 dienen dazu, zu verhindern,

dass der Ausgang der R-S-Verriegelungsschaltung, die durch die Gatter 10 und 12 gebildet wird, von dem "Hohen" Zustand in einen "Niedrigen"—Zustand übergeht, bevor das Differenz— detektorgatter 1^ zu seinem anfänglichen hohen Pegel zurückkehrt. Wenn somit der Eingang A vor dem Eingang B "Hoch" werden würde, wäre der Ausgang F "Hoch" und der Ausgang G "Niedrig". Dann würde, wenn A "Niedrig" werden würde, C "Hoch" werden. Wenn C "Hoch" werden würde, könnte D "Niedrig" werden, wenn keine Inverter vorhanden wären. Zu gleicher Zeit wird E "Hoch", weil seinu beiden Eingänge "Hoch" waren. D wird "Niedrig" etwa zu dem gleichen Zeitpunkt, zu dem E "Hoch" wird, wonach der Ausgang G "Hoch" werden kann infolge des "Hohen" Eingangs D und dann "Niedrig" werden kann infolge des "Hohen" Eingangs E und dann wieder "Hoch" werden kann infolge des "Niedrigen" Eingangs E. Der Inverter 20 würde im vorliegenden Beispiel verhindern, dass diese Reihe von Vorgängen stattfinden würde, weil das vom Inverter auf das Eingangsgatter 12 rückgekoppelte "Niedrige" Signal den Ausgang D des Gatters 12 "Hoch" halten würde, bis der Ausgang des Gatters 16 "Niedrig" werden würde, wodurch der Ausgang des Gatters Ik zu diesem Zeitpunkt zu seinem anfänglichen hohen Pegel zurückkehren könnte.

Die Wirkungsweise dea DitTorenisdetukt.orgM.ltcsry l'i wird an Hand der Fig. 5 näher erläutert, in der schematiscli im Detail die Schiedsgerichtsschaltung nach der Erfindung dargestellt ist. Es sei bemerkt, dass ein Puff ei' 2k hieizwischen dem Ausgang E des Differenzdetektorgatters 1k und den Ausgang-NOR-Gattern i6 und 18 eingeschaltet ist.

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Dei- Ausgang des Puffers 24 liegt am Knotenpunkt L. Zuerst sei jedoch darauf hingewiesen, dass der Strang von vier Dioden 26, die hier zwischen Erde und dem Anschlusspunkt V eingeschaltet sind, durch V_RE-Klemmelemente gebildet ,. wird. Sie dienen dazu, den hohen Pegel an den Ausgängen C und D der Sehrni tt-NAND-Gatter 10 und des NAND-Gatters 12 auf einen Wert zu beschränken, der 3^-οτ, nicht überschreitet.

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Dies hat zur Folge, dass dem Differenzdetektorgatter 14 zwangsweise ein vorhersagbarer Spannungspegel auferlegt wird.

^q Die Diodenklemmelemente 26 beschranken auch den hohen Pegel von dem Differenzdetektorgatter 14 zu dem Puffer Zk. Dies hat eine grössere Geschwindigkeit und auch eine bessere Strompegelsteuerung zur Folge, weil nun ein kleinerer Wert des Widerstandes R~ erhalten werden kann, der somit aus demselben Material wie die Widerstände R₁ in den Emittern von Q11 und Q12 bestehen kann.

Beim Betrieb im Anfangs- oder Normalzustand, wenn beide Eingänge A und B "Niedrig" sind, sind nun die Eingänge C und D des Differenzdetektorgatters '\k beide "Hoch".

Der Punkt C weist einen Wert von etwa 3Vp.^ und der Emitter des Transistors 01 1 weist einen Wert von etwa 2ν_πτ, auf.

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Der Punkt D weist etwa einen Wert von 3V_ÜX, und der Emitter

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des Transistors 012 weist einen Wert von etwa 2V__ auf. Da der Emitter des Transistors Q11 mit der Basis von Q13 und mit dem Emitter des Transistors Q14 verbunden und der Emitter des Transistors Q12 mit der Basis des Transistors Q14 und mit dem Emitter des Transistors Q13 verbunden ist, ist die Basis-Emitter-Spannung jedes der Transistoren Q13 und Q14 gleich Null, wobei die Transistoren Q13 und Q14 somit ausgeschaltet werden. Der Punkt E steigt auf 2V „ an, wodurch der Transistor Q15 des Puffers 2k eingeschaltet wird. Doi· Trara a J. s Lo.r Ql6 wird ausgeschaltet und der Transistor Ql8 wird eingeschaltet, wodurch bewirkt wird, dass der Punkt C "Hoch" wird.

Es sei angenommen, dass der Signaleingang A ■ "Hoch" wird und der Eingang B "Niedrig" bleibt. Der Ausgang C ist "Niedrig" und der Ausgang D ist "Hoch" und der folgende Vorgang findet statt. Der Transistor Q11 wird ausgeschaltet;

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der Transistor Q13 wird ausgeschaltet und der Transistor Q12 wird eingeschaltet.Der Emitter des Transistors Q14 wird durch, den Punkt D gebildet, der an - ( 2V ) oder etwa an 1V liegt. Der Punkt E liegt an etwa 2Y^^-V„„^ oder etwa

c 1 V, was niedrig ist, wobei V₀^_x. der Durchlassspannungs— abfall über der Schottky—Klemmdiode des Transistors ist.

Es sei nun angenommen, dass der Eingang A "Niedrig" und der Eingang B "Hoch" ist, wobei der Ausgang C "Hoch" und del¹ Αιι.*»κΐ"ΐ£ϊ J) "Niudrly" Lsi,, Ql I und W. I'3 wordiui ν I iif.u-

}₀ schaltet und Q12 und Q14 werden ausgeschaltet. Der Emitter von Q13 wird durch den Punkt C gebildet, der an -(2V „)

oder etwa ΐν_πΤλ liegt. Der Punkt E liegt an etwa 2V_Tvr,-V__,_TT .DjC/ HL· oOii

oder etwa 1 V, was niedrig ist.

In beiden obenstehenden Fällen, in denen der Ausgang E des Dii'f erenzdetektorgatters Ik "Niedrig" ist, wird ein "Niedriges" Signal dem Puffer 2k zugeleitet. Infolgedessen ist Q15 ausgeschaltet, ist Q16 eingeschaltet und ist Q17 eingeschaltet. Der Punkt L ist dann "Niedrig" und ist etwa 0,25 V.

Es sei nun angenommen, dass der Punkt C "Hoch" ist oder an etwa 3ν_πτ, liegt und der Punkt D an einer Spannung ^> 1 V unter der des Punktes C oder an einer SpEUinung < 2 V liegt. Der Emitter von Q1 1 liegt an 2V,_,„ und der Emitter von

HL·

Q12 liegt an 1 ^V _BE· Q13 ist eingeschaltet, weil seine Basis um 1 V über der Spannung des Emitters liegt, aber QJ4 ist ausgeschaltet, weil seine Basis um 1 V unter der Spannung des Emitters liegt. Der Punkt E ist "Niedrig".

Die Eingangsverriegelungsschaltung, die aus den

Gattern 10 und 12 besteht, kann entweder durch zwei Standard-NAND-Gatter oder durch ein Standard-NAND-Gatter und ein Schmitt-NAND-Gatter gebildet werden. Versuche haben ergeben, dass die Kombination eines Standard-NAND-Gatters und eines Schmitt-NAND-Gatters mit geringerer Wahrscheinlichkeit als die Kombination von zwei Standard-NAND-Gattex-n in den .'JS hu» I.MM l.nb i. I on Zum Land fiber c'i'h L . WuI. Ι·οι· hat n i <:Ji nut-. VorMurliiMi ergaben, iUt.su die Anwendung von zwei ScJiiii L 11 —NAND-(Jn t ti¹ i'ii eine leichte Oszillation fördert. Aus den ubuiiH tuhtuiden Gründen wix-d die Verriegelungsschaltung vorzugsweise durch

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ο in KLuncIarct-NAND-Gatter und ein ScJimi t t-NAND-Gatter gebildet, wie dargestellt und beschrieben ist.

Statt der NOR-Gatter i6 und 18 ist es auch möglich, OR-Gatter zu verwenden. In diesem Fall können die Inverter 5 20 und 22 weggelassen werden. Die Ausgangssignale F und G sind dann natürlich in bezug auf die Eingangssignale A und B invertiert.

Claims

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PATENTANSPRÜCHE

Mi Schiedsgerichtsschaltung, dadurch, gekennzeichnet, dass sie enthält:

a) eine erste und eine zweite Eingangsklemme und eine erste und eine zweite Ausgangsklemme, b) ein erstes und ein zweites NAND-Gatter, die kreuzweise gekoppelt sind, derart, dass sie mit der ersten bzw. der zweiten Eingangsklemme gekoppelt sind, dadurch gekennzeichnet, dass die Schaltung weiter enthält

c) ein Differenzdetektorgatter, das mit den Ausgängen der genannten kreuzweise gekoppelten NAND-Gatter gekoppelt ist und auf einen einen bestimmten Wert überschreitenden Spannungsunterschied anspricht,

d) ein erstes und ein zweites weiteres Gatter, deren Ausgänge mit der ersten bzw. der zweiten genannten Ausgangsklemme gekoppelt sind,

e) Mittel, die den Ausgang des genannten ersten NAND-Gatters mit einem zweiten Eingang des genannten ersten weiteren Gatters und den Ausgang des genannten zweiten NAND-Gatters mit einem zweiten Eingang des genannten zweiten weitere« Gaiters koppeln, und

f) Mittel, die einen ersten Eingang jedes dor genannten weiteren Gatter mit dem Ausgang des genannten Differenzdetektorgatters koppeln, zum Blockieren der weiteren Gatter wenn der Spannungsunterschied zwischen den Ausgangen der NAND-Gatter den bestimmten Wert nicht überschreitet.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass eines der genannten NAND-Gatter aus einem Schmitt-Trigger-NAND-Gatter bos teilt.
3· Schaltung nach Anspruch 1, dadurch {',okoimzo.i oluio t , dass die weiteren Gatter NOR-Gatter sind und die Schaltung weiter enthält:

g) einen ersten Inverter, der derart angeschlossen Ls t,

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dass er ein Signal von dem Ausgang des genannten ersten NOR-Gatters auf einen dritten Eingang des genannten zweiten NAND-Gatters rückkoppelt, und

h) einen zweiten Inverter, der derart angeschlossen ist, α dass er ein Signal von dem Ausgang des genannten zweiten NOR-Gatters auf einen dritten Eingang des genannten ersten NAND-Gatters rückkoppelt.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das genannte Differenzdetektorgatter auf einen Spannungs-Luitei-ychlod von etwa 1V_BE anspricht.