KR830009695A - 중재회로 - Google Patents

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KR830009695A
KR830009695A KR1019820000209A KR820000209A KR830009695A KR 830009695 A KR830009695 A KR 830009695A KR 1019820000209 A KR1019820000209 A KR 1019820000209A KR 820000209 A KR820000209 A KR 820000209A KR 830009695 A KR830009695 A KR 830009695A
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KR
South Korea
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gate
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another
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coupled
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KR1019820000209A
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Inventor
존 켈러 필립
Original Assignee
디. 제이. 삭커스
엔. 브이. 필립스 글라아이람펜파브리켄
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Filing date
Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence

Abstract

내용 없음

Description

중재회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 중재회로의 블록선도.

Claims (4)

  1. a) 제1 및 제2입력단자와 제1 및 제2출력단자와
    b) 제각기 상기 제1 및 제2 입력단자에 결합된 제1 및 제2횡-결합된 NAND게이트를 포함하는 중재회로에 있어서,
    또한, c) 상기 횡-결합된 NAND게이트의 출력에 결합되어 특정량을 초과하는 전위차에 응답하는 전위차 검출기 게이트와
    d) 제각기 상기 제1 및 제2출력단자에 결합된 출력을 가지는 또 다른 제1 및 제2게이트와
    e) 상기 제1 NAND 게이트의 출력을 상기 또다른 제1게이트의 제2입력에 결합하고 상기 제2 NAND 게이트의 출력을 상기 또다른 제2게이트의 제2입력에 결합하는 수단과
    f) 전위차가 상기 특정량을 초과하지 않을 때에는 상기 또다른 게이트를 차단하도록 각각의 상기 또다른 게이트의 제1입력을 상기 전위차 검출기 게이트의 출력에 결합하는 수단을 포함하는 것을 특징으로 하는 중재회로.
  2. 제1항에 따른 발명에 있어서, 상기 NAND 게이트중의 하나가 슈미트트리거 NAND 게이트로 구성되는 것을 특징으로 하는 중재회로.
  3. 제1항에 따른 발명에 있어서 또다른 게이트란 NOR 게이트이며,
    상기 또다른 게이트가 또한
    g) 상기 제1 NOR 게이트의 출력으로부터의 신호를 상기 제2 NAND게이트의 제3입력으로 궤환시키기 위해 결합된 제 인버터 h) 상기 제2 NOR 게이트의 출력으로부터의 신호를 상기 제1 NAND 게이트의 3입력으로 궤환시키기 위해 결합된 제2인버터를 포함하는 것을 특징으로 하는 중재회로.
  4. 제1항에 따른 발명에 있어서 상기 전유차 검출기 게이트가 약 1 VBE의 전위차에 응답하는 것을 특징으로 하는 중재회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8200209A 1981-01-22 1982-01-19 중재 회로 KR900005229B1 (ko)

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US06/227,514 US4398105A (en) 1981-01-22 1981-01-22 Arbiter circuit
US227514 1994-04-14

Publications (2)

Publication Number Publication Date
KR830009695A true KR830009695A (ko) 1983-12-22
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JP (1) JPS57140028A (ko)
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CA (1) CA1176715A (ko)
DE (1) DE3200894A1 (ko)
FR (1) FR2498396B1 (ko)
GB (1) GB2091965B (ko)
IE (1) IE52515B1 (ko)

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