KR900005229B1

KR900005229B1 - 중재 회로

Info

Publication number: KR900005229B1
Application number: KR8200209A
Authority: KR
Inventors: 존 켈러 필립
Original assignee: 디.제이.삭커스; 엔.브이.필립스 글라아이람펜파브리켄
Priority date: 1981-01-22
Filing date: 1982-01-19
Publication date: 1990-07-21
Also published as: CA1176715A; IE820103L; GB2091965B; GB2091965A; JPH033964B2; US4398105A; JPS57140028A; FR2498396A1; FR2498396B1; DE3200894A1; KR830009695A; DE3200894C2; IE52515B1

Abstract

내용 없음.

Description

중재 회로

제1도는 본 발명에 따른 중재 회로의 블록선도.

제2도 내지 제4도는 중재 회로의 동작을 설명하는데 사용되는 파형에 대한 그래프

제5a도 내지 제5c도는 중재 회로의 상세 계략도.

* 도면의 주요부분에 대한 부호의 설명

10 : 제1NAND 게이트 12 : 제2NAND 게이트

14 : 전위차 검출기 게이트 16,18 : NOR 게이트

20,22 : 인버터 24 : 버퍼

26 : 다이오드 클램프

본 발명은 디지털 논리 회로에 관한 것으로서, 특히 NAND 게이트가 준안정 상태로 될 수 있는 예민성을 극복하고 출력이 두 안정 상태중의 한 상태가 있을때까지 이러한 준안정 상태가 전달되는 것을 효율적으로 차단하도록 교차 결합된 NAND 게이트를 사용하는 중재 회료에 관한 것이다.

중재 회로는 디지털 논리에 사용되어, a) 선입 선출을 기본으로 하여 비동기 신호에 우선순위를 주는 식으로, 시간상 약간의 차이로 도달한 두 신호들중 첫 번째 신호에 응답하고, b) 동시에 도달한 신호의 경우에는 두 신호들 중의 어느것에 먼저 응답해야 할 것인지 임의로 결정하게 된다.

중재 회로는 통상적으로 두 개의 교차 결합된 LAND게이트로 구성된 래치를 사용한다. 이러한 중재 회로에서 흔히 직면하는 문제들중의 하나는, 래치 출력이 하이 상태도 로우 상태도 아닌 중간 상태(준안정 상태)인 교차 결합된 NAND게이트의 준안정상태로부터 생긴다. 이러한 상태는 대개 래치의 출력에 소위"럿트(rut)"펄스의 발생에 의해 이루어진다. 럿트 펄스는 너무 협대하여 효율적으로 중재 회로를 제어할 수 없지만 출력 버스에서 검출되기에는 충분히 넓은 영-진행 또는 정-진행 협대역 펄스로서 특징을 갖는다. 준안정 상태가 존재할 가능성 혹은 준안정 상태의 지속시간을 감소시킬 수는 있지만, 이러한 상태를 완전히 제거하는 것은 극히 어렵다. 따라서, 럿트 펄스 및/또는 준안정 레벨이 발생할 때 이들이 일련의 논리 장치에 도달하지 못하도록 차단시킬 수 있는 어떤 수단을 제공하는 것이 필요하다.

중재 회로는 제1 및 제2의 교차 결합된 NAND게이트로 구성된 래치를 포함하며 상기 제1NAND게이트는 제1입력 단자에 결합되고, 제2NAND게이트는 제2입력 단자에 결합된다. 상기 NAND게이트중의 하나는 슈미트(Schmitt) NAND 게이트인 것이 바람직하다. 상기 NAND게이트의 출력은 약1V_BE인 특정 전위차에 응답하는 전위차 검출기에 결합된다. 전위차 검출기의 출력은 제각기 두 NAND게이트로부터 제2입력을 수신하는 두 개의 출력 NOR게이트 각각의 제1입력으로 제공된다.

전위차 감출기는 전위차가 특정값을 초과하는 입력 신호에만 응답하므로, 럿트 펄스를 포함할 수도 있는 래치의 발진 또는 준안정 상태동안 공급되는 신호는 출력 게이트에 도달하지 못하도록 전위차 검출기에 의해 차단된다.

제1도에 있어서 한쌍의 입력단자(A,B)와 한쌍의 출력단자(J,K)가 구비된 본 발명에 따른 중재 회로의 실시예가 도시되어 있다. 제1입력단자(A)는 바람직하게 슈미트 NAND게이트로서 도시되어 있는 제1 NAND게이트(10)의 제1입력에 결합된다. 제2입력단자(B)는 제2 LAND게이트(12)의 제1입력에 결합된다. 상기 두 NAND게이트(10,12)는 서로 교차 결합되어 래치를 형성하는데, 교차 결합된 입력은 래치의 제2입력으로 지칭된다.

제1 NAND게이트(10)의 출력(C)은 전위차 검출기 게이트(14)의 한 입력과 또한 제1 NOR게이트(16)의 한 입력에 결합된다. 제2 LAND게이트(12)의 출력(D)은 전위차 검출기 게이트(14)의 다른 입력과 또한 제2 NOR게이트(18)의 한 입력에 결합된다. 전위차 검출기 게이트(14)의 출력(E)은 두 NOR게이트(16,18)의 제2입력에 결합된다.

제1 NOR게이트(16)의 출력(F)은 제1출력단자(J)에 결합되며 제2 NOR게이트(18)의 출력(G)은 제2출력단자(K)에 결합된다. 제1 NOR게이트(16)의 출력(F)은 또한 제1인버터(20)을 통해 제2 NAND게이트(12)의 제3입력에 결합된다. 마찬가지로, 제2 NOR게이트(18)의 출력(G)은 제2인버터(22)를 통해 제1, 즉 슈미트 NAND게이트의 제3입력에 결합된다. 반전출력, 즉 NAND게이트(12,10)의 제3입력은 H 및 I로 각각 표시된다.

전위차 검출기 게이트(14)는 그 입력이 일정 크기, 이 경우에서 1V_BS보다 더 큰 정도로 차이가 나지 않는한, 그 출력은 항상 하이 상태로 유지되도록 되어 있다. 통상적인 익스클루시브 NOR게이트처럼, 두 입력이 하이 상태이거나 또는 두 입력이 로우 상태인 경우에 출력은 하이 상태가 될 것이다. 그러나, 출력이 로우 상태가 되는 경우에는 두 입력은 1V_BS보다 더 크게 차이가 나야 한다.

다음, 중재 회로의 동작에 대해 설명하기로 한다. 동작개시 상태에서, 두 입력(A,B)은 로우 상태이다. 모든 입력이 하이 상태일 경우에만 NAND게이트의 출력은 로우 상태이다. 따라서, 각 NAND게이트(10,12)의 한 입력이 로우 상태이므로, 출력(C,D)은 하이 상태가 될 것이며 그래서 게이트(10,12)에 교차 결합된 제2입력은 하이 상태가 될 것이다. 전위차 검출기 게이트(14)의 두 입력이 하이 상태이므로, 게이트(14)의 출력(E)은 하이 상태가 될 것이다. NOR 게이트(16)에 대한 두 입력이 하이 상태이므로, 출력 F는 로우 상태가 될 것이다. 마찬가지로, NOR게이트(18)에 대한 두 입력이 하이 상태이므로, 출력(G)은 로우 상태가 될 것이다. 이는 어느 입력이 하이 상태가 되면 NOR게이트의 출력은 로우 상태가 되기 때문이다.

출력(F,G)이 로우 상태이므로, 각각 NAND게이트(12,10)의 제3입력으로 인가되는 반전 입력은 하이상태이지만 상기 게이트들의 입력중의 하나가 로우 상태이기 때문에 상기의 게이트들의 상태에는 영향을 미치지 않는다.

회로의 초기 상태 및 인가 파형이 제2도에 도시된 파형도의 최좌측부에 나타나 있다.

이제 제2도에 도시된 바와 같이, 입력(A)이 입력(B)에 앞서 하이 상태로 된다고 가정한다. 만일 A가 하이상태로 되고, B가 로우 상태에 머물러 있다면 NAND게이트(10)의 세 입력 A,D 및 I 모두가 하이상태가 되므로 이때 C는 로우 상태로 된다. C가 로우 상태이지만 E가 하이 상태이므로 게이트(16)의 출력(F)는 로우 상태에 머무르게 된다. 그러나, C가 로우 상태이고, D가 하이 상태이므로 게이트(14)의 출력(E)은 이제 로우 상태로 될 것이다. 게이트(16)로의 두 입력(C,E)은 로우 상태이므로, F는 하이 상태로 될 것이며 궤환 반전 신호(H)는 로우 상태로 될 것이지만 입력 게이트(12)의 상태에 아무런 영향도 미치지 않을 것이다. 게이트(18)로의 입력(E)이 로우 상태이지만 입력(D)이 하이 상태이므로, 게이트(18)의 출력(G)은 로우 상태에 머무르게 될 것이며, 인버터(22)의 출력(I)은 하이 상태에 머무르게 되어 입력 게이트(10)는 아무런 영향도 받지 않을 것이다. 이제 출력단자들에게, J는 하이 상태가 되며, K는 로우 상태가 된다.

만일 B가 하이 상태로 되는 반면 A가 하이 상태에 머무른다면, 게이트(10,12)로 이루어진 래치는 게일트(12)로의 입력을 형성하는 게이트(10)의 출력 C가 로우 상태를 유지하므로 아무런 영향을 받지 않는다.

회로의 대칭성 때문에 입력(B)이 하이 상태로 되고 출력(A)이 로우 상태로 된다면 유사한 동작이 일어날 것이다. 그러나, 이러한 상태하에서는 출력(J)은 로우 상태가 될 것이며 출력(K)은 하이 상태가 될 것인데, 이것은 바로 A가 하이 상태이고 B는 로우 상태인 전술한 입력 신호 상태의 역상태이다.

제3도에 도시된 파형을 참조하여, 이제 A와 B가 동시에 하이 상태로 되는 그러한 상태를 설명할 것이다. 이것은 중재 회로가 두 입력 A 또는 B중의 어느 것에 우선을 두어야 할 것인지에 관하여 임의로 결정해야 하는 상태이며, 중재 회로는 중재 기능(arbitration function)을 이행해야 한다. 시간 T_O에 나타난 바처럼 두 입력(A,B)이 로우 상태인 초기 상태를 돌이켜 보면, C, D 및 E가 하이 상태이고, F 및 G가 로우 상태임을 알 수 있다. A 와 B가 하이상태로 됨에 따라 다음 두가지 일련의 사건중 한 사건이 일어날 수 있다.

일어날 수 있는 첫번째 일련의 사건은 다음과 같다. A 및 B가 하이 상태로 된 후의 약간의 시간에 C 및 D가 로우 상태로 될 수 있다. C 및 D가 로우 상태로 될 때, 이들은 게이트(12,10)에 대해 교차 결합된 로우 상태 입력들 때문에, 제각기 D 및 C가 각각 하이 상태로 되게끔 한다. D 및 C가 하이 상태로 될 때 게이트(10,12)에 대한 교차 결합된 하이 상태 입력은 C 및 D를 각각 다시 로우 상태가 되게끔 한다. 이러한 발진 상태는 게이트(10) 또는 게이트(12)중의 한 게이트 출력이 로우 상태를 유지하고 다른 게이트의 출력이 하이 상태를 유지할때까지 계속될 것이다.

일어날 수 있는 두번째 일련의 사건은 다음과 같다. 시간 T₁에 나타난 바처럼 A 및 B가 하이 상태로 된 후의 약간의 시간에 C 및 D는 로우 상태로 된다. C 및 D가 로우 상태로 될 때, 게이트(12,10)에 교차 결합된 로우 상태 입력은 제각기 출력 D 및 C를 다시 하이 상태가 되게 할 것이므로, 시간 T₁에 나타난 바와 같이, 각 출력 C 및 D상에 럿트 펄스를 제공한다. 게이트(10,12)로의 각 입력상에 제공된 럿트 펄스는 출력 C 및 D가 준안정 상태인 시간 T₂에서의 제3의 상태가 되게끔 한다. 이것은 불안정한 상태이며, 약간의 시간 주기후에 두 출력중의 하나 C 및 D가 로우 상태로 될 것이며 다른 출력은 하이 상태가 될 것이다.

상기 일련의 사건들중의 어느 한 사건동안, C 및 D가 1V_BE이상으로 차이가 나지 않는다면 점 E는 하이 상태를 유지할 것이며 F 및 G는 로우 상태를 유지할 것이다. 출력 NOR게이트(16,18)는 출력(C,D)에 응답할 수 없으며, 한편 E는 하이 상태를 유지한다. 시간 T₁에서 럿트 펄스의 공급시, 출력(C,D)은 동일위상이며 대략 같은 진폭을 가진다. 그러므로, 전위차 검출기 출력(E)은 하이 상태를 유지할 것이며 럿트 펄스는 NOR 게이트(16,18)로 통과하지 못할 것이다. 그러나, 게이트(12,10)로 이루어진 래치가 준안정 상태에서 벗어난 후 그리고 C와 D 사이의 전위차가 시간 T₃에서 도시한 바와 같이 1V_BE보다 더 커지자마자, 게이트(14)는 이러한 전위차에 응답할 것이며, E가 로우 상태가 되도록 하므로써 출력 NOR 게이트(16,18)가 NAND게이트(10,12)의 출력(C,D)에 응답하도록 한다.

만일 입력(A)이 입력(B)에 앞서 게이트 지연보다 훨씬 더 작은 지연으로 하이 상태가 된다면, 이때 럿트 펄스가 게이트(12)의 출력(D)상에 공급될 수도 있는 가능성이 존재한다. 이것은 게이트(18)의 출력으로 전송되지 않을 것이다. 이것은 두가지 이유 즉, 1) 전위차 검출기(14)의 지연이 NAND게이트(10,12)에 비해 약 1.5내지 2배이므로, 그것의 출력 즉, 점 E가 이시간동안 하이 상태로 유지한다는 것과 2) 디자인의 특성에 의하면 전위차 검출기(14)는 럿트 펄스에 둔감하며, 적분을 통해 그들을 차후의 게이트들이 응답할 수 없는 레벨로 감소시키는 경향이 있다는 것 때문에 그렇게 되는 것이다. 이러한 일련의 사건이 제4도에 도시되어 있다.

인버터(20,22)는 게이트(20,12)로 구성된 R-S 래치의 출력이 전위차 검출기 게이트(14)를 그것의 초기 하이 상태로 복귀하기 전에 하이 상태로부터 로우 상태로 가지 못하게 하기 위한 것이다. 따라서, 입력(B)에 앞서 입력(A)이 하이 상태가 된다면, 출력(F)은 하이 상태가 될 것이며 출력(G)은 로우 상태가 될 것이다. 따라서, 만일 A가 로우 상태로 된다면, C가 하이 상태로 될 것이다. C가 하이 상태로 되는 것은 인버터가 없을 경우에 , 하이 상태로 가는 C는 D가 로우 상태로 되도록 할 것이다. 동시에, 그것의 두 입력이 하이 상태이므로 E는 하이 상태로 된다. D는 E가 하이 상태로 되는 것과 거의 동일한 시간에 로우 상태로 되며, 출력(G)은 입력(D)에 기인하여 하이 상태로 된 다음 하이 상태 입력(E)에 기인하여 로우 상태로 되고, 그 다음에 입력(E)이 로우 상태로 됨에 따라 다시 하이 상태로 된다. 이런 경우에, 인버터(20)는, 인버터(20)로부터 입력 게이트(12)에 제공된 로우 상태가 게이트(12)의 출력(D)을 하이 상태로 유지할 것이므로 이런 일련의 사건이 발생하지 않도록 할 것이다. 따라서, 이때 게이트(14)의 출력은 그것의 초기의 하이 상태로 복귀되도록 할 것이다.

전위차 검출기 게이트(14)의 동작을 제5a도 내지 제5c도를 참조하면서 더 상세하게 설명하겠다. 제5a도 내지 제5c도는 본 발명의 중재 회로에 대한 더 상세한 개략도이다. 주지사항으로 버퍼(24)가 전위차 검출기 게이트(14)와 출력 NOR게이트(16,18) 사이에 결합되어 도시되어 있다. 버퍼(24)의 출력은 마디 점 L에 나타난다. 그러나, 먼저 접지와 접속점 V_REF사이에 일렬로 연결된 4개의 다이오드(26) V_BE클램프라는 것이 주목되어야 한다. 이것은 슈미트 NAND게이트(10,12)의 출력(C,D)상의 하이 레벨 상태를 3V_BE이하의 값으로 제한하는 역할을 한다. 이것은 예견할 수 있는 전압 레벨을 전위차 검출기 게이트(14)내로 가하는 효과를 가지고 있다. 다이오드 클램프(26)는 또한 전위차 검출기 게이트(14)로 부터의 하이 레벨을 제한하여 버퍼(24)로 넣는다. 이 결과로, 저항 R2 값을 더 작게 하는 것을 가능케하는 점에서 속도가 더욱 커지고 또한 전류 레벨 제어가 더 양호하게 되어, 따라서 저항 R₂값을 더 작게 하는 것을 가능케 하는 점에서 속도가 더욱 커지고 또한 전류 레벨 제어가 더 양호하게 되어, 따라서 저항 R₂는 Q₁₁및 Q₁₂의 에미터에서 R₁과 동일한 재료로 이루어질 수 있게 된다.

이제 두입력 A 및 B가 로우 상태일 때 초기 또는 정상상태에서의 동작으로 전위차 검출기 게이트(14)로의 입력(C,D)은 둘다 하이 상태이다. 점 C는 3V_BE이고 트랜지스터 Q₁₁의 에미터는 약 2V_BE이다. 점 D는 약 3V_BE이고 트랜지스터 Q₁₂의 에미터는 약 2V_BE이다. 트랜지스터 Q₁₁의 에미터는 Q₁₃의 베이스와 트랜지스터 Q₁₄의 에미터에 연결되며, Q₁₂의 에미터는 트랜지스터 Q₁₄의 베이스와 트랜지스터 Q₁₃의 에미터에 연결되기 때문에 각 트랜지스터 Q₁₃및 Q₁₄의 베이스-에미터 전압은 영이 되고 따라서 트랜지스터 Q₁₃및 Q₁₄는 OFF 상태로 될 것이다. 점 E는 버퍼(24)의 Q₁₅를 ON 시키도록 2V_BE로 올라갈 것이다. Q₁₆은 OFF 상태로 되고 Q₁₆은 ON 상태로 되어, 이에 따라 점 C가 하이 상태로 될 것이다.

이제 신호입력(A)이 하이 상태로 되고 입력(B)이 로우 상태에 머무른다고 가정하자. 출력(C)은 로우상태가 될 것이며 출력(D)는 하이 상태가 될 것이다. 그리고, Q₁₁은 OFF로 되고, Q₁₃은 OFF로 되고, Q₁₂는 ON으로 될 것이다. Q₁₄의 에미터는 점 D-(2V_BE), 즉 약 1V_BE가 된다. 점 E는 약 2V_BE-V_SCN즉 로우 상태인 약 1볼트가 된다. 여기서 V_SCN는 트랜지스터의 쇼트키(Shottky) 다이오드 클램프 양단의 순방향 전압 강하이다.

다음 입력(A)이 로우 상태이고 입력(B)이 하이 상태라고 가정하자. 이런 경우에 출력(C)은 하이 상태이고 출력(D)은 로우 상태이다. Q₁₁및 Q₁₃는 ON으로 될 것이며 Q₁₂및 Q₁₄는 OFF로 될 것이다. Q₁₃의 에미터는 점 C-(2V_BE), 즉 약 1V_BE가 된다. 점 E는 약 2V_BE-V_SCN즉 로우 상태인 약 1볼트가 된다.

전위차 검출기 게이트(14)의 출력 E가 로우 상태인 상기의 두 경우에, 그것은 로우 상태 신호를 버펄(24)에 제공할 것이다. 결과적으로 Q₁₅은 OFF가 될 것이므로 Q₁₆은 ON이되고, Q₁₂도 ON이 된다. 이때점 L은 로우 상태 즉, 양 .25볼트이다.

이제 점 C가 하이 상태, 즉 약 3V_BE이고, 점 D는 점 C 아래인 1V_BE보다 크거나 2V_BE보다 작다고 가정하자. Q₁₁의 에미터는 2V_BE와 같고 Q₁₂의 에미터는 1V_BE와 같다. Q₁₃은 베이스가 에미터보다 높은 1V_BE이므로 ON이 되지만, Q₁₄는 베이스가 에미터 아래인 1V_BE이므로 OFF가 된다. 점 E는 로우 상태가 될 것이다.

게이트(10,12)로 구성된 입력 래치는 두 개의 표준 NAND게이트로 될 수 있거나 또는 하나의 표준 NAND게이트와 슈미트 NAND게이트로 될 수도 있다. 하나의 표준 NAND게이트와 하나의 슈미트 NAND게이트의 조합이 두 개의 표준 NAND게이트의 조합보다 준안정 상태로 될 가능성이 낮다는 사실이 실험을 통해 밝혀졌다. 또한 두 개의 슈미트 NAND게이트를 사용하면 쉽게 발진하는 경향이 있다는 사실도 실험을 통해 밝혀졌다. 상기의 이유 때문에 래치는 도시하여 설명한 바와 같이 하나의 표준 NAND게이트와 하나의 표준 슈미트NAND게이트로 구성하는 것이 더 바람직하다.

NOR게이트(16,18) 대신에 물론 OR게이트를 사용하는 것도 가능하다. 이런 경우에는 인버터(20,22)가 없어도 된다. 출력 신호(F,G)는 물론 입력 신호(A,B)에 대해 반전된다.

Claims

a) 제1 및 제2입력단자(A,B)와 제1 및 제2출력단자(J,K), b) 제각기 상기 제1 및 제2입력단자에 결합된 제1 및 제2교차 결합된 NAND게이트(10,12)를 구비하는 중재 회로로서, 상기 회로는 c) 상기교차 결합된 NAND게이트(10,12)의 출력(C,D)에 결합되어 특정량을 초과하는 전위차에 응답하는 전위차 검출기 게이트(14)와, d) 제각기 상기 제1 및 제2출력단자(J,K)에 결합된 출력을 가지는 또 다른 제1 및 제2게이트(16,18)와, e) 상기 제1 NAND게이트의 출력을 상기 또 다른 제1게이트(16)의 제2입력에 결합시키고, 상기 제2 NAND게이트(12)의 출력을 상기 또 다른 제2게이트(18)의 제2입력에 결합시키는 수단과, f) 전위차가 상기 특정량을 초과하지 않을때에는 상기 또다른 게이트(16,18)를 차단하도록 각각의 상기 또다른 게이트(16,18)의 제1입력을 상기 전위차 검출기 게이트(14)의 출력에 결합시키는 수단을 또한 구비하는 것을 특징으로 하는 중재 회로.
제1항에 있어서, 상기 NAND게이트(10,12)의 하나가 슈미트 트리거 NAND게이트로 구성되는 것을 특징으로 하는 중재 회로.
제1항에 있어서, 상기 또다른 게이트(16,18)는 NOR게이트이며, 상기 또다른 게이트가 또한 g) 상기 제1NOR게이트(16)의 출력으로부터의 신호를 상기 제2NAND게이트(12)의 제3입력으로 제공하기 위해 결합된 제1인버터(20)와 상기 제2NOR게이트(18)의 출력으로부터의 신호를 상기 제1NAND게이트(10)의 제3입력으로 제공하기 위해 결합된 제2인버터(22)를 구비하는 것을 특징으로 하는 중재 회로.
제 1항에 있어서, 상기 전위차 검출기 게이트(14)가 약 1V_BE의 전위차에 응답하는 것을 특징으로 하는 중재 회로.