KR910008941B1 - 입력신호 변화를 검출하는 회로를 지닌 반도체 집적회로 - Google Patents

입력신호 변화를 검출하는 회로를 지닌 반도체 집적회로 Download PDF

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Abstract

내용 없음.

Description

입력신호 변화를 검출하는 회로를 지닌 반도체 집적회로
제1도는 어드레스 변화를 검출하는 펄스를 발생하는 종래 회로의 회로도.
제2도는 제1도에 도시된 회로의 파형도.
제3도는 본 발명의 제1실시예에 따른 어드레스 신호 변화를 검출하기 위한 검출회로를 지닌 반도체 집적회로의 회로도.
제4도는 제3도에 도시된 회로의 파형도.
제5도는 제3도에 도시된 지연회로의 일예를 보인 회로도.
제6도는 제5도에 도시된 회로에서 캐패시터 양단의 전압변화를 나타낸 그래프도.
제7도는 본 발명의 제2실시예에 따른 회로도.
제8도는 제7도에 도시된 회로의 출력전압을 나타낸 파형도.
본 발명은 어드레스 신호 변화등과 같은 입력신호를 검출하기 위한 검출회로를 지닌 반도체 집적회로에 관한 것으로 특히, 어드레스 신호가 변화할때 소정(정상)의 시간 간격보다 짧지않은 펄스폭을 항상 갖는 펄스를 발생시키기 위한 반도체 집적회로에 관한 것이다.
어떤 반도체 메모리 소자는 어드레스 신호가 변화될때 워어드 라인(word line)을 방전시키고 비트 라인(bit line)을 단락시켜서 그의 충전을 촉진시키기 위하여 펄스를 발생시키는 펄스 발생회로를 포함하고 있다. 이러한 펄스는 보통 일정한 펄스 폭을 갖는데, 상기한 목적을 달성하기 위하여 그 펄스의 폭이 정상적인 펄스 폭보다 짧아서는 안된다. 만약에 어떤 이유로 해서 어드레스의 변화와 등가인 변화가 짧은 간격에서 발생된다면, 그 펄스의 폭은 정상적인 펄스의 폭보다 짧게 되서 그러한 펄스를 적용하게 되면 메모리 소자의 정상적인 동작이 계속되는 것을 보장할 수가 없다.
본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로, 항상 소정치 이상의 폭을 갖는 펄스를 발생시키는 펄스 발생회로를 지닌 반도체 집적회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에서는 어드레스 신호등과 같은 입력신호의 변화를 검출하기 위한 검출회로를 지닌 반도체 집적회로를 제공하고 있다.
본 반도체 집적회로는 제1, 제2 및 제3게이트회로 및 제1 및 제2지연회로로 이루어져 있다. 제1게이트 회로는 그 일측 입력에 어드레스 신호를 받으며 그 타측 입력에는 제1지연회로의 출력을 받는다. 제1게이트회로의 출력은 제3게이트회로의 일측 입력 및 제2지연회로에 각각 인가된다. 제2게이트회로는 그 일측 입력에 반전 어드레스 신호를 받으며 그 타측 입력에는 제2지연회로의 출력을 받는다. 제2게이트회로의 출력은 제3게이트회로의 타측 입력 및 제1지연회로에 각각 인가된다. 따라서, 제1, 제2 및 제3게이트회로가 NAND 게이트라면, 어드레스 입력이 로우레벨(L)일때 제1지연회로가 리세트되서 로우레벨(L)의 신호를 출력하고, 제1, 제2 및 제3게이트회로가 NOR 게이트라면, 어드레스 입력이 하이레벨(H)일때 제1지연회로가 리세트되서 하이레벨(H)의 신호를 출력한다. 반면에, 제1, 제2 및 제3게이트회로가 NAND 게이트라면, 반전 어드레스 입력이 로우레벨(L)일때 제2지연회로가 리세트되서 로우레벨(L)신호를 출력하고, 제1, 제2 및 제3게이트회로가 NOR 게이트라면, 반전 어드레스 입력이 하이레벨(H)일때 제2지연회로가 리세트되서 하이레벨(H)신호가 출력된다. 결과적으로, 본 발명에 따른 반도체 집적회로는 어드레스 신호에 변화가 발생될때 소정치 이상의 폭을 갖는 펄스를 항상 발생시킨다.
본 발명의 실시예를 설명하기에 앞서 제1도 및 제1도에 도시된 회로의 파형을 나타내는 제2도를 참조하여 종래 기술을 설명할 것이다.
제1도에 도시된 바와같이, 종래의 회로는 NAND 게이트(11,12,13) 및 지연회로(14,15)로 구성되어 있다. 참조부호 A는 어드레스 신호를
Figure kpo00001
는 반전 어드레스 신호를, P는 출력펄스를 각각 나타낸다. 도면에서 참조부호 c 내지 f와 관련하여 제2도에 그 파형을 도시하고 있으며, 참조부호 DV1및 DV2는 각각 e 및 f점의 전압과 반대되는 극성을 갖는 지연회로(14) 및 (15)에서의 충전전압이다.
제2도에서 시각(t1)으로 도시된 바와같이, 어드레스 신호(A)가 하이레벨(H)이고 반전 어드레스 신호(
Figure kpo00002
)가 로우레벨(L)일때, NAND 게이트(12)의 출력(C)은 하이레벨(H)로 되고, NAND 게이트(11)의 출력(d)은 로우레벨(L)이 되고, NAND 게이트(13)의 출력(p)은 하이레벨(H)이 된다. 시각(t2)에서, 어드레스 신호(A)가 로우레벨(L)이고 반전어드레스 신호(A)가 하이레벨(H)일때, NAND 게이트(11)의 출력(d)은 하이레벨(H)로 되고, NAND 게이트(12)의 출력(C)은 여전히 하이레벨(H)이며, NAND 게이트(13)의 출력(p)은 로우레벨(L)로 된다. 지연회로(15)에 의한 지연시간(ND)이 경과한 후에, 지연회로(15)의 출력(f)은 하이레벨(H)이고, NAND 게이트(12)의 출력(c)은 로우레벨(L)로 되며, NAND 게이트(13)의 출력(P)은 하이레벨(H)로 된다. 이렇게 하여, 어드레스 신호(A)가 하이레벨(H)에서 로우레벨(L)로 되고 반전 어드레스 신호(
Figure kpo00003
)가 로우레벨(L)에서 하이레벨(H)로 될때, 지연회로(15)에 의한 지연시간과 같은 간격(ND)동안 로우레벨(L)인 출력(p)이 얻어진다. 반대로, 어드레스 신호(A)가 로우레벨(L)에서 하이레벨(H)로 되고 반전 입력신호(
Figure kpo00004
)가 하이레벨(H)에서 로우레벨(L)로 될때, 지연회로(14)에 의한 지연시간 동안 로우레벨(L)인 출력(p)이 얻어진다. 지연회로(14) 및 (15)에 의한 지연시간이 동일하다면, 출력(p)의 펄스폭은 양쪽의 경우에서 동일하게 된다.
상기한 바와같이, 제1도의 회로에서 소정의 펄스 폭을 갖는 펄스(p)가 어드레스 신호가 변화될때 출력된다. 상기한 경우가 정상적인 경우이지만 만약에 어드레스 신호의 변화가 제2도에 시각(t3)에서 시각(t5)로 도시된 지연시간(ND)내에서 발생된다면 출력(p)의 펄스 폭은 소정치(ND)보다 좁게 될 것이다. 즉 시각(t3)에서 어드레스(A)가 하이레벨(H)이면, 반전 어드레스 신호(
Figure kpo00005
)는 로우레벨(L)이고 출력(p)은 하이레벨(H)이며, 시각(t4)에서 어드레스 신호(A)가 로우레벨(L)이고 반전 어드레스 신호(
Figure kpo00006
)가 하이레벨(H)이라면, 그때에 출력(p)은 로우레벨(L)이 된다. 이 시점까지는 레벨에 있어서의 변화가 상기한 경우에서와 같을 것이다. 그러나, 지연시간(ND)동안, 즉, 지연회로(15)의 출력(f)이 하이레벨(H)이 되기 전에 시각(t5)에서 도시된 바와같이 어드레스 신호(A)가 하이레벨(H)로 되고 반전 어드레스 신호(
Figure kpo00007
)가 로우레벨(L)로 된다면, 지연회로(14)의 출력(e)은 여전히 하이레벨(H)이기 때문에 NAND 게이트(11)의 출력(d)은 즉시 로우레벨(L)로 되고, 따라서 출력(p)은 하이레벨이 된다.
보통 어드레스 신호의 변화는 지연시간(ND)보다 짧은 시간 간격에서는 일어나지 않으며, 제2도에서 시각(t3) 내지 시각(t5)에 도시된 바와같은 변화는 노이즈 삽입과 같은 비정상적인 상태이다. 비정상적인 상태가 반도체 메모리 소자에서 일어날때 출력(p)의 펄스 폭은 소정치(ND)보다 짧아서는 안된다. 펄스 폭이 소정치(ND)보다 짧게되면, 메모리 동작동안 오류가 발생될 수 있다. 제2도에서 참조부호 AB는 비정상적인 펄스 폭을 나타내며, 올바른 경우 그것은 0의 폭을 갖는다.
제3도는 본 발명의 제1실시예를 나타낸 도면이다. 제3도의 회로는 NAND 게이트(21,22,23) 및 지연회로(24,25)를 포함한다.
제1도의 회로와 비교하여 제3도의 회로에는 지연회로(14) 대신에 NAND 게이트(26), 리세트 가능 지연회로(28) 및 인버터(30)로 이루어진 지연회로(24)와, 지연회로(15) 대신에 NAND 게이트(27), 리세트 가능 지연회로(25) 및 인버터(31)로 이루어진 지연회로(25)가 구비되어 있다. 제4도에서는 제2도에서의 참조부호 c,d,e,f 및 DV1, DV2에 대응되는 참조부호에 프라임(prime)을 첨가하고 있다.
제4도에 도시된 바와같이, 본 회로에서 출력 펄스(p)는 어드레스 신호의 변화가 짧은 간격에서 일어났을때, 어드레스 신호의 변화의 시작으로 부터 시작되어 최종의 어드레스 신호의 변화로 부터 지연시간(ND)후에 끝이 난다. 이렇게 하여, 짧은 펄스 폭을 갖는 출력(p)은 발생되지 않는다.
즉, 시각(t3)에서 어드레스 신호(A)가 하이레벨(H)이고 반전 어드레스 신호(
Figure kpo00008
)가 로우레벨(L)일때, NAND 게이트(22)의 출력(c′)은 하이레벨(H)이고 NAND 게이트(26)의 출력은 로우레벨(L)이고 인버터(30)의 출력(e′)은 하이레벨(H)이고, NAND 게이트(21)의 출력(d′)은 로우레벨(L)이고 NAND 게이트(23)의 출력(p)은 하이레벨(H)이 된다. 시각(t4)에서 어드레스 신호(A)가 로우레벨(L)이고 반전 어드레스 신호(
Figure kpo00009
)가 하이레벨(H)일때, NAND 게이트(21)의 출력(d′)은 하이레벨(H)이고 NAND 게이트(23)의 출력(p)은 로우레벨(L)이다. NAND 게이트(21)의 출력(d′)이 하이레벨(H)일때, NAND 게이트(27)의 출력은 로우레벨(L)이다. 이어, 리세트 가능 지연회로(25)의 지연시간이 경과한 후에 인버터(31)의 출력(f′)은 하이레벨(H)이고, NAND 게이트(22)의 출력(c′)은 로우레벨(L)이고, NAND 게이트(23)의 출력(p)은 하이레벨(H)이 된다. 지연시간의 경과(t5)전에 만약 어드레스 신호(A)가 하이레벨(H)이 되고 반전 어드레스 신호(
Figure kpo00010
)가 로우레벨(L)이 된다면 NAND 게이트(22)의 출력(c′)은 하이레벨(H)이 된다. 이때에, 제1도의 회로에서는 지연회로(14)의 출력(e)이 로우레벨(L)이 되고 그러므로 NAND 게이트(13)의 출력(p)은 하이레벨(H)이 된다. 그러나, 제3도에서는 어드레스 신호(A)가 로우레벨(L)일때 리세트 가능 지연회로(24)는 NAND 게이트(26)의 하이레벨(H) 출력에 의해 리세트되고 따라서, 리세트 가능 지연회로(28)의 출력은 하이레벨(H)이 된다. 따라서, 인버터(30)의 출력(e′)은 로우레벨(L)이 되고 NAND 게이트(21)의 출력(d′)은 하이레벨(H)이 되고 NAND 게이트(23)의 출력(p)은 그대로 로우레벨(L)로 남는다. 계속해서, 어드레스 신호(A)가 로우레벨(L)이고 반전 어드레스 신호(
Figure kpo00011
)가 하이레벨일때, NAND 게이트(21)의 출력(d′)은 하이레벨(H)이 되고, 반전 어드레스 신호(
Figure kpo00012
)가 로우레벨(L)이기 때문에 리세트 가능 지연회로(25)는 NAND 게이트(27)의 하이레벨(H) 출력에 의해 리세트되고, 리세트 가능 지연회로(29)의 출력은 하이레벨(H)이 되고 인버터(3)의 출력(f′)은 로우레벨(L)이 되고 NAND 게이트(22)의 출력(c′)은 하이레벨(H)이 되고 NAND 게이트(23)의 출력(p)은 여전히 로우레벨(L)로 남는다. 이때에, 만약 어드레스의 변화가 그쳐서 어드레스 신호(A)가 로우레벨(L)로 남고 반전 어드레스 신호(
Figure kpo00013
)가 하이레벨(H)로 남는다면, 회로는 정상적으로 동작한다. 이 상태에서, NAND 게이트(21)의 출력(d′)은 하이레벨(H)이 되기 때문에, NAND 게이트(27)의 출력은 로우레벨(L)이 되고 리세트 가능 지연회로(25)는 시간을 계수하기 시작한다. 소정의 지연시간(ND)이 경과한 후에, 리세트 가능 지연회로(25)의 출력은 로우레벨(L)이 되고 인버터(31)의 출력(f′)은 하이레벨(H)로 되고, NAND 게이트(23)의 출력(c′)은 로우레벨(L)이 되고, NAND 게이트(23)의 출력(p)은 하이레벨(H)이 된다.
제1도에서, 지연회로(15)가 출력(p)의 펄스 폭을 결정할때, 지연회로(14)는 사용되지 않는다. 더욱, 지연회로(14)가 하이레벨(H)의 출력을 발생시키고, 어드레스 신호(A)가 하이레벨(H)일때, NAND 게이트(11)의 출력(d)은 로우레벨(L)로 되고 NAND 게이트(13)의 출력(p)은 하이레벨(H)로 된다. 이것이 좁은 폭을 갖는 펄스의 발생에 의해 초래되는 불이익이다. 어드레스의 변화가 지연시간(ND)내에 발생되고 어드레스 신호(A)가 하이레벨(H)이고 지연회로(14)의 출력(d)이 여전히 하이레벨(H)이라고 가정하면, NAND 게이트(11)의 출력(d)은 로우레벨(L)이 되고, NAND 게이트(13)의 출력(p)은 하이레벨(H)이 된다. 이때에 즉, 어드레스 신호(A)가 로우레벨(L)일때에 지연회로(14)의 출력(e)은 출력(p)의 펄스 폭의 결정과 관련이 없으며, 따라서, 어드레스 신호(A)가 로우레벨(H)일때 출력(e)이 로우레벨(L)이라면 상관이 없다. 상기한 회로를 이용하면, 어드레스 신호(A)가 하이레벨(H)일때, 출력(d)은 로우레벨(L)로 되지 않는다.
본 발명에서는 어드레스 신호(A)가 로우레벨(L)일때, 리세트 가능 지연회로(24)는 리세트되서 그 출력은 하이레벨(H)이 된 다음 인버터(30)를 통하여 로우레벨(L)이 된다. 반전 어드레스 신호(
Figure kpo00014
)가 로우레벨(L)이고 출력(f′)이 로우레벨(L)일때 리세트 가능 지연회로(25)는 리세트된다. 따라서, 어드레스 신호(A)가 하이레벨(H)이라면 NAND 게이트(21)의 출력(d′)은 하이레벨(H)이 되고 좁은 펄스 폭을 갖는 출력펄스(p)의 발생을 방지할 수가 있다.
제5도는 지연회로(25)와 동일한 지연회로부(24)의 구체적인 예를 나타낸 도면이다. 지연회로(24)는 p채널 MOS 트랜지스터(Q1,Q2,Q3), n 채널 MOS 트랜지스터(Q4,Q5,Q6), 캐패시터(C1) 및 저항(R1)으로 이루어져 있다. 지연회로(24)에서 NAND 게이트(26) 또는 (27)는 p 채널 트랜지스터(Q1,Q2) 및 n 채널 트랜지스터(Q4,Q5)로 이루어지며, 리세트 가능 지연회로(24) 및 (25)는 캐패시터(C1) 및 저항(R1)으로 이루어지며, 인버터(30) 또는 (31)는 p 채널 MOS 트랜지스터(Q3) 및 n 채널 MOS 트랜지스터(Q6)로 이루어져 있다.
오히려, MOS 트랜지스터(Q1) 및 (Q2)는 큰 채널 폭 및 큰 채널 길이를 가지며, MOS 트랜지스터(Q4) 및 (Q5)는 작은 채널 폭 및 작은 채널 길이를 갖는다. 제5도에서 참조부호 VCC및 VEE는 각각 전원의 양극단자 및 음극단자를 나타낸다.
제6도는 제5도의 회로에서 캐패시터(C1)양단의 전하는 그 게이트에 하이레벨(H)을 인가하는 것에 시정수(R1×C1)를 따라 저항(R1) 및 트랜지스터(Q4) 및 (Q5)를 통해서 점차적으로 방전되며 따라서 캐패시터(C1) 양단의 전압은 감소된다. 전압이 Vth값까지 감소될 때, 출력레벨은 인버터에 의해 반전된다. 인버터의 동작전압은 트랜지스터(Q3) 및 (Q6)의 채널 폭 및 채널 길이에 의해 결정된다. 제6도에서 리세트(Rs)는 우측에 급격한 경사로 나타내여진다. 캐패시터(C1)가 리세트 될때, 캐패시터는 경사를 따라 급격히 충전되고 캐패시터 양단의 전압은 그 게이트에 로우레벨(L)을 인가하는 것에 의해 트랜지스터(Q1) 또는 (Q2)를 통해서 하이레벨(H)로 돌아간다. 제3도의 회로에서 리세트 가능 지연회로(24) 및 (25)의 출력레벨은 각각 제4도의 DV1및 DV2로 나타내여진다.
제7도는 본 발명의 제2실시예에 따른 회로도이다. 본 회로에서는 제1실시예와 비교하여 NOR 게이트(41,42,43)가 NAND 게이트(21,22,23) 대신에 사용되고, NAND 게이트(26,27) 대신에 OR 게이트(46,47)가 사용되며, 인버터(30,31) 대신에 증폭기(50,51)가 사용되며, 어드레스 신호(A) 또는 반전 어드레스 신호(
Figure kpo00015
)가 하이레벨(H)일때, 리세트 가능 지연회로(48) 또는 (49)의 출력이 각각 하이레벨(H)이 되도록 하기 위하여 리세트 가능 지연회로(48) 및 (49)가 리세트 된다. 본 회로의 동작은 제8도에 도시된 바와같이 출력(p)의 극성이 하이레벨(H)이라는 것을 제외하고 제1실시예의 동작과 같게 된다.
본 발명의 회로는 어드레스 신호에 비정상적인 변화가 일어나게 되면 소정치보다 큰 폭을 갖는 펄스를 항상 발생시킬 수 있기 때문에 반도체 메모리 소자에 유리하게 사용될 수 있다.

Claims (4)

  1. 입력신호의 변화를 검출하기 위한 검출회로를 지닌 반도체 집적회로에 있어서, 일측 입력에 입력신호를 받는 제1게이트회로(21) ; 일측 입력에 반전 입력신호를 받는 제2게이트회로(22) ; 상기 제1게이트회로(21)의 출력과 상기 제2게이트회로(22)의 출력을 받는 제3게이트회로(23) ; 소정의 시간 간격 동안에 상기 제2게이트회로(22)의 출력을 지연시키고 상기 제1게이트회로(21)의 타측 입력에 그 출력을 공급하기 위하여 상기 제2게이트회로(22)의 출력을 받는 제1리세트 가능 지연회로(24) 및 소정의 시간 간격 동안에 상기 제1게이트회로(21)의 출력을 지연시키고 상기 제2게이트회로(22)의 타측 입력에 그 출력을 공급하기 위하여 상기 제1게이트회로(21)의 출력을 받는 제2리세트 가능 지연회로(25)를 구비하며, 상기 제1리세트 가능 지연회로(24)는 입력신호의 변화에 응하여 리세트되며, 상기 제2리세트 가능 지연회로(25)는 반전 입력신호의 변화에 응하여 리세트되는 것을 특징으로 하는 반도체 집적회로.
  2. 청구범위 제1항에 있어서, 상기 제1, 제2 및 제3게이트회로(21,22,23)는 NAND 게이트인 것을 특징으로 하는 반도체 집적회로.
  3. 청구범위 제1항에 있어서, 상기 제1, 제2 및 제3게이트회로(21,22,23)는 NOR 게이트인 것을 특징으로 하는 반도체 집적회로.
  4. 청구범위 제1항에 있어서, 각 리세트 가능 지연회로(24,25)는 캐패시터(C1), 저항(R1), 제1-4트랜지스터(Q1,Q2,Q4,Q5) 및 인버터(Q3,Q6)로 이루어지며 ; 상기 제1트랜지스터(Q1)가 그 게이트 단자에 어드레스 신호 또는 반전 어드레스 신호로 부터 로우레벨(L)신호를 받을때, 상기 캐패시터(C1)는 상기 제1트랜지스터(Q1)를 통하여 하이레벨(H)로 충전되며 ; 상기 제2트랜지스터(Q2)가 그 게이트 단자에 상기 다른 리세트 가능 지연회로의 출력에 연결된 게이트회로의 출력으로 부터 로우레벨(L)의 신호를 받을때, 상기 캐패시터(C1)는 상기 제2트랜지스터(Q2)를 통하여 하이레벨(H)로 충전되며 ; 상기 제3트랜지스터(Q4)가 입력신호 또는 반전 입력신호로 부터 하이레벨(H) 신호를 그 게이트단자에 받거나, 상기 제4트랜지스터(Q5)가 상기 게이트회로의 출력으로 부터 하이레벨(H)의 신호를 그 게이트단자에 받을때, 상기 캐패시터(C1)의 전하는 상기 제3트랜지스터(Q4), 상기 제4트랜지스터(Q5) 및 상기 저항(R5)을 통하여 방전되며 ; 캐패시터(C1) 양단간의 전압은 상기 인버터를 통하여 소정의 임계전압에 의해 증폭 및 반전되며 출력으로써 공급되는 것을 특징으로 하는 반도체 집적회로.
KR1019870000311A 1986-01-28 1987-01-16 입력신호 변화를 검출하는 회로를 지닌 반도체 집적회로 KR910008941B1 (ko)

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