DE3144513C1

DE3144513C1 - Schaltungsanordnung in MOS-Technik zur Erzeugung eines Nachfolgetaktes aus mindestens einem Setztakt

Info

Publication number: DE3144513C1
Application number: DE19813144513
Authority: DE
Inventors: Rüdiger Dr.rer.nat. 8000 München Hofmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1981-11-09
Filing date: 1981-11-09
Publication date: 1983-05-05
Also published as: GB2110494A; JPS58129825A

Description

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Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.

Durch die DE-AS 26 59 207 ist bereits eine Schaltungsanordnung zur Erzeugung eines Nachfolgetaktes aus einem Setztakt bekannt. Die bekannte, insgesamt Verzögerungsstufe genannte Schaltungsanordnung enthält eine Verzögerungsstufe im engeren Sinn, eine Schaltstufe und eine Endstufe. Die Verzögerungsstufe besteht aus zwei in Serie geschalteten Invertern mit je einem Treibertransistor und einem Lasttransistor. Im folgenden wird allein dieser Teil der Gesamtschaltung als Verzögerungsstufe bezeichnet.

An der Steuerelektrode des Lasttransistors des ersten Inverters liegt der Setztakt an. Der Setztakt steuert gleichzeitig die Schaltstufe.

Die Endstufe besteht ebenfalls aus zwei Invertern, die bezüglich ihrer Ansteuerung parallelgeschaltet sind. Die Steuerelektrode der Treibertransistoren beider Inverter sind mit dem Ausgang der Verzögerungsstufe direkt verbunden. Dagegen ist zwischen dem Ausgang der Verzögerungsstufe und den Steuerelektroden der Lasttransistoren der Inverter die Schaltstufe eingefügt. Der Ausgang des einen Inverters der Endstufe ist kapazitiv auf die Steuerelektroden der beiden Lasttransistoren rückgekoppelt, um steilere Signalflanken zu erhalten und einen ausreichend hohen oberen Signalpegel für den am Ausgang des zweiten Inverters abnehmbaren Nachfolgetakt sicherzustellen (bootstrap-Schaltung). Die volle Wirkung der Rückkopplungskapazität wird durch die verzögerte Steuerung der Treibertransistoren der Endstufe mit dem Ausgangssignal der Verzögerungsstufe ermöglicht.

Gelegentlich besteht das Bedürfnis, einen Nachfolgetakt nicht nur aus einem Setztakt abzuleiten, sondern. hierzu zwei oder mehrere Setztakte im Sinne einfacher logischer Verknüpfungen zu kombinieren. Zu diesem Zweck müssen der bekannten Schaltungsanordnung entsprechende Verknüpfungsglieder vorangestellt werden. Pas tjedetttet aber eine Erhöhung der Signallaufzeit und des Platzbedarfs.

Das gleiche gilt für eine durch die DE-AS 28 16 980 bekannte Schaltungsanordnung. Eine Erweiterung zur logischen Verknüpfung mehrerer Setztakte wäre zwar bei einer durch die US-PS 38 98 479 bekannten Schaltungsanordnung möglich, doch weist diese Schaltungsanordnung eine statische Eingangsschaltstufe auf, durch die die Verlustleistung wesentlich erhöht wird. Beide Schaltungsanordnungen verwenden das Ausgangssignal zur Steuerung der Verzögerungsstufe. Damit steigt die Signallaufzeit und verringert sich die Flankensteilheit des Ausgangssignals.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung in dynamischer MOS-Technik zur Erzeugung eines Nachfolgetaktes aus einem Setztakt anzugeben, die auf einfache Weise so erweiterungsfähig ist, daß bei minimaler Signallaufzeit und mit einem nahezu vernachlässigbaren zusätzlichen Schaltungsaufwand der Nachfolgetakt auch aus dem Ergebnis logischer Verknüpfungen, insbesondere nach einer UND- bzw. ODER-Funktion von zwei oder mehr Setztakten ableitbar ist. Erfindungsgemäß weist eine solche Schaltungsanordnung das kennzeichnende Merkmal des Patentanspruchs 1 auf.

Nachstehend wird die Erfindung anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher beschrieben. Es zeigt

Fig. 1 ein erstes vollständiges Ausführungsbeispiel, F i g. 2 eine abgewandelte Schaltstufe,

Fig.3 bis 5 Schaltstufen für die UND- bzw. ODER-Verknüpfung von je zwei Setztakten.

In F i g. 1 ist eine aus Schaltstufe SS, Verzögerungsstufe D und Endstufe E bestehende, erfindungsgemäße Schaltungsanordnung dargestellt, deren Betriebsspannung über die Anschlußpunkte Udd und Uss zugeführt wird. Die Endstufe E gleicht dabei in ihrem Schaltungsaufbau völlig der aus der DE-AS 26 59 207 bekannten Taktschaltung. Sie enthält zwei Inverter mit den Treiber- und Lasttransistoren Tr 1 und L1 bzw. Tr 2 und L 2. Die Steuerelektroden der beiden Treibertransistoren Tr 1 und Tr 2 sind ebenso wie die Steuerelektroden der beiden Lasttransistoren L1 und L 2 parallelgeschaltet An dem Ausgang des einen Inverters mit den Transistoren Tr ί und Li ist der Nachfolgetakt T abnehmbar. Die Ausgangsbelastung wird im allgemeinen hauptsächlich durch eine Kapazität Ca gebildet. Die zwischen dem Ausgang des zweiten Inverters Tr 2, L 2

und den Steuerelektroden der Lasttransistoren L1 und L 2 eingefügte Kapazität Cs dient in bekannter Weise zur Überhöhung der Steuersignale für die Lasttransistoren L1 und L 2.

Die aus zwei hintereinander geschalteten Invertern mit den Transistoren Tr 3 und L 3 bzw. Tr4 und L 4 bestehende Verzögerungsstufe D wird entgegen der bekannten Taktschaltung nicht direkt vom Setztakt 5, sondern vom Ausgang der Schaltstufe angesteuert. Der Ausgang der Verzögerungsstufe ist dann wieder in ₁₍₎ bekannter Weise mit den Steuerelektroden der Treibertransistoren Tr 1 und Tr 2 der Endstufe verbunden.

Der Verzögerungsstufe vorangestellt ist die Schaltstufe SS mit den in Serie geschalteten Transistoren STi χ und RT. Der Verbindungspunkt dieser Transistoren, im folgenden als Schaltknoten K bezeichnet, bildet den Ausgang der Schaltstufe SS und ist mit den Steuerelektroden der Lasttransistoren L1 bis L 3 verbunden. Der Schalttransistor STi wird durch den Setztakt 5 gesteuert.

Die vorgestellte Schaltungsanordnung zur Erzeugung eines Nachfolgetaktes muß vor jedem neuen Impuls des Setztaktes in einen definierten Grundzustand gebracht werden. Das geschieht durch ein Rücksetz- oder Vorspannungssignal ÄS bzw. durch einen Rücksetztakt Das Rücksetzsignal RS steuert den Transistor RT, den Treibertransistor Tr 3 und den Lasttransistor L 4 leitend. Als Folge davon werden die Lasttransistoren L1 bis L 3 und der Treibertransistor Tr 4 gesperrt und die Treibertransistoren TrX und Tr 2 leitend. Nach Beendigung des Setzsignals RS gehen zwar die Transistoren RT, Tr3 und L 4 in den Sperrzustand über, der Schaltzustand der übrigen Transistoren bleibt jedoch (wenigstens für eine gewisse Zeitspanne) erhalten. Wird nun durch einen neuen Impuls des Setztaktes S der Schalttransistor STi leitend gesteuert, dann beginnt die Umladung des Kondensators Cs, so daß die Transistoren Li bis L 3 in den Leitzustand übergehen. Mit einer kleinen Schaltverzögerung wird auch der Transistor Tr 4 stromführend und sperrt nach einer weiteren Verzögerung die Transistoren Tr 1 und Tr2. Damit setzt die Überhöhung der Steuerspannung am Schaltknoten K ein, die sich vor allem für den Transistor L1 der Endstufe auswirkt, so daß die Impulsamplitude des Nachfolgetaktes Γ das Betriebsspannungspotential Udd erreicht.

Eine geänderte Schaltstufe, bei der die Steuerelektrode des Schalttransistors STi mit dem Betriebsspannungspotential Udd verbunden ist und der Setztakt S an der Senkenelektrode anliegt, ist in Fig.2 dargestellt. Der in F i g. 2 mit gestrichelten Verbindungen eingezeichnete Rücksetztransistor ÄTkann entfallen, da der Schalttransistor STi ständig leitend ist und der Pegel des Schaltknotens K stets vom Pegelverlauf des Setztaktes S bestimmt wird. Die in Fig.2 nicht dargestellten Teile der Gesamtschaltung, nämlich die Verzögerungsstufe D und die Endstufe E sind mit den entsprechenden Stufen nach F i g. 1 identisch.

Im folgenden werden Beispiele für die Erweiterung der neuen Schaltungsanordnung zur Erzeugung eines Nachfolgetaktes zur UND- bzw. ODER-Verknüpfung von zwei Setztakten S1 und 52 angegeben. Die F ig. 3 bis 5 zeigen die von den Erweiterungsmaßnahmen allein betroffenen Schaltstufen, die in allen Fällen durch eine Verzögerungsstufe D und eine Endstufe E nach F i g. 1 zu ergänzen sind.

Eine zur UND-Verknüpfung der Setztakte S1 und S 2 geeignete Schaltstufe ist in Fig.3 dargestellt. Die Setztakte 51 und 52 liegen an den Steuerelektroden der in Serie geschalteten Transistoren STi und ST2 an.

Keinen schaltungsmäßigen Mehraufwand zur UND-Verknüpfung von zwei Setztakten 51 und 52 gegenüber der von einem Setztakt gesteuerten ursprünglichen Schaltungsanordnung erfordert die Schaltstufe nach Fig.4, bei der die Setztakte 51 und 52 an die Steuerelektrode und an die Senkenelektrode des Transistors 5Γ1 angeschlossen sind. Zu beachten ist, daß die Quelle für den Setztakt 51 mit einer größeren Kapazität belastet wird als die Quelle für den Setztakt 52.

Bei der Schaltstufe nach F i g. 5 zur ODER-Verknüpfung der Setztakte 51 und 52 sind die gesteuerten Kanäle der Transistoren 5Γ1 und 5Γ2 parallelgeschaltet. Die Setztakte 51 und 52 sind an die Steuerelektroden dieser Transistoren angelegt

Alle in den Fig.3 bis 5 als Beispiele dargestellten Schaltstufen können auch zur UND- bzw. ODER-Verknüpfung von mehr als zwei Setztakten ausgelegt werden. Durch die gemeinsame Anwendung der aus Fig.3 und 5 ersichtlichen Maßnahmen sind darüber hinaus in einfacher Weise Kombinationen aus UND- und ODER-Verknüpfungen möglich. Ferner können bei Schaltstufen, die zur UND-Verknüpfung von zwei oder mehr Setztakten geeignet sind, ein oder gegebenenfalls mehr Setztakte durch Sperrsignale ersetzt werden.

Hierzu 1 Blatt Zeichnungen

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Claims

Patentansprüche:

1. Schaltungsanordnung in dynamischer MOS-Technik zur Erzeugung eines Nachfolgetaktes aus -, mindestens einem Setztakt, mit einer aus einer ersten und zweiten Inverterstufe (Tr 1, L1 bzw. Tr 2, L2) bestehenden Endstufe (E), mit einer aus weiteren zwei Inverterstufen (Tr 3, L 3 bzw. Tr 4, L 4) bestehenden Verzögerungsstufe (D), deren Ausgang mit den Steuerelektroden der Treibertransistoren (Tr \, Tr 2) der Inverter der Endstufe (E) verbunden ist, sowie mit einer mit einem Setztakt (S) beaufschlagten logischen Schaltstufe (SS), deren Ausgang mit den Steuerelektroden der Lasttransistören (Li, L2) der Endstufe (E) verbunden ist, dadurch gekennzeichnet, daß mit dem Ausgang der logischen Schaltstufe (SS) die Steuerelektrode des Lasttransistors (L3) der ersten Inverterstufe (Tr 3, L 3) der Verzögerungsstufe (D) verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltstufe (SS) aus der Serienschaltung eines durch den Setztakt (S) gesteuerten Schalttransistors (STi) und eines durch ein Rücksetzsignal (RS) gesteuerten Rücksetztransistors (RT) besteht und daß der Verbindungspunkt dieser Transistoren den Ausgang der Schaltstufe (SS) bildet.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltstufe (SS) aus einem Schalttransistor (STi) besteht, dessen Quellenelektrode den Ausgang der Schaltstufe (SS) bildet, dessen Steuerelektrode mit dem senkenseitigen Betriebsspannungspotential (Odd) verbunden ist und an dessen Senkenelektrode der Setztakt (S) anliegt.

4. Schaltungsanordnung nach Anspruch 2 mit einer ODER-Verknüpfung mehrerer Netztakte, dadurch gekennzeichnet, daß dem einen Schalttransistor (STi) weitere Schalttransistoren (ST2) parallelgeschaltet sind.

5. Schaltungsanordnung nach Anspruch 2 mit einer UND-Verknüpfung mehrerer Setztakte, dadurch gekennzeichnet, daß zu dem einen Schalttransistor (STi) weitere Schalttransistoren (ST2) in Serie geschaltet sind.