DE2346568C3 - Hybrider Zweitakt-Verriegelungsschaltkreis mit Zwischenspeicherung - Google Patents

Description

Die Erfindung betrifft einen hybriden Verriegelungsschaltkreis mit Zwischenspeicherung für digitale Anwendungen, bei dem in einer ersten Taktzeit das zu verriegelnde Eingangssignal in einen Zwischenspeicher übernommen und während einer zweiten Taktzeit in verriegelter Form am Ausgang zur Verfügung gestellt wird. Solche Schaltkreise sind auch unter der Bezeichnung master/slave-Anordnungen bekannt — vgl. die DE-OS 20 47 945 und die DE-OS 20 27 991 - und finden Benutzung beim Aufbau von Zählstufen,

Schieberegistern!, Schaltungen für sequenzielle Logik etc.

Derartige master/slave-Anordnungen, die im folgenden der Einfachheit halber als Verriegelungsschaltkreise angesprochen werden, sind nach dem Stande der Technik entweder als völlig statische oder z.B. bei Realisierung in Feldeffekttransistor(MOSFET)-Logik als völlig dynamische Schaltkreise aufgebaut, vgl. die deutschen Offenlegungsschriften 19 45613, 1928605, 19 03 631. Als Vorteil bei einer rein dynamischen Auslegung solcher Schaltkreise wurde angesehen, daß eine geringere Anzahl von Feldeffekttransistoren erforderlich war. Trotz vielfacher Vorteile muß es bei Verriegelungsschaltkreisen dieser Art jedoch in kauf genommen werden, daß sich der Test solcher Schaltkreise außerordentlich schwierig gestaltet, und zwar wegen der erforderlichen periodischen Nachladung der verriegelten Information.
Was die mit FETs aufgebauten Verriegelungsschaltkreise vom statischen Typ angeht, brauchen diese zwar nicht nachgeladen zu werden, so daß sie einfach testbar sind; Verriegelungsschaltkreise dieses Types erfordern jedoch andererseits einen relativ hohen Aufwand an Halbleiterfläche, weil im Vergleich zu einem dynamisehen Verriegelungsschaltkreis bedeutend mehr MOS-FETs erforderlich waren. Folgedessen mußte man in der Vergangenheit jeweils abwägen, auf welche Eigenschaft man den Schwerpunkt legte, auf die einfache und zuverlässige Testbarkeit oder auf einen möglichst geringen Aufwand.

Ein weiteres mit statischen Zweitakt-Verriegelungsschaltkreisen zusammenhängendes Problem bestand darin, daß solche Verriegelungsschaltkreise normalerweise eine Reihe von zwischengeschalteten logischen Teilschaltungen treiben, die wiederum die Eingangsbedingungen für einen weiteren Verriegelungsschaltkreis bilden. Es passiert dann nicht selten, daß aufgrund der Laufzeit der Signale durch die Zwischenstufen der empfangende Verriegelungsschaltkreis fälschlich »gesetzt« wird, wenn nämlich die Bedingungen zu der jeweiligen Taktzeit gerade erfüllt sind. Ferner können Störimpulse einen ähnlichen Effekt haben. Dieses Problem stellt sich nicht, oder jedenfalls nicht in demselben Ausmaß bei mit MOSFETs aufgebauten Verriegelungsschaltkreisen vom dynamischen Typ, da die fort erforderlichen Kapazitäten als Integratoren wirken, wodurch ein fälschliches Setzen, z. B. durch Störsignale weitgehend ausgeschaltet wird.

Aus allem dem ergibt sich, daß es wünschenswert ist, einen Verriegelungsschaltkreis zur Verfügung zu haben, der die positiven Eigenschaften von dynamischen Verriegelungsschaltkreisen, nämlich geringen Aufwand bei hoher Störurianfälligkeit, mit den positiven Eigenschaften von statischen Verriegelungsschaltkreisen (einfache und zuverlässige Testbarkeit) verbindet. Zur Lösung dieser Aufgabe sieht die Erfindung einen Verriegelungsschaltkreis der im Patentanspruch 1 gekennzeichneten Art vor. Es wird ein neuer hybrider Verriegelungsschaltkreis angegeben, der bezüglich seiner Eingangsstufe vom dynamischen und bezüglich seiner Ausgangsstufe vom statischen Typ ist. Neben der Vermeidung der oben bezeichneten Nachteile weist die erfindungsgemäße Schaltung dabei den weiteren Vorteil auf, daß sich ein insgesamt sogar gegenüber dem rein dynamischen Verriegelungsschaltkreis weiter verringerter Aufwand ergibt. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand eines Ausführungsbeispieles unter Zuhilfenahme der Zeichnungen näher erläutert

Es zeigt

F i g. 1 einen konventionellen dynamischen Verriegelungsschaltkreis mit Feldeffekttransistoren,

Fig.2 das Impulsdiagramm zum Betrieb der beschriebenen Verriegelungsschaltkreise, '

Fig.3 den typischen Aufbau eines bekannten NOR-Gliedes mit Feldeffekttransistoren, um den erforderlichen Aufwand an Feldeffekttransistoren abschätzen zu können,

Fig.4 einen mit Feldeffekttransistoren aufgebauten Verriegelungsschaltkreis vom statischen Typ,

Fig.5 die Schaltung des erfindungsgemäßen hybriden Verriegelungsschakkreises, der dynamische und statische Schaltkreisstufen miteinander verbindet

Vor der Beschreibung der Erfindung anhand des Ausführungsbeispieles nach Fig.5 soll kurz auf die bisher üblichen Verriegelungsschaltkreise eingegangen werden. ,

Bei der folgenden Beschreibung wird Bezug genommen auf hohe logische Pegel, bzw. niedrige logische Pegel, die vereinfacht als 1-Pegel bzw. 0-Pegel bezeichnet sind. Die tatsächlichen Spannungswerte hängen dabei natürlich von den jeweils benutzten Transistortypen ab. Für die folgende Beschreibung soll angenommen werden, daß der logische O-Pegel dem Massepotential und der logische 1-PegeI einer positiven Spannung, z. B. 8 V, entspricht Wenn in der Beschrei- jo bung weiterhin der Ausdruck MOSFET benutzt wird, soll darin jedoch keine Einschränkung liegen, denn im Rahmen der beschriebenen Schaltungen kann jeder Feldeffekttransistor bzw. jede spannungsschaltende Einrichtung benutzt werden.

In F i g. 1 ist ein typischer, dynamischer Verriegelungsschaltkreis mit MOSFETs dargestellt. Es sind eine Reihe von NOR-Gliedern 2, 9, 11 und 13 miteinander verbunden, so daß_ ein Setz-Ausgang Q und ein Rücksetz-Ausgang Q zur Verfügung stehen. Bezüglich des Aufbaus eines solchen NOR-Gliedes wird auf F i g. 3 bezug genommen, wo eine typische Realisierung eines NOR-Gliedes mit Feldeffekttransistoren gezeigt ist. Dieses NOR-Glied ist ganz allgemein verwendbar. Es weist einen FET 14 als Lastelement auf, die anderen drei FETs 15,16 und 17 stellen die zugehörigen Eingangselemente dar. Über jeden der FETs 15,16 oder 17 kann die Leitung 18 auf Massepotential gelegt werden, wenn an einem der Eingänge A, ßoder Ceine positive Spannung angelegt wird. Über den Last-FET 14 kann der Ausgang auf der Leitung 18 auf hohes Potential gehen, wenn kein logischer 1-Wert an die FETs 15,16 oder 17 angelegt ist. Aus der Betrachtung von Fig.3 ergibt sich demnach, daß die für ein NOR-Glied benötigte Anzahl von MOSFETs gleich der Anzahl der (logischen) Eingänge plus eins ist. Für das NOR-Glied in Fi g. 3 sind demnach vier MOSFETs erforderlich. Die Betrachtung der jeweils erforderlichen Anzahl von MOSFETs wird später beim Vergleich der verschiedenen Typen von Verriegelungsschaltkreisen Aufschlußreich sein.

Unter Bezugnahme auf Pig. I wird nun angenommen, daß ein logischer I-Pegel an die Setz-Leitung 5 angelegt ist. Der zugehörige Spannungswert wird, wie aus dem Impulsdiagramm der Fig. 2 ersichtlich ist, zur Taktzeit Φ 1 im Kondensator 8 gespeichert. Dadurch liegt am Ausgang des NOR-Gliedes 9 der O-Pegel vor, der jedoch durch den FET 10 vom Eingang des NOR-Gliedes 11 getrennt ist, da der Taktimpuls Φ 2 noch nicht aufgetreten ist Der Ausgang Q des NOR-Gliedes 11 befindet sich deshalb während der Φ 1-Taktzaktzeit auf dem 1-Pegel, der sich aufgrund seines Last-FETs einstellt Zur Taktzeit Φ 2 wird der FETlO leitend und überträgt den Ausgang des NOR-Gliedes 9 auf den Kondensator 12 zur zeitweiligen Speicherung. Zur Taktzeit Φ 2 ist demnach ein logischer O-Pegel im Kondensator 12 gespeichert weshalb der Ausgang Q des NOR Gliedes 11 den 1-Pegel annimmt Die Setz-Bedingung ist damit erfüllt Der Ausgang Qdes NOR-Gliedes 13 ist gegenüber dem Ausgang des NOR-Gliedes 11 invertiert und demgemäß auf dem O-Pegel. Der im Kondensator 12 gespeicherte O-Pegel wird über die Leitung 3 zurückgekoppelt und bewirkt daß der Ausgang des NOR-Gliedes 2 den 1-Pegel annimmt Beim nächsten Taktimpuls Φ 1 wird dieser positive Eingang im Kondensator 7 gespeichert Der weitere Verlauf durch das NOR-Glied 9, den FET 10 etc. ist wieder derselbe wie gerade beschrieben, bis ein Rücksetz-Impuls an die Leitung 1 angelegt wird.

Beim Rücksetz-Vorgang invertiert das NOR-Glied 2 den auf der Leitung 1 zugeführten Rücksetz-Impuls vom 1-Pegel und bewirkt, daß ein logischer Ü-Pegel zur Taktzeit Φ 1 über den FET 4 auf den Kondensator 7 gelangt und dort gespeichert wird. Zu dieser Zeit befindet sich der Ausgang des NOR-Gliedes 9 demnach auf dem logischen 1-Pegel, so daß zur nächstfolgenden Taktzeit Φ 2 dieser 1-Pegel im Kondensator 12 gespeichert wird. Der Ausgang Q geht demzufolge auf den O-Pegel und der Ausgang (?auf den 1-Pegel. Damit ist die Rücksetz-Bedingung erfüllt. Die eigentliche Verriegelung erfolgt wieder über die Leitung 3 auf das NOR-Glied 2 und bleibt so lange bestehen, bis ein Setz-Eingangssignal erhalten wird. Diese Beschreibung möge zusammen mit dem Zeitdiagramm zur Erläuterung der Arbeitsweise einer normalen dynamischen MOSFET-Verriegelungsschaltung genügen. Man kann demnach feststellen, daß für einen solchen Verriegelungsschaltkreis, der mit zwei Taktimpulsen im Setz- und Rücksetz-Betrieb arbeitet, 13 MOSFETs erforderlich sind, nämlich drei im NOR-Glied 2, zwei für den Taktimpuls Φ 1, drei für das NOR-Glied 9, einer für den Taktimpuls Φ 2, zwei für das NOR-Glied 11 und zwei für das NOR-Glied 13.

Als nächstes soll anhand der Schaltung von F i g. 4 ein typischer kreuzgekoppelter statischer MOSFET-Verriegelungskreis erläutert werden. Wie dort durch die Querstriche über dem Setz- und Rücksetz-Eingang angedeutet ist, erfordern die Setz- und Rücksetz-Eingänge sowie die Taktimpulse negative logische Pegel, d. h. es gilt das Zeitdiagramm von F i g. 2 in invertierter Form. Zunächst soll der Setzvorgang dieses Verriegelungsschaltkreises beschrieben werden. Aus der folgenden Beschreibung wird sich ergeben, daß die erforderte logische Bedingung von einem ersten kreuzgekoppelten Paar von NOR-Glieder 20 und 22, indem sie zur Taktzeit Φ1 gespeichert wurde, zu einem ausgangsseitigen kreuzgekoppelten Paar von NOR-Gliedern 27 und 28 während der Taktzeit Φ 2 durchgeschaltet wird. Unter der Annahme, daß eine Setz-Bedingung als logischer O-Pegel zur Taktzeit Φ 1 angelegt ist, wird der Ausgang des NOR-Gliedes 19 den 1 -Pegel annehmen, worauf das NOR-Glied 20 ausgangsseitig den O-Pegel annimmt, der über die Leitung 23 zum NOR-Glied 22 gekoppelt wird. Zui selben Zeit ergibt sich für den unteren Teil der Schaltung von Fig.4 bei einem O-Pegel als Setz-Bedingung, daß die Rücksetz-Leitung zum NOR-Glied 21 den 1-Pegel aufweist, so daß der Ausgang des NOR-Gliedes

21 den O-Pegel annimmt, woraufhin der Ausgang des NOR-Gliedes 22 aufgrund der beiden O-Pegel am Eingang positiv wird. Da beide Eingänge des NOR-Gliedes 22 auf dem O-Pegel sind, wird sein Ausgang positiv sein. Dieser Ausgang wird über die Leitung 24 kreuzgekoppelt als anderer Eingang an das NOR-Glied 20 geführt, um die Verriegelung zu vollenden. Beim Auftreten des Φ 1-Impulses ändert sich der logische Pegel am Ausgang des NOR-Gliedes 20 nicht, da er immer noch vom NOR-Glied 22 über die Leitung 24 einen 1-Pegel als Eingang bekommt. Zur Taktzeit Φ 2 werden an das NOR-Glied 25 zwei logische O-Pegel angelegt, so daß sein Ausgang positiv wird, woraufhin der Ausgang des NOR-Gliedes 27 den logischen O-Pegel annimmt Dieser logische O-Pegel wird in der Kreuzkopplung über die Leitung 29 an den Eingang des NOR-Gliedes 28 gelegt. Zur gleichen Zeit liegt am NOR-Glied 28 vom NOR-Glied 26 ein O-Pegel an, weil vom NOR-Glied 22 ein positiver Ausgangspegel zugeführt wird. Die beiden O-Pegel am Eingang des NOR-Gliedes 28 bewirken, daß sein Ausgang den 1-Pegel annimmt, der »einerseits in der Kreuzkopplung über die Leitung 30 den anderen Eingang für das NOR-Glied 27 liefert, so daß sich der verriegelte Zustand mit einem O-Pegel am Ausgang Q des NOR-Gliedes 27 und einem logischen 1-Pegel am Ausgang Q des NOR-Gliedes 28 aufrechterhält Der Rücksetzvorgang braucht nicht gesondert beschrieben zu werden, denn die Schaltung ist symmetrisch aufgebaut und arbeitet in derselben Weise, wenn das Rücksetz-Signal den O-Pegel annimmt, um die Umkehr der Ausgänge der NOR-Glieder 20 und 22 sowie der endgültigen Ausgänge der NOR-Glieder 27 und 28 zu bewirken. Es kann demnach festgestellt werden, daß zum Aufbau eines solchen statischen Verriegelungsschaltkreises mit MOSFETs jedes der insgesamt 8-NOR-Glieder zwei Eingänge und einen Last-FET erfordert, so daß sich insgesamt ein Aufwand von 24 Feldeffekttransistoren ergibt

In F i g. 5 ist ein Ausführungsbeispiel des erfindungsgemäß vorgeschlagenen Verriegelungsschaltkreises dargestellt, das alle vorteilhaften Merkmale der dynamischen aber auch der statischen Schieberegister aufweist, d. h. dieser Schaltkreis ist weitgehend unempfindlich gegen Streuimpulse und erfordert dabei eine geringere Anzahl von MOSFETs bei gleichzeitigem Speichervermögen nach Art der statischen Verriegelungskreise. Diese Vorteile werden erreicht mit weniger Feldeffekttransistoren als für jeden der oben beschriebenen sowohl dynamischen als auch statischen Verriegelungsschaltkreise. Bevor eine Beschreibung des neuen Schaltkreises von F i g. 5 gegeben wird, kann festgestellt werden, daß nur 9 MÖSFETs erforderlich sind, nämlich zwei für den Taktimpuls Φ 1, drei für Φ 2, und jeweils zwei für die NOR-Glieder 40 und 43. Dieser mit nur neun Feldeffekttransistoren aufgebaute Verriegelungsschaltkreis schneidet demnach außerordentlich vorteilhaft verglichen mit dem 13 Feldeffekttransistoren benötigenden dynamischen Verriegelungsschaltkreis von F i g. 1 und dem 24 Feldeffekttransistoren benötigenden statischen Verriegelungsschaltkreis von F i g. 4.

In der Schaltung nach F i g. 5 wird ein Setz-Eingangssignal zur Taktzeit Φ 1 an den Feldeffekttransistor 31 angelegt Dieser logische 1 -Pegel wird im Kondensator 35 gespeichert Zur Taktzeit Φ 2 wird der FET 33 eingeschaltet, so daß ein Leitungspfad zur Entladung des Kondensators 35 durch die FETs 36 und 33 gebildet wird, demzufolge die Leitung 38 auf Massepotential entsprechend_dem logischen O-Pegel heruntergezogen wird. Der (^-Ausgang des NOR-Gliedes 43 liefert demnach bei dieser Setzbedingung am Eingang einen O-Pege!. Der Ausgang des NOR-Gliedes 43 führt über die Ki einkopplung mittels der Leitung 41 zum Eingang des NOR-Gliedes 40. Aufgrund des O-Pegels am Eingang des NOR-Gliedes 40 stellt sich am Ausgang Q der logische 1-Pegel ein. Dies ergibt sich aus dem im Zusammenhang mit der Beschreibung von Fig.3

ίο Gesagten, daß nämlich bei einem NOR-Glied, das keinen positiven Eingang aufweist, der Ausgang auf dem 1-Pegel ist. Der Schaltkreis verriegelt zu diesem Zeitpunkt, da der Ausgang <?des NOR-Gliedes 40 über die Leitung 42 mit dem NOR-Glied 43 kreuzgekoppelt ist. Dieser 1-Pegel am NOR-Glied 43 hält den O-Pegel am Ausgang des NOR-Gliedes 43 aufrecht Der Verriegelungsschaltkreis nach F i g. 5 ist symmetrisch, so daß der genau entgegengesetzte Funktionsablauf beim Rücksetzen stattfindet

Wenn beim Rücksetz-Vorgang zur Taktzeit Φ 1 ein logischer 1-Pegel an der Rücksetz-Leitung und damit am FET 32 anliegt, wird dieser im Kondensator 34 gespeichert Zur Taktzeit Φ 2 wird ein Entladungspfad für den Kondensator 34 durch die FETs 37 und 33 gebildet, wodurch die Leitung 39 auf den O-Pegel heruntergeht Der Ausgang Q des NOR-Gliedes 40 ist zu diesem Zeitpunkt auf dem O-Pegel, der seinerseits über die Leitung 42 an den Eingang des NOR-Gliedes 43 gelegt wird, wodurch der Ausgang Q den 1-Pegel annehmen kann. Die Verriegelung erfolgt dann wieder durch die Kreuzkopplung des 1-Pegels über die Leitung 41 auf den Eingang des NOR-Gliedes 40, das dadurch auf dem O-Pegel bleibt

Obwohl aus Zuverlässigkeitsgründen die Mittel zum

zeitweiligen Speichern als Kondensatoren ausgebildet sein sollten, können jedoch auch die schaltkreisinternen Streukapazitäten der jeweiligen Eingangsstufe dazu benutzt werden, wenn die Taktfrequenzen ausreichend hoch sind.

Wie anhand des Ausführungsbeispieles erläutert wurde, arbeitet die Eingangsstufe des erfindungsgemäßen Verriegelungsschaltkreises in dynamischer Weise, während die Ausgangsstufe statisch betrieben wird. Im Gegensatz zu dem anhand von F i g. 1 erläuterten synamischen Verriegelungsschaltkreis sind deshalb keine Nachladevorgänge erforderlich, da die Kondensatoren 34 und 35 ihre Ladungen nur für den Zeitraum zwischen dem Abfall des Φ 1-Taktimpulses und dem Anstieg des Φ 2-Taktimpulses speichern müssen. Da die Kondensatoren 35 und 34 effektiv als Integratoren wirken, macht es zusätzlich auch keinen Unterschied, ob die logischen 1-Pegel-Werte, die von anderen Schaltungsteilen an den Setz- bzw. Rücksetz-Eingang geliefert werden, während der Setz- und Rücksetzzeiten genau gleich bleiben. Auf der anderen Seite ist durch die integrierende Wirkung der Kondensatoren sichergestellt daß nicht wie bei einem statischen Schieberegister entsprechend Fig.4 eine falsche logische Bedingung gesetzt werden kann, wenn ein fehlerhafter Störimpuls während der Setz- oder Rücksetzzeit auftritt

Zusammenfassend läßt sich feststellen, daß ein neuer hybrider Verriegelungsschaltkreis angegeben wurde, der eine dynamische Eingangs- und eine statische Ausgangsstufe besitzt, der aufgrund dessen nicht zur Informationsaufrechterhaltung nachgeladen werden muß und der deshalb in üblicher Weise leicht getestet werden kann. Zusätzlich sind weniger Bauelemente zum Aufbau dieses erfindungsgemäßen Verriegelungsschalt-

kreises erforderlich als für den dynamischen Verriegelungsschaltkreis nach F i g. 1 sowie für den statischen Verriegelungsschaltkreis nach Fig.4. Wurden für den dynamischen Verriegelungsschaltkreis 13 Feldeffekttransistoren entsprechend F i g. 1 und für den statischen Verriegelungsschaltkreis von F i g. 4 24 Feldeffekttransistoren benötigt, so kommt der erfindungsgemäße Verriegelungsschaltkreis bei demgegenüber verbesserten Eigenschaften mit lediglich 9 Feldeffekttransistoren aus.

Hierzu 1 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Hybrider Verriegelungsschaltkreis mit Zwischenspeicherung für digitale Anwendungen, bei dem in einer ersten Taktzeit das zu verriegelnde Eingangssignal in einen Zwischenspeicher übernommen und während einer zweiten Taktzeit in verriegelter Form am Ausgang zur Verfügung gestellt wird, gekennzeichnet durch eine dynamische Eingangsstufe, in der Mittel zur zeitweiligen Speicherung der Setz- und Rücksetz-Bedingungen am Eingang während einer ersten Taktzeit vorgesehen sind, sowie durch eine während einer zweiten Taktzeit steuerbaren statisch verriegelnde Ausgangsstufe zur Aufrechterhaltung des der jeweiligen Eingangsbedingung entsprechenden Ausgangssignales.

2. Verriegelungsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß er mit Feldeffekttransistoren aufgebaut ist und die Mittel zur zeitweiligen Speicherung der Eingangsbedingungen in der dynamischen Eingangsstufe schaltkreisinterne Streukapazitäten, insbesondere Gate-Kapazitäten sind.

3. Verriegelungsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Mittel zur zeitweiligen Speicherung der Eingangsbedingungen in der dynamischen Eingangsstufe diskrete Kondensatoren sind.

4. Verriegelungsschaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Mittel zur zeitweiligen Speicherung der jeweiligen Eingangsbedingungen während der ersten Taktzeit aufladbar und während einer demgegenüber zeitversetzten zweiten Taktzeit über einen vom zugehörigen Taktimpulszug leitend gesteuerten Feldeffekttransistor entladbar sind.

5. Verriegelungsschaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die dynamische Eingangsstufe für jeden der beiden Eingänge einen Feldeffekttransistor aufweist, dessen gesteuerte Source-Drain-Strecke mit einem Eingang einerseits und der Kapazität zur zeitweiligen Speicherung andererseits in Reihe liegt, wobei die Gate-Elektroden beider Eingangs-FETs miteinander an einer ersten Taktimpulsquelle liegen, daß jede der Kapazitäten mit der Gate-Elektrode eines weiteren FETs verbunden ist, die ihrerseits in Reihe geschaltet parallel zum Ausgang liegen und an deren Verbindungspunkt ein von der zweiten Taktimpulsquelle gesteuerter FET angeschlossen ist, und daß die Ausgänge miteinander über Negationsglieder kreuzgekoppelt sind.