DE19850476A1 - Integrierte Schaltung - Google Patents

Description

Die vorliegende Erfindung betrifft eine integrierte Schaltung und insbesondere eine integrierte Schaltung, in der eine interne Schaltung durch ein Zeitsteuersignal, das durch Verzögern eines Taktsignals um eine vorbestimm­ te Zeit erhalten wird, sowie durch das Taktsignal betrie­ ben wird.

Im allgemeinen ist eine dynamische Schaltung in einem Schaltungsteil eingesetzt worden, der mit einer hohen Ge­ schwindigkeit betrieben wird, wie eine Speicherschaltung in der integrierten Schaltung. Die dynamische Schaltung dient dazu, einen Ausgang mit Elektrizität bzw. Spannung während einer bestimmten Phase eines Taktes vorauf zuladen (beispielsweise, wenn der Takt eine geringe Spannung auf­ weist) und ein logisches Signal während der übrigen Phase des Taktes auszugeben (beispielsweise, wenn der Takt eine hohe Spannung aufweist). Wenn jedoch ein Eingangssignal später als eine Logikentscheidungsphase kommt, kann die Operation der dynamischen Schaltung ggf. unbestimmt sein.

Um dieses Problem zu beheben, ist ein Versuch gemacht worden, die Logikentscheidungsphase durch ein Zeitsteuer­ signal zu verkürzen, das durch Verzögern eines Taktsig­ nals gebildet wird, und das Eingangssignal vor der Logi­ kentscheidungsphase zu bestimmen. Fig. 7 zeigt ein Dia­ gramm zum Erläutern des Aufbaus einer herkömmlichen Schaltung. Mit Bezug auf Fig. 7 weist eine integrierte Schaltung 1 eine Nachlaufsynchronisationsschaltung 2 (PLL-Schaltung) für den Empfang eines externen Taktsi­ gnals 100 und eine interne Schaltung 6 auf. Die interne Schaltung 6 wird durch Verwenden eines von der PLL- Schaltung 2 als ein Taktsignal ausgegebenen Signals 105 betätigt. Ein Teil der Schaltung 6 wird durch Verwenden eines Zeitsteuersignals 106a betätigt, das durch Verzö­ gern des Taktsignals 105 von einer Verzögerungseinrich­ tung 7a gebildet wird. Ein externes Rücksetzsignal 101, ein externes Eingangssignal 102, ein externes Ausgangs­ signal 103 und ein externes Eingangs- und Ausgangssignal 104 werden der internen Schaltung 6 eingegeben und/oder von dieser ausgegeben, um eine gewünschte Verarbeitung durchzuführen.

Fig. 8 ist ein Schaltungsdiagramm, das den internen Auf­ bau der Verzögerungseinrichtung 7a zeigt. Die Verzöge­ rungseinrichtung 7a weist Inverterschaltungen 10 auf, die mehrstufig in Serie geschaltet sind. Falls der Inverter eine Verzögerung von Tdinv pro Stufe aufweist, kann für die 2n Stufen eine totale Verzögerungszeit von 2n × Tdinv erhalten werden.

Fig. 9 stellt ein Ausführungsbeispiel einer dynamischen Schaltung dar, die ein Verzögerungssignal einsetzt. In diesem Fall ist die dynamische Schaltung aus einem PMOS- Transistor 16 zum Voraufladen eines Ausgangssignals 113 mit Elektrizität bzw. Spannung, einem NMOS-Transistor 17 zum Bestimmen eines logischen Signals und einem NMOS- Transistor 18 zum Festlegen der Logikentscheidungsphase aufgebaut. Das Ausgangssignal 111 einer logischen Schal­ tung 19 wird dem NMOS-Transistor 17 eingegeben. Das logi­ sche Produktsignal des internen Taktsignals 105 und eines Zeitsteuersignals 106b, das von einer Verzögerungsein­ richtung 7b verzögert wird, wird von einer UND-Schaltung 20 zum Erzeugen eines Zeitsteuersignals 112 für die Logi­ kentscheidungsphase gebildet. Die Verzögerung der Verzö­ gerungseinrichtung 7b wird hierbei auf einen Wert ge­ setzt, der nicht kleiner als derjenige der logischen Schaltung 19 ist.

Fig. 10 ist ein Zeitablaufdiagramm, welches die Betriebs­ weise der in Fig. 9 dargestellten dynamischen Schaltung zeigt. Die Signale, welche denjenigen aus Fig. 9 entspre­ chen, sind durch die gleichen Bezugszeichen wie in Fig. 9 dargestellt.

Fig. 10A ist ein Diagramm, das gemäß einer Standardbedin­ gung dem Entwurf zufolge den Zeitablauf eines Zeitsteuer­ signals aus einem Taktsignal zeigt. Wie aus Fig. 10A er­ sichtlich ist, wird das Taktsignal 105 von der Verzöge­ rungseinrichtung 7b verzögert, um das Zeitsteuersignal 106b zu bilden. Es wird angenommen, daß diese Verzöge­ rungszeit gleich Td ist. Das Steuersignal 112 für die Lo­ gikentscheidungsphase kann aus einer logischen UND- Verknüpfung des internen Taktsignals 105 und des Zeit­ steuersignals 106b erhalten werden.

Das Ausgangssignal 111 der logischen Schaltung 19, das als Eingangssignal der dynamischen Schaltung dient, er­ reicht das interne Taktsignal 105 mit der Verzögerungs­ zeit Td logisch. Die dynamische Schaltung empfängt dieses Signal und gibt ein Verarbeitungsergebnis aus, wenn das Steuersignal 112 für die Logikentscheidungsphase eine ho­ he Spannung aufweist. Die Ausgabeverzögerungszeit der lo­ gischen Schaltung 19 kann jedoch aufgrund einer Unregel­ mäßigkeit oder dergleichen in der Transistorleistung, ei­ nes nebensächlichen Widerstandsbauteil oder eines neben­ sächlichen Kapazitätsbauteil bei der Herstellung der in­ tegrierten Schaltung ansteigen, und zwar auf die Zeit Td logisch', die größer als die Zeit Td ist. Der Zeitablauf für dieses Beispiel ist in Fig. 10B dargestellt.

Das Ausgangssignal 113 der dynamischen Schaltung bildet zeitweise ein logisches Signal mit dem logischen Aus­ gangssignal 111, das nicht geändert ist, und anschließend wird das Ausgangssignal 113 wiederum durch das logische Ausgangssignal 111 geändert, das geändert worden ist. Das Ausgangssignal 113 der dynamischen Schaltung ändert sich lediglich von der hohen Spannung zu der niedrigen Span­ nung. Falls daher das Ausgangssignal 113 der dynamischen Schaltung auf niedriger Spannung liegt, wenn es auf hoher Spannung liegen sollte, wird die Ausgabe nachteilig auf niedriger Spannung liegend gehalten, was die dynamische Schaltung nachteilig falsch arbeiten läßt.

Wie in Fig. 10C gezeigt, kann die dynamische Schaltung nicht in eine normale Betriebsweise zurückgebracht wer­ den, selbst wenn der Zyklus des internen Taktsignals 105 verlängert wird, da die Verzögerungszeit Td nicht geän­ dert ist. Um ein solches Phänomen zu vermeiden, ist es notwendig, einen Spielraum zwischen der Zeit Td und der Zeit Td logisch vorzusehen und die dynamische Schaltung so zu entwerfen, daß sie normal betrieben wird, selbst wenn der Spielraum unregelmäßig ist. Falls der Zyklus des internen Taktsignals 105 kurz ist, wird die diesem Spiel­ raum entsprechende Zeit zwischen der Zeit Td und der Zeit Td logisch so groß, daß sie bezüglich des Taktzyklus nicht vernachlässigt werden kann. Folglich wird die Lei­ stung der dynamischen Schaltung unerwünschterweise ver­ schlechtert. Daher muß der Spielraum zwischen der Zeit Td und der Zeit Td logisch soweit wie möglich entfernt wer­ den.

Ein die PLL-Schaltung 2 bildender spannungsgesteuerter Oszillator 5 bildet eine Schleife, indem er Inverter mehrstufig in Serie verbindet. Der spannungsgesteuerte Oszillator 5 ist mit einem Mechanismus zum Steuern der Verzögerungszeit durch diese Inverter ausgestattet, damit er die Oszillationsfrequenz steuern kann. Ein Ausgangs­ signal wird von einem Anschluß an einem Zwischenteil der Inverterverbindung ausgegeben, so daß ein Zeitsteuersi­ gnal gebildet werden kann. Dieses so ausgebildete Zeit­ steuersignal muß jedoch ähnlich wie das interne Steuersi­ gnal 105 an die interne Schaltung 6 verteilt werden. In diesem Fall muß die Zeit des internen Taktsignals 105, das bei der internen Schaltung 6 ankommt, mit der Zeit des Zeitsteuersignals zusammenfallen, das bei der inter­ nen Schaltung 6 ankommt. Es ist nachteilig schwierig ge­ wesen, das Zusammenfallen der Ankunftszeit dieser Signale zu verwirklichen.

Die vorliegende Erfindung ist geschaffen worden, die vor­ genannten Nachteile aus dem Stand der Technik zumindest teilweise zu beheben, und zielt darauf ab, eine inte­ grierte Schaltung zu schaffen, die mit einer so hohen wie möglichen Betriebsfrequenz arbeiten kann, indem ein Spielraum in der Verzögerungszeit entfernt wird, selbst wenn ein Zeitsteuersignal aus einem Taktsignal von einer Verzögerungseinrichtung gebildet wird.

Die Erfindung erreicht dieses Ziel mit dem Gegenstand des Anspruchs 1.

Danach ist eine integrierte Schaltung geschaffen mit: ei­ ner Nachlaufsynchronisationsschaltung bzw. phasengekop­ pelten Schleifenschaltung, welche das oszillierende Aus­ gangssignal eines spannungsgesteuerten Oszillators rück­ koppelt und die Oszillationsfrequenz des Oszillators, ba­ sierend auf dem Vergleichsergebnis der Phase zwischen dem oszillierenden Ausgangssignal und einem extern zugeführ­ ten Taktsignal steuert, und einer Verzögerungseinrich­ tung, welche das oszillierende Ausgangssignal um eine vorbestimmte Zeit verzögert, wobei die integrierte Schal­ tung unter Verwendung des so verzögerten Signals betrie­ ben wird, und die Verzögerungseinrichtung die Änderung der Verzögerungszeit abhängig von einem Steuersignal steuert, welches dem oben genannten Phasenvergleichser­ gebnis entspricht.

Wie beschrieben, wird gemäß der integrierten Schaltung der vorliegenden Erfindung dem Zeitsteuersignal kein Spielraum gegeben, und eine von der internen Verzöge­ rungseinrichtung erzeugte Verzögerungszeit ist so ausge­ legt, daß sie extern steuerbar ist. Dementsprechend kann die interne Schaltung auf normale Weise betrieben werden, selbst wenn die Betriebsfrequenz auf einen Wert geändert wird, der niedriger als gewöhnlich ist, da die Verzöge­ rung der Verzögerungseinrichtung zum Bilden des Zeitsteu­ ersignals der internen Schaltung ebenfalls geändert wird. Daher kann die interne Schaltung auf normale Weise durch Einstellen der Taktfrequenz betrieben werden, selbst wenn ein Spielraum beim Entwurf der Betriebsfrequenz entfernt wird.

Weitere Vorteile und Merkmale der Erfindung werden aus der nachfolgenden Beschreibung bevorzugter Ausführungs­ beispiele in Verbindung mit der beigefügten Zeichnung er­ läutert. In der Zeichnung zeigen:

Fig. 1 ein Blockdiagramm, welches den Aufbau einer in­ tegrierten Schaltung gemäß einem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 2 ein Schaltungsdiagramm, welches ein Ausführungs­ beispiel des internen Aufbaus einer in Fig. 1 dargestellten Verzögerungseinrichtung zeigt;

Fig. 3 ein Zeitablaufdiagramm, welches die Betriebswei­ se einer in Fig. 1 dargestellten integrierten Schaltung zeigt;

Fig. 3A die Betriebsweise der integrierten Schaltung einem Schaltungsentwurf zu­ folge;

Fig. 3B die Betriebsweise der integrierten Schaltung nach Herstellung der Schal­ tung; und

Fig. 3C die Betriebsweise der integrierten Schaltung, wenn das Taktsignal verlän­ gert wird;

Fig. 4 ein Blockdiagramm, welches den Aufbau einer in­ tegrierten Schaltung gemäß einem zweiten Ausfüh­ rungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 5 ein Blockdiagramm, welches den Aufbau einer in­ tegrierten Schaltung gemäß einem dritten Ausfüh­ rungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 6A ein Schaltungsdiagramm, welches ein Ausführungs­ beispiel des inneren Aufbaus einer in Fig. 5 dargestellten Verzögerungseinrichtung zeigt;

Fig. 6B ein Schaltungsdiagramm, welches ein Ausführungs­ beispiel des internen Aufbaus eines in Fig. 5 dargestellten spannungsgesteuerten Oszillators zeigt;

Fig. 7 ein Blockdiagramm, welches den Aufbau einer her­ kömmlichen integrierten Schaltung zeigt;

Fig. 8 ein Schaltungsdiagramm, welches den internen Aufbau einer in Fig. 7 dargestellten Verzöge­ rungseinrichtung zeigt;

Fig. 9 ein Schaltungsdiagramm, welches ein Ausführungs­ beispiel des Aufbaus einer dynamischen Schaltung zeigt; und

Fig. 10 ein Zeitablaufdiagramm, welches die Betriebswei­ se der in Fig. 7 dargestellten integrierten Schaltung zeigt;

Fig. 10A die Betriebsweise der integrierten Schaltung dem Schaltungsentwurf zufol­ ge;

Fig. 10B die Betriebsweise der integrierten Schaltung nach Herstellung der Schal­ tung; und

Fig. 10C die Betriebsweise der integrierten Schaltung, wenn der Taktzyklus verlän­ gert wird.

Fig. 1 ist ein Blockdiagramm, das den Aufbau einer inte­ grierten Schaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In Fig. 1 werden Teile, welche denjenigen aus Fig. 7 entsprechen, mit den gleichen Bezugszeichen wie in Fig. 7 dargestellt. Daher wird die de­ taillierte Erläuterung dieser Bauteile weggelassen. Mit Be­ zug auf Fig. 1 wird ein externes Taktsignal 100, das extern eingegeben wird, in einer integrierten Schaltung 1 derart verwendet, daß eine PLL-Schaltung 2, d. h. eine phasensyn­ chronisierte Schleifenschaltung 2 ein internes Taktsignal 105 für den Betrieb einer internen Schaltung 6 erzeugt.

Die PLL-Schaltung 2 weist einen Phasendetektor 3, einen Tiefpaßfilter 4 und einen spannungsgesteuerten Oszillator 5 auf. Die Ausgabe des Phasendetektors 3 wird dem Tiefpaßfil­ ter 4 eingegeben und die Ausgabe des Tiefpaßfilters 4 wird dem spannungsgesteuerten Oszillator 5 eingegeben. Die Aus­ gabe des spannungsgesteuerten Oszillators 5 wird als das interne Taktsignal 105 verwendet. Andererseits wird die Ausgabe des spannungsgesteuerten Oszillators 5 dem Phasen­ detektor 3 eingegeben. Das externe Taktsignal 100 wird ebenfalls dem Phasendetektor 3 eingegeben. Die Phasendiffe­ renz zwischen dem internen Taktsignal 105 und dem externen Taktsignal 100 erscheint als ein Puls in einer Ausgabe. Ein Zeitsteuersignal 106, das für einen Teil der internen Schaltung 6 verwendet wird, wird durch Verzögern des inter­ nen Taktsignals 105 durch eine Verzögerungseinrichtung 7 gebildet. Der Betrag der Verzögerung durch die Verzöge­ rungseinrichtung 7 wird durch Verwenden eines Spannungs­ steuersignals 107 gesteuert, das für die Frequenzsteuerung des spannungsgesteuerten Oszillators 5 verwendet wird.

Fig. 2 ist ein Diagramm, das in einem Ausführungsbeispiel den Aufbau der in Fig. 1 dargestellten Verzögerungseinrich­ tung 7 zeigt. Mit Bezug auf Fig. 2 besteht die Verzöge­ rungseinrichtung 7 aus Invertern 10, die in Serie mehrstu­ fig verbunden sind. Eine Serienschaltung, die einen NMOS- Transistor 11 und einen Kondensator 12 aufweist, ist mit dem Ausgang jedes Inverters als eine Last zum Einstellen der Verzögerung verbunden.

Mit anderen Worten weist die Verzögerungseinrichtung 7 die Inverter 10 und Zeitkonstantenschaltungen auf, die jeweils den NMOS-Transistor 11 und den Kondensator 12 enthalten, welche jeweils parallel mit den Ausgängen der Inverter 10 verbunden sind. Dann werden die Widerstände, d. h. die Wi­ derstände im EIN-Zustand der Kanäle der NMOS-Transistoren 11, von dem Spannungssteuersignal 107 derart gesteuert, daß die Verzögerungszeit der Inverter 10 jeweils gesteuert und die Gesamtverzögerungszeit eingestellt wird. Falls in die­ sem Zusammenhang eine Inverterkettenschleife, welche den spannungsgesteuerten Oszillator 5 der PLL-Schaltung 2 bil­ det, einen ähnlichen Aufbau wie denjenigen der Verzöge­ rungseinrichtung 7 aufweist, um die Verzögerungszeit der Inverter einzustellen, kann die Verzögerungszeit im wesent­ lichen im Verhältnis zur Taktfrequenz gesteuert werden.

Fig. 3 ist ein Zeitablaufdiagramm, welches die Betriebswei­ se der in Fig. 1 dargestellten integrierten Schaltung zeigt.

In Fig. 3 wird eine Schaltung angenommen, die durch Aus­ tausch der Verzögerungseinrichtung 7b der in Fig. 9 gezeig­ ten dynamischen Schaltung mit der in Fig. 2 gezeigten Ver­ zögerungseinrichtung 7 gebildet ist.

Fig. 3A zeigt den Zeitablauf, bei welchem dem Entwurf der integrierten Schaltung zufolge eine Verzögerung gemäß einem Standardzustand angenommen wird. In diesem Fall wird das Zeitsteuersignal 106 durch Verzögern des internen Steuer­ signals 105 um die Zeit Td durch die Verzögerungseinrich­ tung 7 gebildet. Eine Logikentscheidungsphase beginnt mit einer Verzögerungszeit Td ab dem Anstieg oder dem ersten Übergang des internen Steuersignals 105 und endet mit dem Abfall oder dem letzten Übergang des internen Taktsignals 105. Eine logische Schaltung dient dazu, ein Signal mit der Verzögerungszeit Td logisch auszugeben, welches an den Ein­ gang der dynamischen Schaltung gelangt. Da die Verzöge­ rungszeit Td auf einen Wert gesetzt wird, der gleich oder länger derjenigen der Zeit Td logisch ist, startet die Lo­ gikentscheidungsphase, nachdem die Ausgabe der logischen Schaltung definiert ist.

Fig. 3B zeigt einen Fall, bei dem die Ausgabe der logischen Schaltung aufgrund einer Unregelmäßigkeit bei der Herstel­ lung der integrierten Schaltung verzögert ist, so daß sie die Verzögerungszeit Td logisch' hat. Wenn die Taktfrequenz auf eine ursprüngliche Frequenz zurückgebracht wird, ist die Zeit Td logisch' länger als die Zeit Td, und folglich ändert sich ein Eingangssignal innerhalb der Logikentschei­ dungsphase, und daher kann die dynamische Schaltung nicht auf normale Weise betrieben werden. Wenn der Zyklus oder die Phase des externen Taktsignals verlängert wird, kann somit ein solcher Zeitablauf erhalten werden, wie er in Fig. 3C gezeigt ist. Die PLL-Schaltung 2 steuert den span­ nungsgesteuerten Oszillator 5 so, daß eine Frequenz gleich der Frequenz des internen Taktsignals erhalten wird. Da die Steuerspannung des spannungsgesteuerten Oszillators 5 der Verzögerungseinrichtung 7 eingegeben wird, wird die Zeit Td im wesentlichen proportional zu dem Zyklus oder der Phase des internen Taktsignals verlängert oder erhöht, so daß sie gleich der Td' wird. Wenn die Zeit Td' gleich oder länger als Td logisch' ist, wird die Ausgabe der logischen Schal­ tung nicht innerhalb der Logikentscheidungsphase geändert, so daß die dynamische Schaltung normal betrieben werden kann.

Fig. 4 ist ein Blockdiagramm, welches ein zweites Ausfüh­ rungsbeispiel einer integrierten Schaltung gemäß der vor­ liegenden Erfindung zeigt. Eine PLL-Schaltung 2, eine in­ terne Schaltung 6 und eine Verzögerungsschaltung 7, welche die integrierte Schaltung bilden, sind ähnlich zu denjeni­ gen des ersten Ausführungsbeispiels der integrierten Schal­ tung. Ein Kondensator 8 ist an dem Steuersignal-Eingangs­ abschnitt der Verzögerungseinrichtung 7 vorgesehen. Ein Schalter 9 ist zwischen dem Kondensator 8 und einem von der PLL-Schaltung 2 gelieferten Steuerspannungssignal 105 vor­ gesehen. Dieser Schalter 9 kann durch ein CMOS-Übertra­ gungsgatter oder dergleichen gebildet werden.

Der Schalter 9 wird durch ein Rücksetzsignal 101 gesteuert, so daß er während der Rücksetzphase der integrierten Schal­ tung 1 eingeschaltet ist. Wenn die integrierte Schaltung 1 auf gewöhnliche Weise arbeitet, ist der Schalter 9 anderer­ seits ausgeschaltet. Folglich wird der Kondensator 8 wäh­ rend der Rücksetzphase der integrierten Schaltung 1 mit der Steuerspannung geladen. Nachdem die Rücksetzphase der inte­ grierten Schaltung vorbei bzw. gelöscht ist, wird die Ver­ zögerungszeit der Verzögerungseinrichtung 7 so gesteuert, daß sie auf einem vorbestimmten Wert durch ein Spannungs­ signal 109 als Ausgabe gehalten wird, mit welcher der Kon­ densator 8 geladen ist. Mit anderen Worten wird der Konden­ sator 8 während der Rücksetzphase der integrierten Schal­ tung 1 mit der Steuerspannung geladen, in der die inte­ grierte Schaltung 1 kaum einen Rauscheinfluß empfängt. Da­ nach wird der Schalter 9 ausgeschaltet und die Verzöge­ rungszeit der Verzögerungseinrichtung 7 wird derart gesteu­ ert, daß sie auf einem vorbestimmten Wert unter bzw. durch die Spannung gehalten wird, mit welcher der Kondensator 8 geladen ist.

Da die Distanz von der PLL-Schaltung 2 zu der Verzögerungs­ schaltung 7 relativ lang werden kann, kann die integrierte Schaltung 1 ggf. den aufgrund der Operation eines internen Taktsignals 105 oder des logischen Signals der internen Schaltung erzeugten Rauscheinfluß empfangen. Da das Steuer­ signal 107 der Verzögerungseinrichtung 7 ein Spannungs­ signal ist, kann erwartet werden, daß die von der Verzöge­ rungseinrichtung 7 verursachte Verzögerungszeit in einen unstabilen Zustand gebracht wird, welcher auf die Span­ nungsänderung aufgrund des erzeugten Rauschens zurückzufüh­ ren ist. In diesem Beispiel sind jedoch der Schalter 9 und der Kondensator 8 in der Nähe der Verzögerungseinrichtung 7 angeordnet, so daß der Einfluß oder die Wirkung des Rau­ schens soweit wie möglich reduziert werden kann.

Fig. 5 ist ein Blockdiagramm, das ein drittes Ausführungs­ beispiel einer integrierten Schaltung gemäß der vorliegen­ den Erfindung zeigt. In der integrierten Schaltung des dritten Ausführungsbeispiels kann die Stufenzahl der Inver­ ter des spannungsgesteuerten Oszillators 5 der PLL-Schal­ tung 2 durch ein externes Schaltsignal 110 eingestellt wer­ den, um den Frequenzbereich des Taktsignals zu erweitern. In diesem Fall muß das gleiche Signal, d. h. das externe Schaltsignal 110, ebenfalls der Verzögerungseinrichtung eingegeben werden, damit die Stufenzahl der Inverter in der Verzögerungseinrichtung geändert wird.

Nachfolgend wird eine Erläuterung des Aufbaus der Fig. 6 gegeben.

Fig. 6 ist ein Ausführungsbeispiel eines Aufbaus der Verzö­ gerungseinrichtung und des spannungsgesteuerten Oszilla­ tors, welche das dritte Ausführungsbeispiel der vorliegen­ den Erfindung bilden.

Fig. 6A ist ein Diagramm, das anhand eines Ausführungsbei­ spiels einen Schaltungsaufbau der Verzögerungseinrichtung 7 zeigt. Wie in Fig. 6A dargestellt, besteht die Verzöge­ rungseinrichtung 7 aus Invertern 10, die mit einer geraden Stufenzahl in Serie verbunden sind. Ein NMOS-Transistor 11 und ein Kondensator 12 sind jeweils mit dem Ausgang jedes Inverters 10 als eine Last zum Einstellen einer Verzögerung verbunden. Ein Spannungssteuersignal 107 wird jedem der Gatter der NMOS-Transistoren 11 derart eingegeben, daß die Verzögerungszeit der Verzögerungseinrichtung eingestellt wird. Das Zwischensignal eines Inverterkettenglieds wird ab­ gegriffen und ein einzelnes Signal wird von einem Auswähler oder einer Auswahleinrichtung 14 ausgegeben. Der Auswähler 14 wird so gesteuert, daß er von einem externen Frequenzbe­ reichs-Schaltsignal 110 geschaltet wird.

Nachfolgend wird der Aufbau des spannungsgesteuerten Oszil­ lators 5 aus Fig. 6B erläutert. Fig. 6B ist ein Diagramm, das anhand eines Ausführungsbeispiels den Aufbau des span­ nungsgesteuerten Oszillators 5 zeigt. Wie aus Fig. 6B er­ sichtlich ist, besteht der spannungsgesteuerte Oszillator 5 aus Invertern 10, NMOS-Transistoren 11 und Kondensatoren 12, die jeweils jeden der verzögerungsvariablen Inverter, ähnlich der Verzögerungseinrichtung 7, bilden. Anschließend werden diese verzögerungsvariablen Inverter in einer unge­ raden Stufenzahl in Form einer Schleife verbunden, so daß ein Oszillator gebildet wird. Ferner wird ein auf dem Weg der Schleife ausgegebenes Signal einem Auswähler oder einer Auswahleinrichtung 15 eingegeben, so daß die Stufenzahl der Inverter, welche die Schleife bilden, geändert werden kann. Auf diese Weise kann der Oszillationsfrequenzbereich vari­ iert werden. In diesem Beispiel wird der Auswähler 15 von dem Frequenzbereichs-Schaltsignal 110 geschaltet, das ex­ tern eingegeben wird. Nebenbei bemerkt, kann der spannungs­ gesteuerte Oszillator 5 in der integrierten Schaltung gemäß dem ersten und dem zweiten Ausführungsbeispiel der vorlie­ genden Erfindung durch Entfernen des Auswählers 15 von dem in Fig. 6B gezeigten spannungsgesteuerten Oszillator 5 und durch Verbinden aller Inverter 10 gebildet werden, die auf der Rückkopplungsseite in Serie angeordnet sind.

In der herkömmlichen integrierten Schaltung wird dem Zeit­ steuersignal ein Spielraum gegeben. Daher kann die inte­ grierte Schaltung unter einer normalen Bedingung betrieben werden, selbst wenn eine Unregelmäßigkeit bei der Herstel­ lung der integrierten Schaltung auftritt. Verglichen mit der herkömmlichen integrierten Schaltung kann bei der inte­ grierten Schaltung der vorliegenden Erfindung die Verzöge­ rung der Verzögerungseinrichtung zum Erzeugen des Zeitsteu­ ersignals der internen Schaltung ebenfalls durch die Fre­ quenz des internen Steuersignals geändert werden, wobei die Frequenz des internen Taktsignals verringert wird, d. h., der Zyklus oder die Phase des internen Taktsignals derart verlängert oder erhöht wird, daß die integrierte Schaltung auf normale Weise betrieben werden kann. Dementsprechend wird die Frequenz des internen Taktsignals derart einge­ stellt, daß die integrierte Schaltung normal betrieben wer­ den kann, selbst wenn der Spielraum relativ zu dem Zeit­ steuersignal nach Entwurf der integrierten Schaltung ent­ fernt wird. Ferner kann die Zeit (Zeit, von welcher der Spielraum entfernt ist), die zum Betreiben des Signals ver­ wendet werden kann, erhöht oder verlängert werden, da der dem Zeitsteuersignal beim Entwurf der integrierten Schal­ tung gegebene Spielraum entfernt werden kann, selbst wenn die Frequenz des internen Taktsignals erhöht wird.

Wie oben beschrieben, wird gemäß der integrierten Schaltung der vorliegenden Erfindung dem Zeitsteuersignal kein Spiel­ raum gegeben und die von der internen Verzögerungseinrich­ tung hervorgerufene Verzögerungszeit wird extern gesteuert, so daß die Verzögerungszeit der Verzögerungseinrichtung zum Erzeugen des Zeitsteuersignals ebenfalls geändert wird, wo­ durch die interne Schaltung auf normale Weise betrieben werden kann, selbst wenn die Betriebsfrequenz auf eine niedrigere Frequenz als gewöhnlich geändert wird. Folglich kann die integrierte Schaltung wirksam und wie gewünscht durch Einstellen der Frequenz des internen Taktsignals be­ trieben werden, selbst wenn der Spielraum relativ zu dem Zeitsteuersignal nach Entwurf der integrierten Schaltung entfernt wird.

Claims (13)

1. Integrierte Schaltung mit:
einer Nachlaufsynchronisationsschaltung (2), welche das oszillierende Ausgangssignal (105) eines span­ nungsgesteuerten Oszillators (5) rückkoppelt und die Oszillationsfrequenz des Oszillators (5), basierend auf dem Vergleichsergebnis der Phase zwischen dem oszillierenden Ausgangssignal (105) und einem extern zugeführten Taktsignal (100) steuert; und
einer Verzögerungseinrichtung (7) zum Verzögern des oszillierenden Ausgangssignals (105) um eine vorbe­ stimmte Zeit (Td; Td'); wobei die integrierte Schal­ tung unter Verwendung des so verzögerten Signals (106) betrieben wird und die Verzögerungseinrichtung (7) eine Verzögerungszeit (Td; Td') aufweist, deren Änderung von einem Steuersignal (107) gesteuert wird, das dem Phasenvergleichsergebnis entspricht.

2. Integrierte Schaltung nach Anspruch 1, bei welcher die Verzögerungseinrichtung (7) in Serie geschaltete In­ verter (10) und Zeitkonstantenschaltungen umfaßt, die parallel mit den Ausgängen der Inverter (10) geschal­ tet sind, wobei die Zeitkonstantenschaltungen Serien­ schaltungen jeweils mit einem MOS-Transistor (11) und einen Kondensator (12) aufweisen, wobei die Änderung des EIN-Zustand-Widerstandes des MOS-Transistors (11) durch das Steuersignal (107) gesteuert wird.

3. Integrierte Schaltung nach Anspruch 2, welche ferner einen Kondensator (8) aufweist, der mit dem Steuersi­ gnal (107) geladen wird, wobei die Änderung des EIN- Zustand-Widerstandes des MOS-Transistors (11) durch die von dem Kondensator (8) entladene Ausgabe gesteu­ ert wird.

4. Integrierte Schaltung nach Anspruch 3, bei welcher der Kondensator (8) mit der Steuerspannung (107) während der Rücksetzphase der integrierten Schaltung geladen wird.

5. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, bei welcher der spannungsgesteuerte Oszil­ lator (5) eine Inverterschleife, in welcher mehrere Inverter (10) in Form einer Schleife verbunden sind, und Serienschaltungen jeweils mit einem MOS-Transistor (11) und einem Kondensator (12) aufweist, die parallel mit den Ausgängen der jeweiligen, die Inverterschleife bildenden Inverter (10) verbunden sind, wobei die Änderung des EIN-Zustand-Widerstandes des MOS-Tran­ sistors (11) durch das Steuersignal (107) gesteuert wird.

6. Integrierte Schaltung nach Anspruch 5, bei welcher der spannungsgesteuerte Oszillator (5) ferner ein Mittel aufweist zum Erhöhen und/oder zum Erniedrigen der Stu­ fenzahl der elektrischen Verbindungen der Inverter (10) in der Inverterschleife des spannungsgesteuerten Oszillators (5), abhängig von einem extern eingegebe­ nen Schaltsignal (110).

7. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, bei welcher das dem Phasenvergleichsergeb­ nis entsprechende Steuersignal (107) das Ausgangs­ signal eines Tiefpaßfilters (4) ist, der das Phasen­ vergleichsergebnis als eine Eingabe hat.

8. Integrierte Schaltung nach einem der Ansprüche 2 bis 7, bei welcher das Steuersignal (107) an die Gates der MOS-Transistoren (11) angelegt wird.

9. Integrierte Schaltung nach einem der Ansprüche 2 bis 8, bei welcher die Verzögerungsschaltung (7) die In­ verter (10), die in Serie mit einer geraden Stufenzahl geschaltet sind, und Zeitkonstantenschaltungen auf­ weist, welche parallel mit den Ausgängen der Inverter (10) geschaltet sind, wobei die Zeitkonstantenschal­ tungen Serienschaltungen jeweils mit einem MOS- Transistor (11) und einem Kondensator (12) aufweisen.

10. Integrierte Schaltung nach einem der Ansprüche 2 bis 9, welche ferner ein Mittel aufweist zum Erhöhen und/oder Erniedrigen der Stufenzahl der elektrischen Verbindungen der Inverter (10) der Verzögerungsein­ richtung (7), abhängig von einem extern eingegebenen Schaltsignal.

11. Integrierte Schaltung nach einem der vorhergehenden Ansprüche mit einer dynamischen Schaltung, wobei die dynamische Schaltung aufweist:
ein Vorauflademittel (16) zum Voraufladen eines Ausgangssignals (113) mit einer Spannung;
ein Logik-Bestimmungsmittel (17) zum Bestimmen eines Logik-Signals; und
ein Bestimmungsmittel (18, 20) zum Bestimmen der Logik-Entscheidungsphase, basierend auf dem oszillie­ renden Ausgangssignal (105) und einem Signal (106b), welches durch Verzögern des oszillierenden Ausgangs­ signals (105) um eine vorgegebene Zeit erhalten wird.

12. Integrierte Schaltung nach Anspruch 11, bei welcher das Logik-Bestimmungsmittel (17) ein Ausgangssignal (113) auf ein Eingangssignal (111) innerhalb der Lo­ gik-Entscheidungsphase ausgibt, welche von dem Logik- Entscheidungsphase-Bestimmungsmittel (18, 20) bestimmt wird.

13. Integrierte Schaltung nach Anspruch 12, bei welcher das Eingangssignal das Logik-Entscheidungsmittel (17) mit einer Verzögerung um eine vorbestimmte Zeit in Richtung des oszillierenden Ausgangssignals (105) er­ reicht.