JP2003308133A - 多相クロック伝送回路及び多相クロック伝送方法 - Google Patents

Abstract

(57)【要約】 【課題】 多相クロックを伝送する際に、必要となる配
線の面積を小さくするとともに、各相のクロック間のス
キューを小さくする。 【解決手段】 多相クロック伝送回路として、参照クロ
ックに同期したクロックと、前記参照クロックと前記ク
ロックとの間の位相差に応じた制御信号とを生成して出
力するクロック発生部と、前記クロックと前記制御信号
とに基づいて、多相クロックを生成して出力する遅延回
路とを備える。クロック発生部は、前記参照クロックの
周波数の整数倍の周波数を有する信号を生成して前記ク
ロックとして出力する。遅延回路は、各々が、入力され
た信号に対して前記制御信号に応じた遅延を与えて出力
する、複数の遅延素子が縦続接続され、かつ、前記クロ
ックが入力された回路を有し、前記複数の遅延素子の各
々が出力する信号を、前記多相クロックを構成する信号
として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるクロックの伝送技術に関する。

【０００２】

【従来の技術】半導体集積回路において、周波数が同一
であり、所定の位相差を保った複数のクロックが用いら
れることがある。このような複数のクロックは、多相ク
ロックと呼ばれる。多相クロックを用いる場合、従来
は、ＰＬＬ（位相同期ループ：phase locked loop）等
で構成されたクロック発生回路が多相クロックを生成し
て出力していた。そして、各相のクロックは、それぞれ
を伝送するための専用の配線を経由して、多相クロック
を必要とする回路ブロックに分配されていた。このよう
な技術の一例が、特許文献１に記載されている。

【０００３】

【特許文献１】特開平２−２５５９０８号公報

【０００４】

【発明が解決しようとする課題】しかし、多相クロック
をこのような従来の方法で伝送すると、各相のクロック
を個別に伝送するため、ｍ相のクロック（ｍは自然数）
を伝送するためには、ｍ本の配線が必要となる。このた
め、ｍが大きくなるにつれて、配線の面積が増大する。

【０００５】また、クロックが伝送される距離が長くな
ると、一般に、各相のクロック間における経路長差が大
きくなる他、他の信号線との間のクロストーク等の影響
が大きくなるので、各相のクロック間のスキューが増大
する。

【０００６】更に、クロックの周波数が高くなると、伝
送された各相のクロック間のスキューの、クロック周期
に対する割合が増加する。このため、多相クロックを受
け取る各回路ブロックにおいて、各相のクロック間の位
相関係が保証されなくなり、その結果、回路の誤動作を
招いてしまう。

【０００７】本発明は、これらの問題点に鑑み、多相ク
ロックを伝送する際に、必要となる配線の面積を小さく
するとともに、各相のクロック間のスキューを小さくす
ることを目的とする。

【０００８】

【課題を解決するための手段】前記課題を解決するた
め、請求項１の発明が講じた手段は、多相クロック伝送
回路として、参照クロックに同期したクロックと、前記
参照クロックと前記クロックとの間の位相差に応じた制
御信号とを生成して出力するクロック発生部と、前記ク
ロックと前記制御信号とに基づいて、多相クロックを生
成して出力する遅延回路とを備え、前記クロック発生部
は、入力された信号に対して前記制御信号に応じた遅延
を与えて出力する遅延素子を含んだ、前記参照クロック
の周波数の整数倍の周波数を有する信号を生成して前記
クロックとして出力するクロック生成回路を有するもの
であり、前記遅延回路は、各々が、入力された信号に対
して前記制御信号に応じた遅延を与えて出力する、複数
の遅延素子が縦続接続され、かつ、前記クロックが入力
された回路を有し、前記複数の遅延素子の各々が出力す
る信号を、前記多相クロックを構成する信号として出力
するものである。

【０００９】請求項１の発明によると、クロック発生部
から遅延回路へは１つのクロックのみを伝送して、遅延
回路において多相クロックを生成することができる。こ
のため、クロック発生部で多相クロックを生成して遅延
回路に伝送する場合に比べて、クロック発生部と各遅延
回路との間の配線の数を削減することができる。また、
クロックを伝送する配線の長さの影響を受けることな
く、遅延回路が生成する多相クロックを構成するクロッ
クのそれぞれの間の位相差を一定に保つことができるの
で、このような遅延回路を有する各回路ブロックでは、
各クロック間のスキューが小さい多相クロックを利用す
ることができる。

【００１０】また、請求項２の発明では、請求項１に記
載の多相クロック伝送回路において、前記クロック発生
部は、前記参照クロックと前記クロック生成回路が出力
するクロックとの位相を比較し、得られた比較結果を出
力する位相比較回路と、前記比較結果の低周波成分を前
記制御信号として出力するローパスフィルタとを更に有
するものであり、前記クロック生成回路は、発振するこ
とによって前記制御信号に応じた周波数の信号を生成し
て出力するものであり、前記クロック生成回路と、前記
位相比較回路と、前記ローパスフィルタとは、ＰＬＬ
（phase locked loop）を構成していることを特徴とす
る。

【００１１】請求項２の発明によると、参照クロックに
同期し、周波数が安定したクロックに基づいて、多相ク
ロックを得ることができる。

【００１２】また、請求項３の発明では、請求項１に記
載の多相クロック伝送回路において、前記クロック発生
部は、前記参照クロックと前記クロック生成回路が出力
するクロックとの位相を比較し、得られた比較結果を出
力する位相比較回路と、前記比較結果の低周波成分を前
記制御信号として出力するローパスフィルタとを更に有
するものであり、前記クロック生成回路は、前記制御信
号に応じて前記参照クロックを遅延させて出力するもの
であり、前記クロック生成回路と、前記位相比較回路
と、前記ローパスフィルタとは、ＤＬＬ（delay locked
loop）を構成していることを特徴とする。

【００１３】請求項３の発明によると、参照クロックに
同期し、これと周波数が同じクロックに基づいて、多相
クロックを得ることができる。

【００１４】また、請求項４の発明では、請求項１に記
載の多相クロック伝送回路において、前記クロック生成
回路の遅延素子と、前記遅延回路の複数の遅延素子と
は、ほぼ同一の構成を有するものである。

【００１５】請求項４の発明によると、クロック生成回
路の内部で生成される信号と同様の信号を遅延回路にお
いて容易に得ることができる。また、ほぼ同一の遅延素
子を用いるので、多相クロック伝送回路の設計が簡単に
なる。

【００１６】また、請求項５の発明では、請求項１に記
載の多相クロック伝送回路において、前記クロックは差
動信号であり、前記クロック生成回路及び前記遅延回路
における遅延素子は差動バッファであることを特徴とす
る。

【００１７】請求項５の発明によると、多相クロックを
差動信号として得ることができる。

【００１８】また、請求項６の発明では、請求項１に記
載の多相クロック伝送回路において、前記遅延回路の複
数の遅延素子は各々、入力された信号に対して与える遅
延を、前記制御信号に加えて遅延補正信号にも従って制
御するものである。

【００１９】請求項６の発明によると、遅延回路の各遅
延素子で生じる遅延を遅延補正信号によって補正するこ
とができる。したがって、この遅延が発振回路の遅延素
子で生じる遅延と等しくなるようにすれば、多相クロッ
クを構成する各クロック間の位相差を所定の値に保つこ
とができる。例えば集積回路内において配置される場所
の違いによって、クロック発生部の遅延素子と回路ブロ
ック内の遅延回路の遅延素子との間で供給される電源電
位又はグラウンド電位が異なる場合がある。このような
場合においても、クロック発生部と遅延回路とで、遅延
素子に生じる遅延を等しくすることができる。

【００２０】また、請求項７の発明では、請求項６に記
載の多相クロック伝送回路において、前記遅延回路は、
前記縦続接続された複数の遅延素子の各々が出力する信
号と、前記クロックとのうちの２つの信号を入力とし、
前記２信号間の位相差と所定の値との差に応じて前記遅
延補正信号を生成して出力する遅延補正回路を更に有す
るものである。

【００２１】請求項７の発明によると、２信号間の位相
差に応じて、遅延回路の各遅延素子で生じる遅延を自動
的に補正することができる。

【００２２】また、請求項８の発明では、請求項７に記
載の多相クロック伝送回路において、前記遅延補正回路
は、前記遅延補正信号をディジタル信号として出力する
ものである。

【００２３】請求項８の発明によると、遅延補正信号が
ディジタル信号であるので、遅延補正回路の構成を簡略
化することができる。

【００２４】また、請求項９の発明では、請求項６に記
載の多相クロック伝送回路において、前記遅延補正信号
は、当該多相クロック伝送回路を含む半導体集積回路の
外から入力されるものである。

【００２５】請求項９の発明によると、半導体集積回路
チップの外から、チップ毎に簡単に、遅延回路の各遅延
素子で生じる遅延を補正することができる。

【００２６】また、請求項１０の発明では、請求項１〜
９のいずれか１項に記載の多相クロック伝送回路におい
て、前記遅延回路に対応してバッファ回路を更に備え、
前記バッファ回路は、前記クロックの振幅を所定の大き
さにして、対応する遅延回路に出力するものである。

【００２７】請求項１０の発明によると、伝送される距
離にかかわらず、所定の振幅を持ったクロックを遅延回
路に供給することができる。

【００２８】また、請求項１１の発明では、請求項１０
に記載の多相クロック伝送回路において、前記バッファ
回路は、前記遅延回路の遅延素子とほぼ同一の特性を有
する遅延素子を備えるものである。

【００２９】請求項１１の発明によると、クロック発生
部が出力したクロックが、遅延回路における遅延素子の
出力信号とほぼ等しい振幅の信号として遅延回路に与え
られるので、遅延回路における複数の遅延素子で生じる
遅延を揃えることができる。このため、多相クロックを
構成するクロック間の位相差を揃えることができる。

【００３０】また、請求項１２の発明は、請求項１〜９
のいずれか１項に記載の多相クロック伝送回路におい
て、前記クロックを伝送する配線の前記遅延回路への分
岐点と前記クロック発生部との間に、入力信号の振幅を
所定の大きさにして出力するバッファ回路を更に備える
ものである。

【００３１】請求項１２の発明によると、伝送されるク
ロックの振幅をほぼ所定の大きさに保つことができる。

【００３２】また、請求項１３の発明では、請求項１２
に記載の多相クロック伝送回路において、前記バッファ
は、前記クロック生成回路の遅延素子とほぼ同一の特性
を有する遅延素子を備えるものである。

【００３３】請求項１３の発明によると、伝送される距
離にかかわらず、クロックの振幅をクロック生成回路の
遅延素子が出力する信号の振幅にほぼ保つことができ
る。

【００３４】また、請求項１４の発明は、請求項１〜９
のいずれか１項に記載の多相クロック伝送回路におい
て、前記制御信号をディジタル信号に変換して出力する
アナログ−ディジタル変換回路を更に備えるとともに、
ディジタル信号に変換されて伝送された前記制御信号を
アナログ信号に変換し、前記遅延回路に出力するディジ
タル−アナログ変換回路を前記遅延回路に対応して更に
備えるものである。

【００３５】請求項１４の発明によると、遅延回路へ伝
送される途中で、クロストークの影響や、電源電位又は
グラウンド電位の変動の影響を受けて、制御信号が変化
することを防ぐことができる。

【００３６】また、請求項１５の発明では、請求項１に
記載の多相クロック伝送回路において、前記遅延回路を
複数備えるとともに、前記複数の遅延回路の各々に対応
して複数の位相補間器を更に備え、前記クロックを伝送
する配線は、前記クロック発生部から折り返し点までの
第１の部分と、前記折り返し点から前記クロック発生部
に向かって設けられた第２の部分とを有し、かつ、前記
位相補間器毎に、その位相補間器へ分岐する第１及び第
２の分岐点をそれぞれ前記第１及び第２の部分に有する
ものであり、前記複数の位相補間器のそれぞれは、前記
第１及び第２の分岐点のそれぞれから分岐した配線を経
由した２信号を入力とし、前記２信号がそれぞれレベル
を変化させる２つのタイミングのほぼ中間の時点におい
て出力信号のレベルを変化させて、対応する遅延回路に
前記クロックとして出力するものであり、前記第１の分
岐点のうち、隣り合う２つのものの間の区間と、前記第
２の分岐点のうち、これらの第１の分岐点に対応する２
つのものの間の区間とにおいて、信号の伝搬に要する時
間がほぼ等しくなるように構成されていることを特徴と
する。

【００３７】請求項１５の発明によると、離れた位置に
ある複数の遅延回路に入力されるクロックのタイミング
を一致させることができる。このため、遅延回路を備え
た複数の回路ブロックにおいて、タイミングが一致した
多相クロックを利用することができる。

【００３８】また、請求項１６の発明は、請求項１５に
記載の多相クロック伝送回路において、前記第１の分岐
点のうち、隣り合う２つのものの間の区間と、前記第２
の分岐点のうち、これらの第１の分岐点に対応する２つ
のものの間の区間とに、同数のバッファを更に備えてい
るものである。

【００３９】請求項１６の発明によると、位相補間器に
入力される２信号の間の遅延を大きくすることができる
ので、位相補間器は、この２信号がレベルを変化させる
２つのタイミングのほぼ中間の時点においてレベルが変
化する出力信号を容易に生成することができる。

【００４０】また、請求項１７の発明は、請求項１５に
記載の多相クロック伝送回路において、前記第１の分岐
点のうち、隣り合う２つのものの間の配線の長さと、前
記第２の分岐点のうち、これらの第１の分岐点に対応す
る２つのものの間の配線の長さとがほぼ等しいことを特
徴とする。

【００４１】請求項１７の発明によると、第１の分岐点
のうち、隣り合う２つのものの間の区間と、第２の分岐
点のうち、これらの第１の分岐点に対応する２つのもの
の間の区間とにおいて、信号の伝搬に要する時間がほぼ
等しくなるようにすることができる。

【００４２】また、請求項１８の発明は、多相クロック
伝送方法として、参照クロックに同期したクロックと、
前記参照クロックと前記クロックとの間の位相差に応じ
た制御信号とを求めるクロック発生ステップと、前記ク
ロックと前記制御信号とに基づいて、多相クロックを求
める遅延ステップとを備え、前記クロック発生ステップ
は、入力された信号に対して前記制御信号に応じた遅延
を与えて出力する遅延素子を用い、前記参照クロックの
周波数の整数倍の周波数を有する信号を前記クロックと
して求めるものであり、前記遅延ステップは、各々が、
入力された信号に対して前記制御信号に応じた遅延を与
えて出力する、複数の遅延素子が縦続接続され、かつ、
前記クロックが入力された回路を用い、前記複数の遅延
素子の各々が出力する信号を、前記多相クロックを構成
する信号として求めるものである。

【００４３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００４４】（第１の実施形態）図１は、本発明の第１
の実施形態に係る多相クロック伝送回路を有する半導体
集積回路のブロック図である。図１において、多相クロ
ック伝送回路は、クロック発生部１０と、遅延回路４
０，６０，８０とを備えている。遅延回路４０，６０，
８０は、それぞれ回路ブロック３０，５０，７０に含ま
れている。回路ブロック３０，５０，７０は、いずれ
も、多相クロックを用いて信号処理等を行う。

【００４５】クロック発生部１０は、分周器（ＦＤ）１
２と、位相周波数比較器（ＰＦＤ）１３と、チャージポ
ンプ（ＣＰ）１４と、ローパスフィルタ（ＬＰＦ）１５
と、バッファ（ＢＵＦ）１６と、クロック生成回路とし
ての電圧制御発振回路（ＶＣＯ）２０とを備えている。
位相周波数比較器１３とチャージポンプ１４とは、位相
比較回路として動作する。クロック発生部１０の位相周
波数比較器１３と、チャージポンプ１４と、ローパスフ
ィルタ１５と、ＶＣＯ２０とは、ＰＬＬ（phase locked
loop）を構成している。

【００４６】分周器１２は、ＶＣＯ２０が出力する信号
を分周して、位相周波数比較器１３に出力する。位相周
波数比較器１３は、入力された参照クロックＲＥＦＣＬ
Ｋと分周器１２の出力との位相を比較し、位相差に応じ
た信号をチャージポンプ１４に出力する。チャージポン
プ１４は、位相比較回路における比較結果として、位相
差に応じた電圧をローパスフィルタ１５に出力する。ロ
ーパスフィルタ１５は、入力された電圧の低周波成分を
制御信号ＢＡとしてＶＣＯ２０に出力する。

【００４７】ＶＣＯ２０は、リング状に接続された複数
の遅延素子を備えており、遅延素子１つで生じる遅延の
ほぼ整数倍の周期を有する信号を出力する。ＶＣＯ２０
は、制御信号ＢＡによって各遅延素子で生じる遅延を制
御し、制御信号ＢＡに応じた周波数の信号を生成して分
周器１２及びバッファ１６に出力する。ＶＣＯ２０は、
バッファ１６には差動信号を出力する。

【００４８】このように、クロック発生部１０は、ＶＣ
Ｏ２０の出力信号が分周された信号の周波数及び位相が
参照クロックＲＥＦＣＬＫのものと一致するように、制
御信号ＢＡを変化させてＶＣＯ２０をフィードバック制
御する。その結果、クロック発生部１０は、参照クロッ
クＲＥＦＣＬＫの周波数の整数倍の周波数を有する信号
を生成する。

【００４９】バッファ１６は、ＶＣＯ２０から入力され
た差動信号を遅延回路４０，６０及び８０に出力する。
バッファ１６が出力する差動信号は、信号ＣＬＫＡ及び
ＣＬＫＢによって構成されており、この差動信号をクロ
ックＣＬＫＡ／ＣＬＫＢと称することとする。また、ロ
ーパスフィルタ１５は、制御信号ＢＡを遅延回路４０，
６０及び８０にも出力する。

【００５０】図２は、図１のＶＣＯ２０の構成の例を示
す回路図である。ＶＣＯ２０は、遅延素子２１，２２，
２３と、バッファ２４とを備えている。遅延素子２１〜
２３はいずれも同様のものであり、これらのいずれに
も、制御信号ＢＡが入力されている。遅延素子２１〜２
３は、例えば差動バッファであって、いずれも正入力端
子、負入力端子、正出力端子及び負出力端子を備えてい
る。

【００５１】遅延素子２１は、正入力端子及び負入力端
子に入力された信号に対して、制御信号ＢＡに応じた遅
延を与えて、正出力端子及び負出力端子から遅延素子２
２に出力する。遅延素子２１の正出力端子及び負出力端
子は、それぞれ、遅延素子２２の正入力端子及び負入力
端子に接続されている。

【００５２】同様に、遅延素子２２及び２３も、入力さ
れた信号に対して、制御信号ＢＡに応じた遅延を与えて
出力する。遅延素子２２の正出力端子及び負出力端子
は、それぞれ、遅延素子２３の正入力端子及び負入力端
子に接続されている。一方、遅延素子２３の正出力端子
及び負出力端子は、それぞれ、遅延素子２１の負入力端
子及び正入力端子に接続されている。更に、遅延素子２
３は、出力信号をバッファ２４に与えており、バッファ
２４は、入力された差動信号をシングルエンドの信号に
変換し、分周器１２に出力する。

【００５３】遅延素子２１が出力する２つの信号は、互
いに逆位相となっている。遅延素子２２，２３について
も同様である。図２のように、遅延素子２１〜２３がリ
ング状に接続されているので、ＶＣＯ２０は発振する。
遅延素子２１〜２３はいずれも、遅延素子２１等のうち
の１つで生じる遅延のほぼ６倍の長さの周期ＴＣＬＫを
有する差動信号を出力する。

【００５４】遅延素子２１〜２３のそれぞれが出力する
差動信号は、互いに一定の位相差を保っているので、こ
れらの差動信号を３相のクロックとして用いることがで
きる。しかしここでは、遅延素子２２が出力する差動信
号のみをバッファ１６を介してクロックとして伝送する
こととする。バッファ１６は、例えば、ＣＭＯＳ（comp
lementary metal oxide semiconductor）ロジック回路
である。バッファ１６は、その出力を、周期ＴＣＬＫを
有するクロックＣＬＫＡ／ＣＬＫＢとして遅延回路４
０，６０，８０に出力する。

【００５５】図３は、図１の回路ブロック３０に含まれ
る遅延回路４０の構成の例を示す回路図である。以下で
は、回路ブロック３０を例として説明するが、同様の遅
延回路を有する他の回路ブロック５０，７０等において
も同様である。

【００５６】遅延回路４０は、遅延素子４１，４２，及
び４３を備えている。遅延素子４１〜４３は、例えば、
ＶＣＯ２０の遅延素子２１〜２３とほぼ同一の構成を有
しているものである。遅延素子４１〜４３のいずれに
も、制御信号ＢＡが入力されている。また、遅延素子４
１〜４３は、縦続接続されている。すなわち、遅延素子
４１の正出力端子及び負出力端子は、それぞれ、遅延素
子４２の正入力端子及び負入力端子に接続されている。
遅延素子４２の正出力端子及び負出力端子は、それぞ
れ、遅延素子４３の正入力端子及び負入力端子に接続さ
れている。

【００５７】遅延素子４１の負入力端子には信号ＣＬＫ
Ａが入力され、正入力端子には信号ＣＬＫＢが入力され
ている。遅延素子４１は、制御信号ＢＡに応じた遅延を
これらの信号に与え、信号ＣＫ１Ａ，ＣＫ１Ｂとして出
力する。信号ＣＫ１Ａ，ＣＫ１Ｂで構成される差動信号
を、多相クロックを構成する１つのクロックとして用
い、これをクロックＣＫ１Ａ／ＣＫ１Ｂと表記すること
とする。同様に、遅延素子４２が出力する信号ＣＫ３
Ａ，ＣＫ３Ｂで構成される差動信号を、多相クロックを
構成する他の１つのクロックＣＫ３Ａ／ＣＫ３Ｂとして
用いることとし、遅延素子４３が出力する信号ＣＫ２
Ａ，ＣＫ２Ｂで構成される差動信号を、多相クロックを
構成する更に他の１つのクロックＣＫ２Ａ／ＣＫ２Ｂと
して用いることとする。

【００５８】ここで、信号ＣＫ１Ａ，ＣＫ３Ｂ，ＣＫ２
Ａは、それぞれ遅延素子４１〜４３の負出力端子から出
力される信号である。信号ＣＫ１Ｂ，ＣＫ３Ａ，ＣＫ２
Ｂは、それぞれ遅延素子４１〜４３の正出力端子から出
力される信号である。遅延素子４１〜４３は、これらの
クロックを回路ブロック３０内の回路に対して出力す
る。

【００５９】図４は、図１の遅延回路４０が出力するク
ロックのタイミング図である。遅延素子４１〜４３のそ
れぞれで生じる遅延ＴＤ１は、遅延素子２１〜２３と同
様に、クロックＣＬＫＡ／ＣＬＫＢの周期ＴＣＬＫの１
／６となっている。したがって、クロックＣＫ１Ａ／Ｃ
Ｋ１ＢとクロックＣＫ２Ａ／ＣＫ２Ｂとの時間差ＴＤ２
は、周期ＴＣＬＫの１／３となる。

【００６０】信号ＣＫ３Ａは、遅延素子４２の負出力端
子ではなく、正出力端子から出力されるので、クロック
ＣＫ２Ａ／ＣＫ２ＢとクロックＣＫ３Ａ／ＣＫ３Ｂとの
時間差、及びクロックＣＫ３Ａ／ＣＫ３ＢとクロックＣ
Ｋ１Ａ／ＣＫ１Ｂとの時間差も、周期ＴＣＬＫの１／３
となる。すなわち、遅延素子４１〜４３のそれぞれが出
力するクロックの間の位相差は、いずれも２π／３とな
る。なお、周期ＴＣＬＫに対する遅延ＴＤ１及び時間差
ＴＤ２の割合は、ＶＣＯ２０においてリング状に接続さ
れた遅延素子の段数によって決まる。

【００６１】このように、図１の多相クロック伝送回路
によると、回路ブロック３０において、３相のクロック
を得ることができる。これらのクロック間の位相差は、
クロック発生部１０で得られる３相のクロックとほぼ同
じである。言い換えると、３相のクロックを、その周波
数と各クロック間の位相差とをほぼ完全に保持して、回
路ブロック３０に伝送できたことになる。遅延回路４０
と同等の回路を備えた他の回路ブロック５０等において
も、同様にして３相のクロックを得ることができる。ま
た、クロックを伝送するための配線が長い場合や、クロ
ック周波数が高い場合においても、各クロックの周波数
と各クロック間の位相差とを一定に保ったまま、複数の
回路ブロックに多相クロックを分配することが可能であ
る。

【００６２】遅延回路４０の遅延素子４１〜４３に、Ｖ
ＣＯ２０の遅延素子２１〜２３とほぼ同一の特性を持た
せることは、同一の半導体集積回路内であれば容易に実
現することができる。

【００６３】なお、遅延素子４１〜４３は、ＶＣＯ２０
の遅延素子２１〜２３とほぼ同一の構成を有しているも
のとして説明したが、入力された信号に遅延素子２１〜
２３とほぼ同一の遅延を与えるものであれば、他の構成
を有しているものであってもよい。

【００６４】また、ＶＣＯ２０における遅延素子の段数
ｎを変化させ（ｎは自然数）、同様に遅延回路４０等に
おける遅延素子の段数を変化させることにより、クロッ
ク周期ＴＣＬＫの１／２ｎずつ位相がシフトしたクロッ
クで構成される多相クロックを生成することができる。
より多くの相のクロックを生成するには、位相補間回路
を用いて、２つのクロックの間の位相を有する信号を生
成してもよい。

【００６５】また、望む周波数のクロックをＶＣＯ２０
が出力するように、制御信号を与えるようにすれば、ク
ロック発生部１０が位相同期ループを備えていなくても
よい。

【００６６】（第１の実施形態の第１の変形例）図５
は、第１の実施形態の第１の変形例に係る多相クロック
伝送回路を有する半導体集積回路のブロック図である。
図５の半導体集積回路は、図１の半導体集積回路におけ
る回路ブロック３０，５０，７０のそれぞれに代えて、
回路ブロック１３０，１５０，１７０を備えている。

【００６７】図６は、図５のクロック発生部１０のバッ
ファ１６が出力する信号、及び遅延回路４０の遅延素子
４１〜４３が出力する信号の振幅の例を示すグラフであ
る。ここで、クロック発生部１０のバッファ１６はＣＭ
ＯＳロジック回路であるとする。一般的に、遅延素子の
入出力信号は、ＣＭＯＳロジック回路の入出力信号とは
電圧レンジが異なっている。バッファ１６に与えられて
いる電源電圧と、遅延素子４１〜４３に与えられている
電源電圧とが等しい場合には、図６に示されているよう
に、遅延素子４１〜４３の出力信号の振幅ＷＢは、バッ
ファ１６の出力信号の振幅ＷＡよりも小さい。

【００６８】バッファ１６の出力信号ＣＬＫＡ，ＣＬＫ
Ｂが遅延回路４０に直接入力される場合には、遅延素子
４１〜４３の入出力信号と同様の電圧レンジの信号が入
力される理想的な場合と比べて、１段目の遅延素子４１
の出力信号の振幅や、この遅延素子で生じる遅延が異な
るものとなる。すると、遅延素子４１が出力するクロッ
クＣＫ１Ａ／ＣＫ１Ｂの信号レベルが変化するタイミン
グが、理想的な場合とは異なるものとなる。２段目の遅
延素子４２、及び３段目の遅延素子４３においても、同
様の現象が生じ得る。このため、遅延素子４１〜４３の
それぞれが出力するクロック間の位相差を２π／３とす
ることができなくなることがある。

【００６９】そこで、図５のように、回路ブロック１３
０は遅延回路４０だけではなく、これに対応したバッフ
ァ回路１３２を備えることとする。バッファ回路１３２
は、入力された信号の振幅を所定の大きさにして出力す
るものであって、バッファ１６の出力信号ＣＬＫＡ，Ｃ
ＬＫＢがバッファ回路１３２を経由して遅延回路４０に
入力されるようにする。

【００７０】図７は、図５の回路ブロック１３０の構成
の例を示す回路図である。バッファ回路１３２は、遅延
回路４０の遅延素子４１〜４３とほぼ同一の特性を有す
る遅延素子３４，３５を備えている。遅延素子３４，３
５には、制御信号ＢＡが入力されている。遅延素子３４
は、入力された信号ＣＬＫＡ，ＣＬＫＢを、その振幅が
振幅ＷＢに近づくようにして遅延素子３５に出力する。
同様に、遅延素子３５は、入力された信号を、その振幅
が振幅ＷＢに近づくようにして遅延素子４１に出力す
る。

【００７１】遅延素子３５が出力する信号の振幅は、遅
延素子４１〜４３が出力する信号とほぼ等しくなってい
る。このため、信号ＣＬＫＡ，ＣＬＫＢの振幅ＷＡが、
遅延素子４１〜４３が出力する信号の振幅ＷＢとは異な
っていても、遅延回路４０は、クロック間の位相差が２
π／３である３相のクロックを出力することができる。

【００７２】回路ブロック１５０，１７０においても、
バッファ回路１５２，１７２を遅延回路６０，８０のそ
れぞれに対応して更に備える。回路ブロック１５０，１
７０の構成及び動作は、回路ブロック１３０と同様であ
るので、その説明は省略する。

【００７３】（第１の実施形態の第２の変形例）図８
は、第１の実施形態の第２の変形例に係る多相クロック
伝送回路を有する半導体集積回路のブロック図である。
図８の半導体集積回路は、図１の半導体集積回路におい
て、クロック発生部１０に代えてクロック発生部１１０
を備え、バッファ１０６，１０７，１０８を更に備えた
ものである。クロック発生部１１０は、図１のクロック
発生部１０からバッファ１６を取り除いたものであり、
ＶＣＯ２０が差動信号であるクロックＣＫＤＡ／ＣＫＤ
Ｂを出力している。バッファ１０６〜１０８は、いずれ
もＶＣＯ２０の遅延素子２１等とほぼ同一の特性を有す
るものである。

【００７４】クロック発生部１１０が出力したクロック
ＣＫＤＡ／ＣＫＤＢを伝送する２本の配線は、いずれ
も、回路ブロック３０の遅延回路４０への分岐点と、回
路ブロック５０の遅延回路６０への分岐点とを有してい
る。バッファ１０６は、遅延回路４０への分岐点とクロ
ック発生部１１０との間にあって、信号ＣＫＤＡ，ＣＫ
ＤＢを入力とし、これらの振幅を所定の大きさにして出
力する。バッファ１０７は、遅延回路６０への分岐点と
遅延回路４０への分岐点との間にあって、バッファ１０
６が出力する信号を入力とし、これらの振幅を所定の大
きさにして出力する。バッファ１０８は、回路ブロック
７０の遅延回路８０と遅延回路６０への分岐点との間に
あって、バッファ１０７が出力する信号を入力とし、こ
れらの振幅を所定の大きさにして出力する。

【００７５】バッファ１０６〜１０８が出力する信号
は、クロック発生部１１０が出力する信号ＣＫＤＡ，Ｃ
ＫＤＢと振幅がほぼ等しい。したがって、クロック発生
部１１０と回路ブロック３０，５０又は７０との間の距
離が大きい場合であっても、各回路ブロックの遅延回路
にクロック発生部１１０の出力とほぼ同じ振幅の信号を
供給することができる。

【００７６】接続される配線や負荷によって、バッファ
１０６〜１０８が出力する信号の振幅が信号ＣＫＤＡ，
ＣＫＤＢとは異なるものとなる可能性があるが、バッフ
ァ１０６〜１０８のゲインを調整すれば、これを防ぐこ
とができる。

【００７７】（第１の実施形態の第３の変形例）図９
は、第１の実施形態の第３の変形例に係る多相クロック
伝送回路を有する半導体集積回路のブロック図である。
一般に、制御信号ＢＡを伝送する配線は長く、抵抗が高
いので、制御信号ＢＡはノイズの影響を受けやすい。こ
のため、クロック発生部と回路ブロックとで１段分の遅
延素子の遅延量が一致しなくなることがある。このよう
なことを避けるために、制御信号ＢＡをディジタル化し
て伝送することとする。

【００７８】図９の多相クロック伝送回路は、クロック
発生部２１０と、回路ブロック２３０，２５０，２７０
とを備えている。クロック発生部２１０は、図１のクロ
ック発生部１０において、アナログ−ディジタル変換回
路（ＡＤＣ）１７と、ディジタル−アナログ変換回路
（ＤＡＣ）１８とを更に備えたものである。回路ブロッ
ク２３０，２５０，２７０は、それぞれ図１の回路ブロ
ック３０，５０，７０において、ＤＡＣ２３２，２５
２，２７２を更に備えたものである。

【００７９】クロック発生部２１０において、ＡＤＣ１
７は、ローパスフィルタ１５が出力する制御信号ＢＡを
ディジタル信号に変換し、得られた制御信号ＢＤをＤＡ
Ｃ１８及び各回路ブロックのＤＡＣ２３２，２５２，２
７２に出力する。ＤＡＣ１８は、入力された制御信号Ｂ
Ｄをアナログ信号に変換し、ＶＣＯ２０に出力する。し
たがって、クロック発生部２１０は、クロック発生部１
０とほぼ同様にＰＬＬとして動作する。

【００８０】回路ブロック２３０において、ＤＡＣ２３
２は、ディジタル化された制御信号ＢＤを受け取ってア
ナログ信号に変換し、これを図１の制御信号ＢＡに代え
て遅延回路４０に出力する。同様に、ＤＡＣ２５２，２
７２は、制御信号ＢＤをアナログ信号に変換し、遅延回
路６０，８０にそれぞれ出力する。その他の点について
は、図１の多相クロック伝送回路と同様である。

【００８１】なお、ＶＣＯ２０や遅延回路４０，６０，
８０において、ディジタル信号によって遅延が制御され
る遅延素子を用いてもよく、この場合は、ＤＡＣ１８，
２３２，２５２，２７２は不要となる。

【００８２】また、ローパスフィルタ１５の出力を、デ
ィジタル信号ではなく、電流信号に変換して伝送するよ
うにしてもよい。この場合は、例えば、ＡＤＣ１７に代
えて電圧−電流変換回路を備え、ＤＡＣ１８，２３２，
２５２，２７２に代えて電流−電圧変換回路を備えるこ
ととし、電流信号に変換された制御信号がこれらの電流
−電圧変換回路を経由するようにすればよい。

【００８３】（第１の実施形態の第４の変形例）図１０
は、第１の実施形態の第４の変形例に係る多相クロック
伝送回路におけるクロック発生部３１０のブロック図で
ある。図１の多相クロック伝送回路においては、ＰＬＬ
を有するクロック発生部１０を備えていたが、これに代
えて、図１０のクロック発生部３１０を備えるようにし
てもよい。

【００８４】クロック発生部３１０は、位相比較器（Ｐ
Ｄ）３１３と、チャージポンプ（ＣＰ）３１４と、ロー
パスフィルタ（ＬＰＦ）３１５と、バッファ（ＢＵＦ）
３１６と、クロック生成回路としての遅延回路（ＤＬ）
３２０とを備えている。位相比較器３１３とチャージポ
ンプ３１４とは、位相比較回路として動作する。クロッ
ク発生部３１０の位相比較器３１３と、チャージポンプ
３１４と、ローパスフィルタ３１５と、遅延回路３２０
とは、ＤＬＬ（delay locked loop）を構成している。

【００８５】位相比較器３１３は、入力された参照クロ
ックＲＥＦＣＬＫとＶＣＯ２０が出力する信号との位相
を比較し、位相差に応じた信号をチャージポンプ３１４
に出力する。チャージポンプ３１４は、位相比較回路に
おける比較結果として、位相差に応じた電圧をローパス
フィルタ３１５に出力する。ローパスフィルタ３１５
は、入力された電圧の低周波成分を制御信号ＢＡとして
遅延回路３２０に出力する。

【００８６】遅延回路３２０は、制御信号ＢＡに応じた
遅延を参照クロックＲＥＦＣＬＫに与え、位相比較器３
１３及びバッファ３１６に出力する。ここで、遅延回路
３２０は、バッファ３１６には差動信号を出力する。バ
ッファ３１６は、図１のバッファ１６と同様に動作す
る。また、ローパスフィルタ３１５は、制御信号ＢＡを
遅延回路４０，６０及び８０にも出力する。

【００８７】図１１は、図１０の遅延回路３２０の構成
の例を示す回路図である。遅延回路３２０は、遅延素子
３２１，３２２，３２３と、バッファ３２４，３２６と
を備えている。遅延素子３２１〜３２３は、いずれも図
２の遅延素子２１〜２３と同様のものであり、これらの
いずれにも、制御信号ＢＡが入力されている。遅延素子
３２１〜３２３は、例えば差動バッファであり、これら
は、縦続接続されている。バッファ３２４は、図２のバ
ッファ２４と同様のものである。

【００８８】図１１において、バッファ３２６は、シン
グルエンドの信号である参照クロックＲＥＦＣＬＫを差
動信号に変換して、遅延素子３２１に出力する。遅延素
子３２３は、その出力をバッファ３２４に与える。ま
た、バッファ３２４は、その出力を位相比較器３１３に
与え、例えば遅延素子３２２は、その出力をバッファ３
１６に与える。

【００８９】このように、クロック発生部３１０は、遅
延回路３２０の出力信号の位相が参照クロックＲＥＦＣ
ＬＫの位相と一致するように、制御信号ＢＡを変化させ
て遅延回路３２０をフィードバック制御する。伝送すべ
き多相クロックの周波数が参照クロックＲＥＦＣＬＫと
同じである場合には、クロック発生部３１０を用いるこ
とができる。

【００９０】（第２の実施形態）クロック発生部と回路
ブロックとの間では、両者の距離が大きい場合には、ト
ランジスタの特性のばらつきが生じやすく、電源電位や
グラウンド電位の不一致も生じやすい。このような場合
においても、クロック発生部と回路ブロックとで１段分
の遅延素子の遅延量が一致しなくなることがある。これ
を避けるため、遅延回路に遅延を補正するための回路を
備えることとする。

【００９１】図１２は、本発明の第２の実施形態に係る
多相クロック伝送回路における遅延回路の回路図であ
る。図１２の遅延回路は、図３の遅延回路４０におい
て、遅延素子４１〜４３に代えて遅延素子３４１，３４
２及び３４３を備え、遅延補正回路３４５を更に備えた
ものである。遅延補正回路３４５は、位相比較器（Ｐ
Ｄ）３４６と、チャージポンプ（ＣＰ）３４７と、ロー
パスフィルタ（ＬＰＦ）３４８とを備えている。

【００９２】遅延素子３４１〜３４３は、遅延素子２１
等と同様に、例えば差動バッファであって、いずれも正
入力端子、負入力端子、正出力端子及び負出力端子を備
えている。また、遅延素子３４１〜３４３には、制御信
号ＢＡの他に、遅延補正回路３４５が出力する遅延補正
信号ＤＢＡが入力されている。遅延素子３４１〜３４３
はいずれも、入力端子に入力された信号に対して制御信
号ＢＡ及び遅延補正信号ＤＢＡに応じた遅延を与えて出
力する。遅延素子３４１〜３４３は、図１２のように縦
続接続されている。

【００９３】各遅延素子３４１〜３４３で生じる遅延
は、図３の遅延回路と同様に、クロックＣＬＫＡ／ＣＬ
ＫＢの周期ＴＣＬＫのほぼ１／６となっている。したが
って、遅延素子３４３が出力するクロックＣＫ２Ａ／Ｃ
Ｋ２Ｂは、遅延素子３４１に入力されるクロックＣＬＫ
Ａ／ＣＬＫＢとは位相が約πだけシフトしている。そこ
で、遅延補正回路３４５は、２つのクロックの間の位相
差とπとの間の差に応じて遅延補正信号ＤＢＡを生成し
て遅延素子３４１〜３４３に出力する。

【００９４】位相比較器３４６は、クロックＣＬＫＡ／
ＣＬＫＢと、クロックＣＫ２Ａ／ＣＫ２Ｂを逆位相にし
たものとの間で位相を比較し、位相差に応じた信号をチ
ャージポンプ３４７に出力する。チャージポンプ３４７
は、位相比較器３４６が検出した位相差に応じた電圧を
ローパスフィルタ３４８に出力する。ローパスフィルタ
３４８は、入力された電圧の低周波成分を遅延補正信号
ＤＢＡとして遅延素子３４１〜３４３に出力する。遅延
素子３４１〜３４３は、制御信号ＢＡだけではなく遅延
補正信号ＤＢＡにも応じて、それぞれで生じる遅延を変
化させて、位相比較器３４６が検出する位相差が小さく
なるようにする。

【００９５】図１２の多相クロック伝送回路によると、
クロック発生部が出力する制御信号ＢＡと、遅延回路が
生成したクロックに応じて求められた遅延補正信号ＤＢ
Ａとによって遅延素子を制御する。遅延補正信号ＤＢＡ
が遅延素子にフィードバック制御を行うので、遅延素子
が制御信号ＢＡのみによって制御された場合に生じる遅
延を、遅延補正信号ＤＢＡによって適切な値に補正する
ことができる。したがって、プロセスばらつきや、クロ
ック発生部と回路ブロックとの間における電源電位又は
グラウンド電位の不一致等に起因する遅延素子における
遅延の誤差を補正することが可能となる。

【００９６】（第２の実施形態の変形例）図１３は、第
２の実施形態の変形例に係る多相クロック伝送回路にお
ける遅延回路の回路図である。図１３の遅延回路は、図
１２の遅延回路において、遅延素子３４１〜３４３に代
えて遅延素子４４１，４４２及び４４３を備え、遅延補
正回路３４５に代えて遅延補正回路４４５を備えたもの
である。遅延補正回路４４５は、位相比較器４４６と、
シフトレジスタ（ＳＲＥＧ）４４９とを備えている。位
相比較器４４６は、位相比較器３４６と同様のものであ
る。

【００９７】遅延素子４４１〜４４３は、遅延補正信号
ＤＢＡに代えて、ディジタル信号である遅延補正信号Ｄ
ＢＤが入力されている点の他は、遅延素子３４１〜３４
３と同様のものである。遅延素子４４１〜４４３はいず
れも、入力端子に入力された信号に対して制御信号ＢＡ
及び遅延補正信号ＤＢＤに応じた遅延を与えて出力す
る。遅延補正信号ＤＢＤは、ｎｂビット（ｎｂは自然
数）のディジタル信号であって、ｎｂビットのうちの１
ビットがアクティブになっている（たとえば１ビットの
み“１”、他のビットは“０”）。遅延素子４４１〜４
４３は、アクティブなビットの位置に応じて、予め決め
られた大きさだけ遅延を変化させる。

【００９８】位相比較器４４６は、クロックＣＬＫＡ／
ＣＬＫＢと、クロックＣＫ２Ａ／ＣＫ２Ｂを逆位相にし
たものとの間で位相差を検出し、位相差に応じて信号を
シフトレジスタ４４９に出力する。たとえば、クロック
ＣＫ２Ａ／ＣＫ２Ｂの位相がクロックＣＬＫＡ／ＣＬＫ
Ｂの位相よりも進んでいるときは、右シフトをするよう
に、逆の場合は左シフトをするように指示する信号をシ
フトレジスタ４４９に出力する。

【００９９】シフトレジスタ４４９は、位相比較器４４
６が検出した位相差に応じてアクティブなビットをシフ
トさせ、遅延補正信号ＤＢＤとして遅延素子４４１〜４
４３に出力する。遅延素子４４１〜４４３は、それぞれ
で生じる遅延を変化させて、位相比較器４４６が検出す
る位相差が小さくなるようにする。

【０１００】第２の実施形態及びその変形例において
は、図１２，図１３の遅延回路内の各遅延素子による遅
延は、クロック発生部の各遅延素子による遅延にかなり
近くなるように制御信号ＢＡによって制御されている。
このため、遅延回路内の遅延素子３４１〜３４３等が生
じる遅延を遅延補正信号ＤＢＡ又はＤＢＤによって大幅
に変化させる必要はない。

【０１０１】なお、第２の実施形態及びその変形例にお
いては、入力されたクロックＣＬＫＡ／ＣＬＫＢを、こ
れと位相差がπとなるべきクロックとの間で位相差を検
出する場合について説明したが、位相差が検出可能であ
れば、他の２つのクロックの組み合わせについて位相差
を検出するようにしてもよい。すなわち、クロックＣＬ
ＫＡ／ＣＬＫＢ及び遅延素子３４１〜３４３が出力する
クロックのうちのいずれか２つの間の位相を比較するよ
うにしてもよい。

【０１０２】また、遅延回路において位相差を検出し、
自動的に位相差を補正する場合について説明したが、集
積回路の外部から位相差を制御するようにしてもよい。
すなわち、遅延回路が生成したクロックを集積回路の外
部でモニタし、遅延補正信号を外部から与えるようにし
てもよい。

【０１０３】また、第２の実施形態又はその変形例と、
第１の実施形態の第１〜第４の変形例のいずれかとを組
み合わせるようにしてもよい。

【０１０４】（第３の実施形態）以上の実施形態におい
ては、各回路ブロック内でクロックの周波数と多相のク
ロック間の位相差とを保持するための技術について説明
した。第３の実施形態では、異なる回路ブロック間でク
ロックの位相を合わせるための技術について説明する。
例えば図８のように、クロックＣＫＤＡ／ＣＫＤＢをバ
ッファを用いて各回路ブロックに伝送すると、各回路ブ
ロックに入力されるクロックの位相は一致しないという
問題がある。クロック発生部から各回路ブロックまでの
距離が異なる他、クロックが経由するバッファの数が回
路ブロックによって異なるためである。

【０１０５】図１４は、本発明の第３の実施形態に係る
多相クロック伝送回路を有する半導体集積回路のブロッ
ク図である。図１４において、多相クロック伝送回路
は、図８のクロック発生部１１０と、バッファ５０１，
５０２，５０３，５０４，５０５，５０６，５０７と、
位相補間器５３２，５５２，５７２と、遅延回路５４
０，５６０，５８０とを備えている。

【０１０６】バッファ５０１〜５０７は、遅延素子２１
等とほぼ同様の特性を有するものであり、いずれにも制
御信号ＢＡが入力されている。遅延回路５４０，５６
０，５８０は、それぞれ図１の遅延回路４０，６０，８
０と同様のものである。位相補間器５３２と遅延回路５
４０とは回路ブロック５３０に、位相補間器５５２と遅
延回路５６０とは回路ブロック５５０に、位相補間器５
７２と遅延回路５８０とは回路ブロック５７０に含まれ
ている。回路ブロック５３０，５５０，５７０は、いず
れも、多相クロックを用いて信号処理等を行う。

【０１０７】クロックＣＫＤＡ／ＣＫＤＢを伝送する配
線は、クロック発生部１１０から折り返し点であるバッ
ファ５０４までの第１の部分と、バッファ５０４からク
ロック発生部１１０に向かって設けられた第２の部分と
を有している。第１の部分は、位相補間器５３２，５５
２，５７２のそれぞれへ分岐する分岐点Ａ１，Ａ２，Ａ
３を有し、第２の部分は、位相補間器５３２，５５２，
５７２のそれぞれへ分岐する分岐点Ｂ１，Ｂ２，Ｂ３を
有している。

【０１０８】この配線において、クロック発生部１１０
と分岐点Ａ１との間の区間には、バッファ５０１が設け
られている。分岐点Ａ１とＡ２との間の区間、分岐点Ａ
２とＡ３との間の区間、分岐点Ａ３とＢ３との間の区間
には、バッファ５０２，５０３，５０４がそれぞれ設け
られている。分岐点Ｂ３とＢ２との間の区間、分岐点Ｂ
２とＢ１との間の区間には、バッファ５０５，５０６が
それぞれ設けられている。配線の終端には、バッファ５
０７が接続されている。

【０１０９】隣り合う分岐点Ａ１とＡ２との間の配線の
長さと、これらの分岐点のそれぞれに対応する分岐点Ｂ
１とＢ２との間の配線の長さとは等しい。隣り合う分岐
点Ａ２とＡ３との間の配線の長さと、これらの分岐点の
それぞれに対応する分岐点Ｂ２とＢ３との間の配線の長
さとは等しい。

【０１１０】位相補間器５３２には、分岐点Ａ１から分
岐した配線を経由したクロックと、分岐点Ｂ１から分岐
した配線を経由したクロックとが入力されている。位相
補間器５３２は、これらの２つのクロックがレベルを変
化させる２つのタイミングのほぼ中間の時点において出
力信号のレベルを変化させて、対応する遅延回路５４０
に出力する。

【０１１１】同様に、位相補間器５５２には、分岐点Ａ
２から分岐した配線を経由したクロックと、分岐点Ｂ２
から分岐した配線を経由したクロックとが入力されてい
る。位相補間器５７２には、分岐点Ａ３から分岐した配
線を経由したクロックと、分岐点Ｂ３から分岐した配線
を経由したクロックとが入力されている。位相補間器５
５２，５７２も、位相補間器５３２と同様に動作し、出
力信号を遅延回路５６０，５８０にそれぞれ出力する図
１５は、各分岐点にクロックが到達する時間の例を示す
グラフである。図１５は、図１４の配線上において、座
標ｘと、クロックＣＫＤＡ／ＣＫＤＢのあるレベル変化
が到達する時間との関係を概念的に表している。ｘ軸
は、クロック発生部１１０からバッファ５０４に向かっ
ている。

【０１１２】分岐点Ａ１，Ａ２，Ａ３にクロックのある
レベル変化が到達する時間をそれぞれＴＡ１，ＴＡ２，
ＴＡ３とし、分岐点Ｂ１，Ｂ２，Ｂ３にクロックのその
レベル変化が到達する時間をそれぞれＴＢ１，ＴＢ２，
ＴＢ３とする。時間ＴＡ３と時間ＴＢ３との中間の時点
をＴＭ＝（ＴＡ３＋ＴＢ３）／２とする。

【０１１３】隣り合う分岐点間には、バッファが１個ず
つ存在するので、隣り合う分岐点Ａ１とＡ２との間の区
間と、分岐点Ｂ１とＢ２との間の区間とにおいて、信号
の伝搬に要する時間はほぼ等しい。同様に、隣り合う分
岐点Ａ２とＡ３との間の区間と、分岐点Ｂ２とＢ３との
間の区間とにおいて、信号の伝搬に要する時間はほぼ等
しい。すなわち、図１５において、 ＴＡ２−ＴＡ１＝ＴＢ１−ＴＢ２ …（１） である。

【０１１４】位相補間器５３２の出力にクロックのレベ
ル変化が現れる時間ＴＭ１が、（ＴＡ１＋ＴＢ１）／２
であるときに、位相補間器５５２の出力にクロックのレ
ベル変化が現れる時間ＴＭ２は、（ＴＡ２＋ＴＢ２）／
２である。式（１）の関係から、ＴＭ１＝ＴＭ２が成り
立つ。同様にして、位相補間器５７２の出力にクロック
のレベル変化が現れる時間ＴＭ３について、ＴＭ２＝Ｔ
Ｍ３＝ＴＭが成り立つ。

【０１１５】このように、位相補間器５３２，５５２，
５７２は、いずれも時間ＴＭにおいて出力のレベルを変
化させる。すなわち、位相補間器５３２，５５２，５７
２は、位相がほぼ一致したクロックを出力するので、回
路ブロック５３０，５５０，５７０では、これらの回路
ブロック間における時間差がほとんどない多相クロック
を用いることができる。

【０１１６】また、次のようにしてもよい。すなわち、
位相補間器５３２に関して考えると、分岐点Ａ１からバ
ッファ５０４までの区間と、バッファ５０４から分岐点
Ｂ１までの区間とには、いずれも２個のバッファがあ
る。両区間の配線の長さがほぼ等しいとすると、両区間
においてクロックの伝搬に要する時間がほぼ等しいとい
うことができる。バッファ５０４にそのレベル変化が入
力された時間と、バッファ５０４がそのレベル変化を出
力する時間との中間の時点がＴＭであるとする。このと
き、ＴＭ−ＴＡ１＝ＴＢ１−ＴＭが成り立つので、位相
補間器５３２の出力にクロックのあるレベル変化が現れ
る時間は、（ＴＡ１＋ＴＢ１）／２＝ＴＭとなる。

【０１１７】同様に、位相補間器５５２に関して、分岐
点Ａ２からバッファ５０４までと、バッファ５０４から
分岐点Ｂ２までとでクロックの伝搬に要する時間がほぼ
等しいものとする。すると、ＴＭ−ＴＡ２＝ＴＢ２−Ｔ
Ｍが成り立つので、位相補間器５３２が時間ＴＭに出力
したレベル変化に対応したものが位相補間器５５２の出
力に現れる時間は、（ＴＡ２＋ＴＢ２）／２＝ＴＭとな
る。

【０１１８】また、位相補間器５７２に関して、分岐点
Ａ３からバッファ５０４までと、バッファ５０４から分
岐点Ｂ３までとでクロックの伝搬に要する時間がほぼ等
しいものとする。すると、ＴＭ−ＴＡ３＝ＴＢ３−ＴＭ
が成り立つので、位相補間器５３２が時間ＴＭに出力し
たレベル変化に対応したものが位相補間器５７２の出力
に現れる時間は、（ＴＡ３＋ＴＢ３）／２＝ＴＭとな
る。

【０１１９】このように、位相補間器５３２，５５２，
５７２は、いずれも時間ＴＭにおいて出力のレベルを変
化させる。すなわち、位相補間器５３２，５５２，５７
２は、位相がほぼ一致したクロックを出力する。

【０１２０】なお、バッファ５０１〜５０７を備えてい
ない場合であっても各位相補間器について、２つの分岐
点のそれぞれと折り返し点との間の２区間の配線の長さ
がほぼ等しくなるようにすれば、同様である。

【０１２１】なお、以上の実施形態においては、遅延素
子として差動バッファ用いた例について説明したが、シ
ングルエンド信号用のバッファを用いてもよい。この場
合は、クロックをシングルエンドの信号とする。

【０１２２】また、遅延回路を有する回路ブロックが３
個の場合について説明したが、回路ブロックの数はいく
つであってもよい。

【０１２３】また、本発明の多相クロック伝送回路が出
力するクロックの周波数は、例えば１ＧＨｚであるが、
これ以上の周波数であってもよい。クロックの周波数が
高いほど、本発明によるクロック間のスキューを抑制す
る効果が大きい。特に、クロックの周波数が１ＧＨｚ以
上の場合には大きな効果が得られる。

【０１２４】また、３相のクロックを伝送する場合につ
いて説明したが、２相又は４相以上のクロックを伝送す
ることも、同様にして容易に行うことができる。

【０１２５】

【発明の効果】以上のように、本発明によると、クロッ
ク間のスキューを抑制し、周波数も安定した多相クロッ
クを供給する多相クロック伝送回路を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る多相クロック伝
送回路を有する半導体集積回路のブロック図である。

【図２】図１のＶＣＯの構成の例を示す回路図である。

【図３】図１の遅延回路の構成の例を示す回路図であ
る。

【図４】図１の遅延回路が出力するクロックのタイミン
グ図である。

【図５】第１の実施形態の第１の変形例に係る多相クロ
ック伝送回路を有する半導体集積回路のブロック図であ
る。

【図６】図５のクロック発生部のバッファが出力する信
号、及び遅延回路の遅延素子が出力する信号の振幅の例
を示すグラフである。

【図７】図５の回路ブロックの構成の例を示す回路図で
ある。

【図８】第１の実施形態の第２の変形例に係る多相クロ
ック伝送回路を有する半導体集積回路のブロック図であ
る。

【図９】第１の実施形態の第３の変形例に係る多相クロ
ック伝送回路を有する半導体集積回路のブロック図であ
る。

【図１０】第１の実施形態の第４の変形例に係る多相ク
ロック伝送回路におけるクロック発生部のブロック図で
ある。

【図１１】図１０の遅延回路の構成の例を示す回路図で
ある。

【図１２】本発明の第２の実施形態に係る多相クロック
伝送回路における遅延回路の回路図である。

【図１３】第２の実施形態の変形例に係る多相クロック
伝送回路における遅延回路の回路図である。

【図１４】本発明の第３の実施形態に係る多相クロック
伝送回路を有する半導体集積回路のブロック図である。

【図１５】各分岐点にクロックが到達する時間の例を示
すグラフである。

【符号の説明】

１０，１１０，２１０，３１０ クロック発生部 １３ 位相周波数比較器 １４，３１４ チャージポンプ １５，３１５，３４８ ローパスフィルタ １６，１０６〜１０８，３１６，５０１〜５０７ バッ
ファ １７ アナログ−ディジタル変換器 １８，２３２，２５２，２７２ ディジタル−アナログ
変換器 ２０ 電圧制御発振回路（クロック生成回路） ２１〜２３，３４，３５，４１〜４３，３２１〜３２
３，３４１〜３４３，４４１〜４４３ 遅延素子 ３０，５０，７０ 回路ブロック ４０，６０，８０，５４０，５６０，５８０ 遅延回路 １３２，１５２，１７２ バッファ回路 ３１３ 位相比較器 ３２０ 遅延回路（クロック生成回路） ３４５，４４５ 遅延補正回路 ５３２，５５２，５７２ 位相補間器 ＣＬＫＡ／ＣＬＫＢ，ＣＫＤＡ／ＣＫＤＢ クロック ＢＡ，ＢＤ 制御信号 ＤＢＡ，ＤＢＤ 遅延補正信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BC03 CC02 DD06 DD08 5J001 AA11 BB00 BB14 BB17 BB19 BB20 CC03 DD07 5J039 EE10 EE13 EE24 JJ05 JJ07 JJ18 KK00 KK01 KK13 KK20 KK27 KK28 KK33 MM00

Claims (18)

【特許請求の範囲】
1. 【請求項１】 参照クロックに同期したクロックと、前
   記参照クロックと前記クロックとの間の位相差に応じた
   制御信号とを生成して出力するクロック発生部と、 前記クロックと前記制御信号とに基づいて、多相クロッ
   クを生成して出力する遅延回路とを備え、 前記クロック発生部は、 入力された信号に対して前記制御信号に応じた遅延を与
   えて出力する遅延素子を含んだ、前記参照クロックの周
   波数の整数倍の周波数を有する信号を生成して前記クロ
   ックとして出力するクロック生成回路を有するものであ
   り、 前記遅延回路は、 各々が、入力された信号に対して前記制御信号に応じた
   遅延を与えて出力する、複数の遅延素子が縦続接続さ
   れ、かつ、前記クロックが入力された回路を有し、前記
   複数の遅延素子の各々が出力する信号を、前記多相クロ
   ックを構成する信号として出力するものである多相クロ
   ック伝送回路。
2. 【請求項２】 請求項１に記載の多相クロック伝送回路
   において、 前記クロック発生部は、 前記参照クロックと前記クロック生成回路が出力するク
   ロックとの位相を比較し、得られた比較結果を出力する
   位相比較回路と、前記比較結果の低周波成分を前記制御
   信号として出力するローパスフィルタとを更に有するも
   のであり、 前記クロック生成回路は、 発振することによって前記制御信号に応じた周波数の信
   号を生成して出力するものであり、 前記クロック生成回路と、前記位相比較回路と、前記ロ
   ーパスフィルタとは、ＰＬＬ（phase locked loop）を
   構成していることを特徴とする多相クロック伝送回路。
3. 【請求項３】 請求項１に記載の多相クロック伝送回路
   において、 前記クロック発生部は、 前記参照クロックと前記クロック生成回路が出力するク
   ロックとの位相を比較し、得られた比較結果を出力する
   位相比較回路と、前記比較結果の低周波成分を前記制御
   信号として出力するローパスフィルタとを更に有するも
   のであり、 前記クロック生成回路は、 前記制御信号に応じて前記参照クロックを遅延させて出
   力するものであり、 前記クロック生成回路と、前記位相比較回路と、前記ロ
   ーパスフィルタとは、ＤＬＬ（delay locked loop）を
   構成していることを特徴とする多相クロック伝送回路。
4. 【請求項４】 請求項１に記載の多相クロック伝送回路
   において、 前記クロック生成回路の遅延素子と、前記遅延回路の複
   数の遅延素子とは、ほぼ同一の構成を有するものである
   ことを特徴とする多相クロック伝送回路。
5. 【請求項５】 請求項１に記載の多相クロック伝送回路
   において、 前記クロックは差動信号であり、 前記クロック生成回路及び前記遅延回路における遅延素
   子は差動バッファであることを特徴とする多相クロック
   伝送回路。
6. 【請求項６】 請求項１に記載の多相クロック伝送回路
   において、 前記遅延回路の複数の遅延素子は各々、 入力された信号に対して与える遅延を、前記制御信号に
   加えて遅延補正信号にも従って制御するものであること
   を特徴とする多相クロック伝送回路。
7. 【請求項７】 請求項６に記載の多相クロック伝送回路
   において、 前記遅延回路は、 前記縦続接続された複数の遅延素子の各々が出力する信
   号と、前記クロックとのうちの２つの信号を入力とし、
   前記２信号間の位相差と所定の値との差に応じて前記遅
   延補正信号を生成して出力する遅延補正回路を更に有す
   るものであることを特徴とする多相クロック伝送回路。
8. 【請求項８】 請求項７に記載の多相クロック伝送回路
   において、 前記遅延補正回路は、 前記遅延補正信号をディジタル信号として出力するもの
   であることを特徴とする多相クロック伝送回路。
9. 【請求項９】 請求項６に記載の多相クロック伝送回路
   において、 前記遅延補正信号は、当該多相クロック伝送回路を含む
   半導体集積回路の外から入力されるものであることを特
   徴とする多相クロック伝送回路。
10. 【請求項１０】 請求項１〜９のいずれか１項に記載の
    多相クロック伝送回路において、 前記遅延回路に対応してバッファ回路を更に備え、 前記バッファ回路は、 前記クロックの振幅を所定の大きさにして、対応する遅
    延回路に出力するものであることを特徴とする多相クロ
    ック伝送回路。
11. 【請求項１１】 請求項１０に記載の多相クロック伝送
    回路において、 前記バッファ回路は、 前記遅延回路の遅延素子とほぼ同一の特性を有する遅延
    素子を備えるものであることを特徴とする多相クロック
    伝送回路。
12. 【請求項１２】 請求項１〜９のいずれか１項に記載の
    多相クロック伝送回路において、 前記クロックを伝送する配線の前記遅延回路への分岐点
    と前記クロック発生部との間に、入力信号の振幅を所定
    の大きさにして出力するバッファを更に備えることを特
    徴とする多相クロック伝送回路。
13. 【請求項１３】 請求項１２に記載の多相クロック伝送
    回路において、 前記バッファは、 前記クロック生成回路の遅延素子とほぼ同一の特性を有
    する遅延素子を備えるものであることを特徴とする多相
    クロック伝送回路。
14. 【請求項１４】 請求項１〜９のいずれか１項に記載の
    多相クロック伝送回路において、 前記制御信号をディジタル信号に変換して出力するアナ
    ログ−ディジタル変換回路を更に備えるとともに、ディ
    ジタル信号に変換されて伝送された前記制御信号をアナ
    ログ信号に変換し、前記遅延回路に出力するディジタル
    −アナログ変換回路を前記遅延回路に対応して更に備え
    ることを特徴とする多相クロック伝送回路。
15. 【請求項１５】 請求項１に記載の多相クロック伝送回
    路において、 前記遅延回路を複数備えるとともに、前記複数の遅延回
    路の各々に対応して複数の位相補間器を更に備え、 前記クロックを伝送する配線は、前記クロック発生部か
    ら折り返し点までの第１の部分と、前記折り返し点から
    前記クロック発生部に向かって設けられた第２の部分と
    を有し、かつ、前記位相補間器毎に、その位相補間器へ
    分岐する第１及び第２の分岐点をそれぞれ前記第１及び
    第２の部分に有するものであり、 前記複数の位相補間器のそれぞれは、 前記第１及び第２の分岐点のそれぞれから分岐した配線
    を経由した２信号を入力とし、前記２信号がそれぞれレ
    ベルを変化させる２つのタイミングのほぼ中間の時点に
    おいて出力信号のレベルを変化させて、対応する遅延回
    路に前記クロックとして出力するものであり、 前記第１の分岐点のうち、隣り合う２つのものの間の区
    間と、前記第２の分岐点のうち、これらの第１の分岐点
    に対応する２つのものの間の区間とにおいて、信号の伝
    搬に要する時間がほぼ等しくなるように構成されている
    ことを特徴とする多相クロック伝送回路。
16. 【請求項１６】 請求項１５に記載の多相クロック伝送
    回路において、 前記第１の分岐点のうち、隣り合う２つのものの間の区
    間と、前記第２の分岐点のうち、これらの第１の分岐点
    に対応する２つのものの間の区間とに、同数のバッファ
    を更に備えていることを特徴とする多相クロック伝送回
    路。
17. 【請求項１７】 請求項１５に記載の多相クロック伝送
    回路において、 前記第１の分岐点のうち、隣り合う２つのものの間の配
    線の長さと、前記第２の分岐点のうち、これらの第１の
    分岐点に対応する２つのものの間の配線の長さとがほぼ
    等しいことを特徴とする多相クロック伝送回路。
18. 【請求項１８】 参照クロックに同期したクロックと、
    前記参照クロックと前記クロックとの間の位相差に応じ
    た制御信号とを求めるクロック発生ステップと、 前記クロックと前記制御信号とに基づいて、多相クロッ
    クを求める遅延ステップとを備え、 前記クロック発生ステップは、 入力された信号に対して前記制御信号に応じた遅延を与
    えて出力する遅延素子を用い、前記参照クロックの周波
    数の整数倍の周波数を有する信号を前記クロックとして
    求めるものであり、 前記遅延ステップは、 各々が、入力された信号に対して前記制御信号に応じた
    遅延を与えて出力する、複数の遅延素子が縦続接続さ
    れ、かつ、前記クロックが入力された回路を用い、前記
    複数の遅延素子の各々が出力する信号を、前記多相クロ
    ックを構成する信号として求めるものである多相クロッ
    ク伝送方法。