JP4371531B2 - 遅延同期回路 - Google Patents
遅延同期回路 Download PDFInfo
- Publication number
- JP4371531B2 JP4371531B2 JP2000106459A JP2000106459A JP4371531B2 JP 4371531 B2 JP4371531 B2 JP 4371531B2 JP 2000106459 A JP2000106459 A JP 2000106459A JP 2000106459 A JP2000106459 A JP 2000106459A JP 4371531 B2 JP4371531 B2 JP 4371531B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- signal
- clock
- logic
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003111 delayed effect Effects 0.000 claims description 26
- 230000010355 oscillation Effects 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 6
- 238000005192 partition Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 15
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の遅延同期回路（Delay Locked Loop ; 以下、DLLと称する）に関し、より詳しくは、回路を広範囲に動作させて、ラッキングタイム（Locking time）及び性能を向上させた遅延同期回路に関する。
【０００２】
【従来の技術】
一般に、ラムバスＤＲＡＭ（Rambus DRAM ）、シンクロナスＤＲＡＭ（Synchronous DRAM）、シンクリンクＤＲＡＭ（Synchlink DRAM）及びＤＤＲＤＲＡＭ（Double Data Rate DRAM ）等のような高速の半導体メモリ装置は、外部クロック信号を入力し、これを内部回路で用いられる内部クロック信号に変換して使用している。しかし、内部回路で用いられる内部クロック信号は、物理的な側面における遅延等のため、外部より入力される外部クロック信号と位相差が発生することになる。従って、従来の半導体メモリ装置では、遅延同期回路を用いて外部クロック信号と内部クロック信号との間に発生する位相差を除去することで、セットアップタイムとホールドタイムなどの問題を解決している。
【０００３】
図１は、従来のＤＤＲＤＲＡＭで用いられる同期回路ＤＬＬのブロック横成図であり、入力信号を一定時間遅延させて次段に出力する遅延チェーン構造からなる多数の遅延回路部１０と、前記多数の遅延回路部１０の何れかを選択するための選択制御信号ｓｅｌを前記多数の遅延回路１０に各々発生するシフトレジスタ１２とを備えてなる。
【０００４】
図２は図１に示した遅延回路部１０の回路構成図であり、前記シフトレジスタ１２より出力された選択制御信号ｓｅｌ及び入力信号ｉｎｐｕｔを入力にしてナンド演算した信号を出力するナンドゲートＮＡＮＤ1と、電源電圧Ｖｃｃ信号と前記ナンドゲートＮＡＮＤ１の出力信号を入力にしてナンド演算した信号を出力するナンドゲートＮＡＮＤ２と、前記ナンドゲートＮＡＮＤ２の出力信号を反転させて出力するインバーターＩＶ１とを備えてなる。
【０００５】
前記遅延同期回路より出力されたクロック信号は、前記シフトレジスタ１２によって選択された遅延回路部１０より右に連結した他の遅延回路部を順次通過してから発生する。よって、前記遅延同期回路における最小遅延時間は、一つの遅延回路部１０を通過する時間となり、最大遅延時間は全ての遅延回路部１０を通過する時間となる。
【０００６】
図３は図１に示した遅延同期回路の遅延ライン特性を示したグラフであり、前記遅延回路部１０が１２８個からなる場合の例を示している。
【０００７】
前記グラフに示すように、前記遅延回路部１０が１２８個からなる場合では遅延ラインの線形性が極めて優秀である。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１に示した遅延同期回路よりも動作を広範囲にするには、前記遅延回路部１０が１２８個よりも多い数の遅延回路部が必要なので、設計面積に制限がある。
【０００９】
また、前記遅延同期回路は、同期信号の正確度を高めるために前記遅延回路部１０を最大限に低減しても、一つの遅延回路部１０以下には不可能であるため、性能の良い遅延同期回路ＤＬＬを具現するには限界があるという問題点もある。
【００１０】
図４は従来のシンクリンクＤＲＡＭで用いられた遅延同期回路のブロック構成図であり、遅延チェーン構造からなる多数の遅延回路部２０と、前記遅延回路部２０の各々の出力信号を入力され、その何れかを選択して単一出力信号を発生させるマルチプレクサ２２とを備えてなる。
【００１１】
図５は図４に示した遅延回路部２０の構成図であり、電流ミラー構造と差動増幅器とからなる。
図示のように、前記遅延回路部２０は、制御信号Ｃｔｒｌｐがロジックローに、制御信号Ｃｔｒｌｎがロジックハイに印加されると、伝達ゲートＴＭ１及びＴＭ２を通して電源電圧Ｖｃｃが印加され、ＮＭＯＳトランジスタＮ３を通して接地電圧Ｖｓｓにカレントパスｐａｔｈが形成されて動作を始める。このとき、ＮＭＯＳトランジスタＮ１及びＮ２に各々入力信号ＩＮｐ及びＩＮｎを入力すると、前記遅延回路部２０は入力された２個の入力信号ＩＮｐ及びＩＮｎの電圧レベルの大きさにより差動増幅された信号を各々出力端子ＯＵＴｎ及びＯＵＴｐに出力する。
【００１２】
図６は図４に示した遅延同期回路の遅延ライン特性を示したグラフである。
【００１３】
図４に示した遅延同期回路ＤＬＬは、遅延ラインによる全体遅延時間が、入力クロックの一周期Ｔｃｙｃｌｅに合うように調整され、もし、前記遅延回路部２０が３２個からなる場合、３２個の基準クロックの何れかを前記マルチプレクサ２２が選択するように動作する。
【００１４】
前記構成を持つ遅延同期回路は、多数の前記遅延回路部２０の設計時、最小周期と最大周期を考慮すべきであるから、設計上で制限がある。
【００１５】
また、前記遅延同期回路は、６ビットデジタル−アナログ変換器（Digitalt to Analog Converter；ＤＡＣ）を使用する場合、動作範囲（最大遅延時間−最小遅延時間）が１０ｎｓとすれば、一ステップ当たり動く遅延時間は１０ｎｓ／６４ｓｔｅｐ＝１５６．２５ｐｓとなる。
【００１６】
しかし、線形性の劣る部分、すなわち最小遅延近くでは、ＤＡＣによるステップ当たり動く遅延時間が最大遅延近くでのそれに比べて１０倍以上と差異が発生する。この様な現象は、図６に示した遅延ライン特性のグラフの接線傾きから分かる。
【００１７】
従って、図４に示した従来の遅延同期回路ＤＬＬは、動作範囲を大きく低減すれば非常に優秀な線形性を維持できるという長所があるが、そうでない場合は線形性の問題が発生し、かつその効率も抵下するという短所がある。
【００１８】
図７は従来のラムバスＤＲＡＭで用いられた遅延同期回路のブロック構成図であり、入力クロックの半周期に合うように動作する４個の遅延回路部３０と、前記各遅延回路部３０より各々二つの出力信号を入力され、この中の二つの信号を選択するマルチプレクサ３２と、前記マルチプレクサ３２より差等的に入力される二つの信号の中の一つを選択して最終クロック信号として出力する位相混合器３４とを備えてなる。
【００１９】
図８は図７に示した遅延回路部及び位相混合器の関係を示すブロック構成図であり、クロック入力信号Ｉｎｐｕｔと、このクロック入力信号Ｉｎｐｕｔが二つのアンプ３５を通して出力された固定遅延時間を持つクロック信号とを入力として、この入力信号を混合した信号を出力する位相混合器３４からなる。
【００２０】
前記位相混合器３４は、差等制御電流により二入力信号を混合した信号を出力段に送ることになる。
【００２１】
図９に示した遅延ライン特性のグラフから分かるように、前記遅延回路部３０は、Ｉｆａｓｔ電流が最大でＩｓｌｏｗ電流が最小であれば、前記アンプ３５を通して遅延されず前記位相混合部３４に直接入力されたクロック信号を出力し、反対にＩｆａｓｔ電流が最小でＩｓｌｏｗ電流が最大であれば、前記アンプ３５を通して遅延されて入力されたクロック信号を出力する。そして、前記Ｉｆａｓｔ電流及びＩｓ１ｏｗ電流が同じであれば、直接入力されたクロック信号と遅延されたクロック信号との中間位相のクロック信号を出力する。
【００２２】
ここで、前記差等制御電流は８ビットＤＡＣで調整されるが、動作範囲を２５６ステップに分けるとステップ当たり動く遅延量になる。よって、動作範囲が広くなるほど一ステップ当たり動く遅延も大きくなる。このため、所望の性能から遠くなることになる。
【００２３】
また、図８の遅延回路部３０は、前記遅延されたクロック信号を作るアンプ３５及びキヤパシタＣ１、Ｃ２により動作範囲が決定されるため、低速動作の場合、回路を設計するのに限界があるという問題点が発生する。
【００２４】
本発明は前記問題点を解決するためになされたもので、本発明の目的は、既存のアナログタイプの遅延素子を持つ遅延同期回路ＤＬＬに、追加にデジタル遅延素子を用いて広範囲に動作させて、ラッキングタイム（Locking time）及び性能を向上させた遅延同期回路を提供することにある。
【００２５】
【課題を解決するための手段】
前記目的を達成するために、本発明による遅延同期回路は、外部クロック信号を入力して所定時間遅延させ、第１及び第２論理区間を有するクロック遅延信号を出力する第１遅延手段と、前記クロック遅延信号の第１論理区間で、該第１論理区間に対して十分短い周期を持つ第１パルス信号を発生する第１発振手段と、前記クロック遅延信号の第２論理区間で、該第２論理区間に対して十分短い周期を持つ第２パルス信号を発生する第２発振手段と、前記クロック遅延信号の第１論理区間の開始区間から前記第１パルス信号の一周期だけ順次遅延させたパルス信号を２分周して前記クロック遅延信号の２倍の周期を持つ多数のパルス信号を順次発生する第２遅延手段と、前記クロック遅延信号の第２論理区間の開始区間から前記第２パルス信号の一周期だけ順次遅延させたパルス信号を２分周して前記クロック遅延信号の２倍の周期を持つ多数のパルス信号を順次発生する第３遅延手段と、前記第２及び第３遅延手段より発生した多数のパルス信号のうち、各々同じ遅延時間を持つ二つのパルス信号を選択して出力する選択手段と、前記選択手段より出力された二つのパルス信号を組み合わせ、前記外部クロック信号と同じ周期を持つ内部クロック信号を発生する論理手段と、前記外部クロック信号及び前記内部クロック信号を入力して位相を検出した信号を出力する位相検出手段と、前記位相検出手段の出力信号を入力して、前記第１遅延手段、前記第１及び第２発振手段、並びに前記選択手段の動作を各々制御する信号と、前記第２及び第３遅延手段にリセットする信号とを発生する制御手段と、を備えることを特徴とする。
【００２６】
本発明の実施例による遅延同期回路において、前記第１論理区間はロジックハイレベルを持つ区間で、前記第２論理区間はロジックローレベルを持つ区間であることを特徴とする。
【００２７】
本発明の実施例による遅延同期回路において、前記第２遅延手段は、前記クロック遅延信号の第１論理区間で動作し、前記クロック遅延信号を前記第１パルス信号の一周期ずつ順次遅延させたパルス信号を発生する多数のＤ−フリップフロップと、前記制御手段から発生したリセット信号によりリセットされ、前記クロック遅延信号の第１論理区間の開始区間から前記第１パルス信号の一周期だけ順次遅延されて出力された前記Ｄ−フリップフロップのパルス信号を２分周して２倍の周期を持つパルス信号を発生する多数のＴ−フリップフロップとからなることを特徴とする。
【００２８】
本発明の実施例による遅延同期回路において、前記第３遅延手段は、前記クロック遅延信号の第２論理区間で動作し、前記クロック遅延信号を前記第２パルス信号の一周期ずつ順次遅延させたパルス信号を発生する多数のＤ−フリップフロップと、前記制御手段から発生したリセット信号によりリセットされ、前記クロック遅延信号の第２論理区間の開始区間から前記第２パルス信号の一周期だけ順次遅延されて出力された前記Ｄ−フリップフロップのパルス信号を２分周して２倍の周期を持つパルス信号を発生する多数のＴ−フリップフロップとからなることを特徴とする。
【００２９】
本発明の実施例による遅延同期回路において、前記選択手段はマルチプレクサ回路からなることを特徴とする。
【００３０】
本発明の実施例による遅延同期回路において、前記論理手段はエクスクルーシブオアゲートからなることを特徴とする。
【００３１】
本発明の実施例による遅延同期回路において、前記第１及び第２発振手段は電圧制御発振器であることを特徴とする。
【００３２】
【発明の実施の形態】
以下、添付の図面に基づき、本発明を詳細に説明する。
また、実施例を説明するための全ての図面において、同一機能を持つ部分には同一符号を付いてその説明は省略する。
【００３３】
図１０は本発明による遅延同期回路のブロック構成図であり、外部クロック信号ｅｘｔＣＬＫを入力して一定時間遅延させたクロック信号ｄｅｌａｙ ＣＬＫを出力する第１遅延手段４２０と、前記クロック遅延信号ｄｅｌａｙ ＣＬＫの第１論理区間で、一定周期を持つ第１パルス信号を発生する第１発振手段４３０と、前記クロック遅延信号ｄｅｌａｙ ＣＬＫの第２論理区間で、一定周期を持つ第２パルス信号を発生する第２発振手段４４０と、前記クロック遅延信号ｄｅｌａｙ ＣＬＫの第１論理区間の開始区間から前記第１パルス信号の一周期だけ順次遅延させた、前記クロック遅延信号の２倍の周期を持つ多数のパルス信号を順次発生する第２遅延手段４５０と、前記クロック遅延信号ｄｅｌａｙ ＣＬＫの一周期に当該クロック信号を半周期ずつ出力し、前記クロック遅延信号の第２論理区間の開始区間から前記第２パルス信号の一周期だけ遅延させた多数のパルス信号を順次発生する第３遅延手段４６０と、前記第２及び第３遅延手段４５０、４６０より発生した多数のクロック信号のうち、各々同じ遅延時間を持つ二つのクロック信号を選択して出力する選択手段４７０と、前記選択手段４７０より出力された二つのクロック信号を組み合わせ、前記外部クロック信号ｅｘｔ ＣＬＫと同じ周期を持つ内部クロック信号ｉｎｔ ＣＬＫを発生する論理手段４８０と、前記外部クロック信号ｅｘｔ ｃＬＫ及び前記内部クロック信号ｉｎｔＣＬＫを入力されて位相を検出した信号を出力する位相検出手段４００と、前記位相検出手段４００の出力信号を入力して、前記第１遅延手段４２０、前記第１及び第２発振手段４３０、４４０、並びに前記選択手段４７０の動作を各々制御する信号と、前記第２及び第３遅延手段４５０、４６０にリセットする信号とを発生する制御手段４１０とを含んでなる。
【００３４】
ここで、前記第１及び第２発振手段４３０、４４０では、電圧制御発振器（Voltage Controled Oscillater；ＶＣＯ）を用いる。
【００３５】
そして、前記第２及び第３遅延手段４５０、４６０は、各々前記第１及び第２発振手段４３０、４４０から出力された各々のクロック信号の周期だけの位相遅延をなし、相互直列連結した多数のデジタル遅延素子４１〜４ｎ、５１〜５ｎを備えてなり、前記デジタル遅延素子４１〜４ｎ、５１〜５ｎは、前段に連結した第１及び第２発振手段４３０、４４０の出力信号及び前記第１遅延手段４２０の出力信号により活性化が制御され、入力されたクロック信号を一定周期（ここでは、前記ＶＣＯで出力されるクロック信号の１周期）分ずつ追加に位相遅延させて、後段に連結したデジタル遅延素子の入力段に伝達するＤ−フリップフロップと、前記制御手段４１０から出力されるリセット信号ｒｅｓｅｔの制御下で、前記Ｄ−フリップフロツプの出力信号を入力されて２倍の周期の信号を出力するＴ−フリップフロップとを備えてなる。
【００３６】
また、前記選択手段４７０はマルチプレクサを用い、前記論理手段４８０はエクスクルーシブオアゲート（exclusive-OR gate：Ｘ−ＯＲ）を用いる。
【００３７】
図１１（ａ）乃至図１１（ｌ）は本発明による遅延同期回路の動作タイミング図であり、以下、同図を参照して本発明の動作を詳細に説明する。
【００３８】
まず、制御手段４１０の一側出力信号のリセット信号ｒｅｓｅｔにより第２及び第３遅延手段４５０、４６０をなす各々のＴ−フリップフロツプの出力信号Ｑｄ１〜Ｑｄｎ、Ｑｄｂ１〜Ｑｄｂｎはロー状態に初期化する。その後、外部から印加されるクロック信号ｅｘｔ ＣＬＫがアナログ型遅延素子からなる第１遅延手段４２０によって所定時間だけ遅延されたクロック信号ｄｅｌａｙ ＣＬＫを図１１（ａ）に示したように発生させる。
【００３９】
このとき、前記第１遅延手段４２０をなすアナログ型遅延素子は、遅延の加減範囲が非常に小さいし、その大きさは前記第１及び第２発振手段４３０、４４０で用いられる電圧制御発振器ＶＣＯが最大周波数を出力する時の１周期Ｔ分の大きさで設計される。
【００４０】
それで、前記遅延されたクロック信号ｄｅｌａｙ ＣＬＫが、ハイの時、図１０の上に位置した第１発振手段４３０と前記第２遅延手段４５０とが動作することになり、反対にローの時、その下に位置した第２発振手段４４０と前記第３遅延手段４６０とが動作することになる。
【００４１】
すなわち、図１１（ａ）に示した遅延クロック信号ｄｅｌａｙ ＣＬＫがハイの区間ｔ１では、第１発振手段４３０が活性化されながら、図１１（ｂ）に示したように、前記遅延クロック信号ｄｅｌａｙ ＣＬＫのハイの区間の間に一定周期Ｔを持つパルス信号を発生させる。
【００４２】
その後、前記第１発振手段４３０の出力信号を印加されて動作する第２遅延手段４５０内に、Ｄ−フリップフロップＤ−ＦＦが動作しながら、前記図１１（ｂ）に示した第１発振手段の出力信号の周期だけの位相遅延を追加して、クロックの立ち上がりエッジ部で電位を遷移させることになる。このように遷移されたハイレベルのＤ−フリップフロップＤ−ＦＦの出力信号Ｑ１〜Ｑｎは、前記図１１（ｂ）に示した遅延クロック信号ｄｅｌａｙ ＣＬＫがローに遷移される時点でローレベルになる。
【００４３】
一方、図１１（ａ）に示した遅延クロック信号ｄｅｌａｙ ＣＬＫがローの区間ｔ２では、第２発振手段４４０が活性化されながら、図１１（ｃ）に示したように、前記遅延クロック信号ｄｅｌａｙ ＣＬＫのローの区間の間に一定周期Ｔを持つパルス信号を発生させる。
【００４４】
これにより、前記第２発振手段４４０の出力信号を印加されて動作する第３遅延手段４６０内に、Ｄ−フリップフロツプが動作しながら、前記図１１（ｃ）に示した第２発振手段４４０の出力信号の１周期だけの位相遅延を追加して、クロックの立ち上がりエッジ部で電位を遷移させることになる。このように遷移されたハイレベルのＤ−フリップフロツプＤ−ＦＦの出力信号Ｑｂ１〜Ｑｂｎは、前記図１１（ａ）に示した遅延クロック信号ｄｅｌａｙ ＣＬＫが更にハイに遷移される時点でローレベルになる。
【００４５】
前記Ｄ−フリップフロツプの出力信号Ｑ１〜Ｑｎ、Ｑｂ１〜Ｑｂｎでは、その周期が図１１（ａ）に示した遅延クロック信号の周期と同一で、位相は前段に連結した各発振手段４３０または４４０で発生される内部遅延にその出力信号のＮ周期分ずつ遅延が追加された信号を出力することになる。この時、デューテイ（ｄｕｔｙ）比の差異が大きいという特性を持つ。
【００４６】
次に、図１１（ｄ）乃至図１１（ｆ）、及び図１１（ｇ）乃至図１１（ｉ）に各々示した、各遅延手段４５０、４６０内のＤ−フリップフロツプの出力信号Ｑ１〜Ｑｎ、Ｑｂ１〜Ｑｂｎは、各々後段に連結したＴ−フリップフロツプに入力されてその位相を反転させ、これにより、周期の前記遅延されたクロック信号に比べて２倍の信号を発生させることになる。この時に発生する信号はそのデューテイ比が５０％のクロック信号である。
【００４７】
最後に、前記第２及び第３遅延手段４５０、４６０内のＴ−フリップフロップから出力される多数の信号は、後段の選択手段４７０によって同一位相遅延を持つ一対の信号が選択される。このとき、図１１（ｊ）及び図１１（ｋ）に示した様に、２個のデジタル遅延素子４１と４２及び５１と５２によって発生されたＱｄ２及びＱｄｂ２信号対が選択されたとすれば、後段の論理手段４８０をなすエクスクルーシブオアＸ−ＯＲから出力される最終内部基準クロック信号ｉｎｔ ＣＬＫは図１１（ｌ）に示したように、外部から入力されるクロック信号ｅｘｔＣＬＫと同一周期を持つ信号となる。
【００４８】
【発明の効果】
以上説明した様に、本発明による遅延同期回路によれば、外部入力クロック信号を発振手段によって多様な位相のクロック信号を発生させることで、任意に位相を決定できるだけでなく、Ｎ周期だけの位相移動もマルチプレクサの選択により可能となる。これにより、外部入力クロック信号に合せるべき位相を早く検出でき、また動作範囲も前記発振手段から出力されるクロック信号により調整可能となり、既存の優秀な性能をそのまま維持しながら、動作範囲を広範囲にすることができるという効果がある。
【００４９】
また、マルチプレクサを調整して、大きなデューテイエラーの訂正も可能であるという効果もある。
【００５０】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】従来のＤＤＲで用いられた遅延同期回路のブロック構成図である。
【図２】図１に示した遅延回路部の回路構成図である。
【図３】図１に示した遅延同期回路の遅延ライン特性を示すグラフである。
【図４】従来のシンクリンクＤＲＡＭで用いられた遅延同期回路のブロック構成図である。
【図５】図４に示した遅延回路部の回路構成図である。
【図６】図４に示した遅延同期回路の遅延ライン特性を示すグラフである。
【図７】従来のラムバスＤＲＡＭで用いられた遅延同期回路のブロック構成図である。
【図８】図７に示した遅延回路部及び位相混合器の関係を示すブロック構成図である。
【図９】図７に示した遅延同期回路の遅延ライン特性を示すグラフである。
【図１０】本発明による遅延同期回路のブロック構成図である。
【図１１】（ａ）〜（ｌ）は、本発明による遅延同期回路の動作タイミング図である。
【符号の説明】
１２： シフトレジスタ
１０、２０、３０： 遅延回路部
２２、３２： マルチプレックサ
３４： 位相混合器
３５： アンプ
４００： 位相検出手段
４１０： 制御手段
４２０、４５０、４６０： 遅延手段
４３０、４４０： 発振手段
４７０： 選択手段
４８０： 論理手段
【発明の属する技術分野】
本発明は半導体メモリ装置の遅延同期回路（Delay Locked Loop ; 以下、DLLと称する）に関し、より詳しくは、回路を広範囲に動作させて、ラッキングタイム（Locking time）及び性能を向上させた遅延同期回路に関する。
【０００２】
【従来の技術】
一般に、ラムバスＤＲＡＭ（Rambus DRAM ）、シンクロナスＤＲＡＭ（Synchronous DRAM）、シンクリンクＤＲＡＭ（Synchlink DRAM）及びＤＤＲＤＲＡＭ（Double Data Rate DRAM ）等のような高速の半導体メモリ装置は、外部クロック信号を入力し、これを内部回路で用いられる内部クロック信号に変換して使用している。しかし、内部回路で用いられる内部クロック信号は、物理的な側面における遅延等のため、外部より入力される外部クロック信号と位相差が発生することになる。従って、従来の半導体メモリ装置では、遅延同期回路を用いて外部クロック信号と内部クロック信号との間に発生する位相差を除去することで、セットアップタイムとホールドタイムなどの問題を解決している。
【０００３】
図１は、従来のＤＤＲＤＲＡＭで用いられる同期回路ＤＬＬのブロック横成図であり、入力信号を一定時間遅延させて次段に出力する遅延チェーン構造からなる多数の遅延回路部１０と、前記多数の遅延回路部１０の何れかを選択するための選択制御信号ｓｅｌを前記多数の遅延回路１０に各々発生するシフトレジスタ１２とを備えてなる。
【０００４】
図２は図１に示した遅延回路部１０の回路構成図であり、前記シフトレジスタ１２より出力された選択制御信号ｓｅｌ及び入力信号ｉｎｐｕｔを入力にしてナンド演算した信号を出力するナンドゲートＮＡＮＤ1と、電源電圧Ｖｃｃ信号と前記ナンドゲートＮＡＮＤ１の出力信号を入力にしてナンド演算した信号を出力するナンドゲートＮＡＮＤ２と、前記ナンドゲートＮＡＮＤ２の出力信号を反転させて出力するインバーターＩＶ１とを備えてなる。
【０００５】
前記遅延同期回路より出力されたクロック信号は、前記シフトレジスタ１２によって選択された遅延回路部１０より右に連結した他の遅延回路部を順次通過してから発生する。よって、前記遅延同期回路における最小遅延時間は、一つの遅延回路部１０を通過する時間となり、最大遅延時間は全ての遅延回路部１０を通過する時間となる。
【０００６】
図３は図１に示した遅延同期回路の遅延ライン特性を示したグラフであり、前記遅延回路部１０が１２８個からなる場合の例を示している。
【０００７】
前記グラフに示すように、前記遅延回路部１０が１２８個からなる場合では遅延ラインの線形性が極めて優秀である。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１に示した遅延同期回路よりも動作を広範囲にするには、前記遅延回路部１０が１２８個よりも多い数の遅延回路部が必要なので、設計面積に制限がある。
【０００９】
また、前記遅延同期回路は、同期信号の正確度を高めるために前記遅延回路部１０を最大限に低減しても、一つの遅延回路部１０以下には不可能であるため、性能の良い遅延同期回路ＤＬＬを具現するには限界があるという問題点もある。
【００１０】
図４は従来のシンクリンクＤＲＡＭで用いられた遅延同期回路のブロック構成図であり、遅延チェーン構造からなる多数の遅延回路部２０と、前記遅延回路部２０の各々の出力信号を入力され、その何れかを選択して単一出力信号を発生させるマルチプレクサ２２とを備えてなる。
【００１１】
図５は図４に示した遅延回路部２０の構成図であり、電流ミラー構造と差動増幅器とからなる。
図示のように、前記遅延回路部２０は、制御信号Ｃｔｒｌｐがロジックローに、制御信号Ｃｔｒｌｎがロジックハイに印加されると、伝達ゲートＴＭ１及びＴＭ２を通して電源電圧Ｖｃｃが印加され、ＮＭＯＳトランジスタＮ３を通して接地電圧Ｖｓｓにカレントパスｐａｔｈが形成されて動作を始める。このとき、ＮＭＯＳトランジスタＮ１及びＮ２に各々入力信号ＩＮｐ及びＩＮｎを入力すると、前記遅延回路部２０は入力された２個の入力信号ＩＮｐ及びＩＮｎの電圧レベルの大きさにより差動増幅された信号を各々出力端子ＯＵＴｎ及びＯＵＴｐに出力する。
【００１２】
図６は図４に示した遅延同期回路の遅延ライン特性を示したグラフである。
【００１３】
図４に示した遅延同期回路ＤＬＬは、遅延ラインによる全体遅延時間が、入力クロックの一周期Ｔｃｙｃｌｅに合うように調整され、もし、前記遅延回路部２０が３２個からなる場合、３２個の基準クロックの何れかを前記マルチプレクサ２２が選択するように動作する。
【００１４】
前記構成を持つ遅延同期回路は、多数の前記遅延回路部２０の設計時、最小周期と最大周期を考慮すべきであるから、設計上で制限がある。
【００１５】
また、前記遅延同期回路は、６ビットデジタル−アナログ変換器（Digitalt to Analog Converter；ＤＡＣ）を使用する場合、動作範囲（最大遅延時間−最小遅延時間）が１０ｎｓとすれば、一ステップ当たり動く遅延時間は１０ｎｓ／６４ｓｔｅｐ＝１５６．２５ｐｓとなる。
【００１６】
しかし、線形性の劣る部分、すなわち最小遅延近くでは、ＤＡＣによるステップ当たり動く遅延時間が最大遅延近くでのそれに比べて１０倍以上と差異が発生する。この様な現象は、図６に示した遅延ライン特性のグラフの接線傾きから分かる。
【００１７】
従って、図４に示した従来の遅延同期回路ＤＬＬは、動作範囲を大きく低減すれば非常に優秀な線形性を維持できるという長所があるが、そうでない場合は線形性の問題が発生し、かつその効率も抵下するという短所がある。
【００１８】
図７は従来のラムバスＤＲＡＭで用いられた遅延同期回路のブロック構成図であり、入力クロックの半周期に合うように動作する４個の遅延回路部３０と、前記各遅延回路部３０より各々二つの出力信号を入力され、この中の二つの信号を選択するマルチプレクサ３２と、前記マルチプレクサ３２より差等的に入力される二つの信号の中の一つを選択して最終クロック信号として出力する位相混合器３４とを備えてなる。
【００１９】
図８は図７に示した遅延回路部及び位相混合器の関係を示すブロック構成図であり、クロック入力信号Ｉｎｐｕｔと、このクロック入力信号Ｉｎｐｕｔが二つのアンプ３５を通して出力された固定遅延時間を持つクロック信号とを入力として、この入力信号を混合した信号を出力する位相混合器３４からなる。
【００２０】
前記位相混合器３４は、差等制御電流により二入力信号を混合した信号を出力段に送ることになる。
【００２１】
図９に示した遅延ライン特性のグラフから分かるように、前記遅延回路部３０は、Ｉｆａｓｔ電流が最大でＩｓｌｏｗ電流が最小であれば、前記アンプ３５を通して遅延されず前記位相混合部３４に直接入力されたクロック信号を出力し、反対にＩｆａｓｔ電流が最小でＩｓｌｏｗ電流が最大であれば、前記アンプ３５を通して遅延されて入力されたクロック信号を出力する。そして、前記Ｉｆａｓｔ電流及びＩｓ１ｏｗ電流が同じであれば、直接入力されたクロック信号と遅延されたクロック信号との中間位相のクロック信号を出力する。
【００２２】
ここで、前記差等制御電流は８ビットＤＡＣで調整されるが、動作範囲を２５６ステップに分けるとステップ当たり動く遅延量になる。よって、動作範囲が広くなるほど一ステップ当たり動く遅延も大きくなる。このため、所望の性能から遠くなることになる。
【００２３】
また、図８の遅延回路部３０は、前記遅延されたクロック信号を作るアンプ３５及びキヤパシタＣ１、Ｃ２により動作範囲が決定されるため、低速動作の場合、回路を設計するのに限界があるという問題点が発生する。
【００２４】
本発明は前記問題点を解決するためになされたもので、本発明の目的は、既存のアナログタイプの遅延素子を持つ遅延同期回路ＤＬＬに、追加にデジタル遅延素子を用いて広範囲に動作させて、ラッキングタイム（Locking time）及び性能を向上させた遅延同期回路を提供することにある。
【００２５】
【課題を解決するための手段】
前記目的を達成するために、本発明による遅延同期回路は、外部クロック信号を入力して所定時間遅延させ、第１及び第２論理区間を有するクロック遅延信号を出力する第１遅延手段と、前記クロック遅延信号の第１論理区間で、該第１論理区間に対して十分短い周期を持つ第１パルス信号を発生する第１発振手段と、前記クロック遅延信号の第２論理区間で、該第２論理区間に対して十分短い周期を持つ第２パルス信号を発生する第２発振手段と、前記クロック遅延信号の第１論理区間の開始区間から前記第１パルス信号の一周期だけ順次遅延させたパルス信号を２分周して前記クロック遅延信号の２倍の周期を持つ多数のパルス信号を順次発生する第２遅延手段と、前記クロック遅延信号の第２論理区間の開始区間から前記第２パルス信号の一周期だけ順次遅延させたパルス信号を２分周して前記クロック遅延信号の２倍の周期を持つ多数のパルス信号を順次発生する第３遅延手段と、前記第２及び第３遅延手段より発生した多数のパルス信号のうち、各々同じ遅延時間を持つ二つのパルス信号を選択して出力する選択手段と、前記選択手段より出力された二つのパルス信号を組み合わせ、前記外部クロック信号と同じ周期を持つ内部クロック信号を発生する論理手段と、前記外部クロック信号及び前記内部クロック信号を入力して位相を検出した信号を出力する位相検出手段と、前記位相検出手段の出力信号を入力して、前記第１遅延手段、前記第１及び第２発振手段、並びに前記選択手段の動作を各々制御する信号と、前記第２及び第３遅延手段にリセットする信号とを発生する制御手段と、を備えることを特徴とする。
【００２６】
本発明の実施例による遅延同期回路において、前記第１論理区間はロジックハイレベルを持つ区間で、前記第２論理区間はロジックローレベルを持つ区間であることを特徴とする。
【００２７】
本発明の実施例による遅延同期回路において、前記第２遅延手段は、前記クロック遅延信号の第１論理区間で動作し、前記クロック遅延信号を前記第１パルス信号の一周期ずつ順次遅延させたパルス信号を発生する多数のＤ−フリップフロップと、前記制御手段から発生したリセット信号によりリセットされ、前記クロック遅延信号の第１論理区間の開始区間から前記第１パルス信号の一周期だけ順次遅延されて出力された前記Ｄ−フリップフロップのパルス信号を２分周して２倍の周期を持つパルス信号を発生する多数のＴ−フリップフロップとからなることを特徴とする。
【００２８】
本発明の実施例による遅延同期回路において、前記第３遅延手段は、前記クロック遅延信号の第２論理区間で動作し、前記クロック遅延信号を前記第２パルス信号の一周期ずつ順次遅延させたパルス信号を発生する多数のＤ−フリップフロップと、前記制御手段から発生したリセット信号によりリセットされ、前記クロック遅延信号の第２論理区間の開始区間から前記第２パルス信号の一周期だけ順次遅延されて出力された前記Ｄ−フリップフロップのパルス信号を２分周して２倍の周期を持つパルス信号を発生する多数のＴ−フリップフロップとからなることを特徴とする。
【００２９】
本発明の実施例による遅延同期回路において、前記選択手段はマルチプレクサ回路からなることを特徴とする。
【００３０】
本発明の実施例による遅延同期回路において、前記論理手段はエクスクルーシブオアゲートからなることを特徴とする。
【００３１】
本発明の実施例による遅延同期回路において、前記第１及び第２発振手段は電圧制御発振器であることを特徴とする。
【００３２】
【発明の実施の形態】
以下、添付の図面に基づき、本発明を詳細に説明する。
また、実施例を説明するための全ての図面において、同一機能を持つ部分には同一符号を付いてその説明は省略する。
【００３３】
図１０は本発明による遅延同期回路のブロック構成図であり、外部クロック信号ｅｘｔＣＬＫを入力して一定時間遅延させたクロック信号ｄｅｌａｙ ＣＬＫを出力する第１遅延手段４２０と、前記クロック遅延信号ｄｅｌａｙ ＣＬＫの第１論理区間で、一定周期を持つ第１パルス信号を発生する第１発振手段４３０と、前記クロック遅延信号ｄｅｌａｙ ＣＬＫの第２論理区間で、一定周期を持つ第２パルス信号を発生する第２発振手段４４０と、前記クロック遅延信号ｄｅｌａｙ ＣＬＫの第１論理区間の開始区間から前記第１パルス信号の一周期だけ順次遅延させた、前記クロック遅延信号の２倍の周期を持つ多数のパルス信号を順次発生する第２遅延手段４５０と、前記クロック遅延信号ｄｅｌａｙ ＣＬＫの一周期に当該クロック信号を半周期ずつ出力し、前記クロック遅延信号の第２論理区間の開始区間から前記第２パルス信号の一周期だけ遅延させた多数のパルス信号を順次発生する第３遅延手段４６０と、前記第２及び第３遅延手段４５０、４６０より発生した多数のクロック信号のうち、各々同じ遅延時間を持つ二つのクロック信号を選択して出力する選択手段４７０と、前記選択手段４７０より出力された二つのクロック信号を組み合わせ、前記外部クロック信号ｅｘｔ ＣＬＫと同じ周期を持つ内部クロック信号ｉｎｔ ＣＬＫを発生する論理手段４８０と、前記外部クロック信号ｅｘｔ ｃＬＫ及び前記内部クロック信号ｉｎｔＣＬＫを入力されて位相を検出した信号を出力する位相検出手段４００と、前記位相検出手段４００の出力信号を入力して、前記第１遅延手段４２０、前記第１及び第２発振手段４３０、４４０、並びに前記選択手段４７０の動作を各々制御する信号と、前記第２及び第３遅延手段４５０、４６０にリセットする信号とを発生する制御手段４１０とを含んでなる。
【００３４】
ここで、前記第１及び第２発振手段４３０、４４０では、電圧制御発振器（Voltage Controled Oscillater；ＶＣＯ）を用いる。
【００３５】
そして、前記第２及び第３遅延手段４５０、４６０は、各々前記第１及び第２発振手段４３０、４４０から出力された各々のクロック信号の周期だけの位相遅延をなし、相互直列連結した多数のデジタル遅延素子４１〜４ｎ、５１〜５ｎを備えてなり、前記デジタル遅延素子４１〜４ｎ、５１〜５ｎは、前段に連結した第１及び第２発振手段４３０、４４０の出力信号及び前記第１遅延手段４２０の出力信号により活性化が制御され、入力されたクロック信号を一定周期（ここでは、前記ＶＣＯで出力されるクロック信号の１周期）分ずつ追加に位相遅延させて、後段に連結したデジタル遅延素子の入力段に伝達するＤ−フリップフロップと、前記制御手段４１０から出力されるリセット信号ｒｅｓｅｔの制御下で、前記Ｄ−フリップフロツプの出力信号を入力されて２倍の周期の信号を出力するＴ−フリップフロップとを備えてなる。
【００３６】
また、前記選択手段４７０はマルチプレクサを用い、前記論理手段４８０はエクスクルーシブオアゲート（exclusive-OR gate：Ｘ−ＯＲ）を用いる。
【００３７】
図１１（ａ）乃至図１１（ｌ）は本発明による遅延同期回路の動作タイミング図であり、以下、同図を参照して本発明の動作を詳細に説明する。
【００３８】
まず、制御手段４１０の一側出力信号のリセット信号ｒｅｓｅｔにより第２及び第３遅延手段４５０、４６０をなす各々のＴ−フリップフロツプの出力信号Ｑｄ１〜Ｑｄｎ、Ｑｄｂ１〜Ｑｄｂｎはロー状態に初期化する。その後、外部から印加されるクロック信号ｅｘｔ ＣＬＫがアナログ型遅延素子からなる第１遅延手段４２０によって所定時間だけ遅延されたクロック信号ｄｅｌａｙ ＣＬＫを図１１（ａ）に示したように発生させる。
【００３９】
このとき、前記第１遅延手段４２０をなすアナログ型遅延素子は、遅延の加減範囲が非常に小さいし、その大きさは前記第１及び第２発振手段４３０、４４０で用いられる電圧制御発振器ＶＣＯが最大周波数を出力する時の１周期Ｔ分の大きさで設計される。
【００４０】
それで、前記遅延されたクロック信号ｄｅｌａｙ ＣＬＫが、ハイの時、図１０の上に位置した第１発振手段４３０と前記第２遅延手段４５０とが動作することになり、反対にローの時、その下に位置した第２発振手段４４０と前記第３遅延手段４６０とが動作することになる。
【００４１】
すなわち、図１１（ａ）に示した遅延クロック信号ｄｅｌａｙ ＣＬＫがハイの区間ｔ１では、第１発振手段４３０が活性化されながら、図１１（ｂ）に示したように、前記遅延クロック信号ｄｅｌａｙ ＣＬＫのハイの区間の間に一定周期Ｔを持つパルス信号を発生させる。
【００４２】
その後、前記第１発振手段４３０の出力信号を印加されて動作する第２遅延手段４５０内に、Ｄ−フリップフロップＤ−ＦＦが動作しながら、前記図１１（ｂ）に示した第１発振手段の出力信号の周期だけの位相遅延を追加して、クロックの立ち上がりエッジ部で電位を遷移させることになる。このように遷移されたハイレベルのＤ−フリップフロップＤ−ＦＦの出力信号Ｑ１〜Ｑｎは、前記図１１（ｂ）に示した遅延クロック信号ｄｅｌａｙ ＣＬＫがローに遷移される時点でローレベルになる。
【００４３】
一方、図１１（ａ）に示した遅延クロック信号ｄｅｌａｙ ＣＬＫがローの区間ｔ２では、第２発振手段４４０が活性化されながら、図１１（ｃ）に示したように、前記遅延クロック信号ｄｅｌａｙ ＣＬＫのローの区間の間に一定周期Ｔを持つパルス信号を発生させる。
【００４４】
これにより、前記第２発振手段４４０の出力信号を印加されて動作する第３遅延手段４６０内に、Ｄ−フリップフロツプが動作しながら、前記図１１（ｃ）に示した第２発振手段４４０の出力信号の１周期だけの位相遅延を追加して、クロックの立ち上がりエッジ部で電位を遷移させることになる。このように遷移されたハイレベルのＤ−フリップフロツプＤ−ＦＦの出力信号Ｑｂ１〜Ｑｂｎは、前記図１１（ａ）に示した遅延クロック信号ｄｅｌａｙ ＣＬＫが更にハイに遷移される時点でローレベルになる。
【００４５】
前記Ｄ−フリップフロツプの出力信号Ｑ１〜Ｑｎ、Ｑｂ１〜Ｑｂｎでは、その周期が図１１（ａ）に示した遅延クロック信号の周期と同一で、位相は前段に連結した各発振手段４３０または４４０で発生される内部遅延にその出力信号のＮ周期分ずつ遅延が追加された信号を出力することになる。この時、デューテイ（ｄｕｔｙ）比の差異が大きいという特性を持つ。
【００４６】
次に、図１１（ｄ）乃至図１１（ｆ）、及び図１１（ｇ）乃至図１１（ｉ）に各々示した、各遅延手段４５０、４６０内のＤ−フリップフロツプの出力信号Ｑ１〜Ｑｎ、Ｑｂ１〜Ｑｂｎは、各々後段に連結したＴ−フリップフロツプに入力されてその位相を反転させ、これにより、周期の前記遅延されたクロック信号に比べて２倍の信号を発生させることになる。この時に発生する信号はそのデューテイ比が５０％のクロック信号である。
【００４７】
最後に、前記第２及び第３遅延手段４５０、４６０内のＴ−フリップフロップから出力される多数の信号は、後段の選択手段４７０によって同一位相遅延を持つ一対の信号が選択される。このとき、図１１（ｊ）及び図１１（ｋ）に示した様に、２個のデジタル遅延素子４１と４２及び５１と５２によって発生されたＱｄ２及びＱｄｂ２信号対が選択されたとすれば、後段の論理手段４８０をなすエクスクルーシブオアＸ−ＯＲから出力される最終内部基準クロック信号ｉｎｔ ＣＬＫは図１１（ｌ）に示したように、外部から入力されるクロック信号ｅｘｔＣＬＫと同一周期を持つ信号となる。
【００４８】
【発明の効果】
以上説明した様に、本発明による遅延同期回路によれば、外部入力クロック信号を発振手段によって多様な位相のクロック信号を発生させることで、任意に位相を決定できるだけでなく、Ｎ周期だけの位相移動もマルチプレクサの選択により可能となる。これにより、外部入力クロック信号に合せるべき位相を早く検出でき、また動作範囲も前記発振手段から出力されるクロック信号により調整可能となり、既存の優秀な性能をそのまま維持しながら、動作範囲を広範囲にすることができるという効果がある。
【００４９】
また、マルチプレクサを調整して、大きなデューテイエラーの訂正も可能であるという効果もある。
【００５０】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】従来のＤＤＲで用いられた遅延同期回路のブロック構成図である。
【図２】図１に示した遅延回路部の回路構成図である。
【図３】図１に示した遅延同期回路の遅延ライン特性を示すグラフである。
【図４】従来のシンクリンクＤＲＡＭで用いられた遅延同期回路のブロック構成図である。
【図５】図４に示した遅延回路部の回路構成図である。
【図６】図４に示した遅延同期回路の遅延ライン特性を示すグラフである。
【図７】従来のラムバスＤＲＡＭで用いられた遅延同期回路のブロック構成図である。
【図８】図７に示した遅延回路部及び位相混合器の関係を示すブロック構成図である。
【図９】図７に示した遅延同期回路の遅延ライン特性を示すグラフである。
【図１０】本発明による遅延同期回路のブロック構成図である。
【図１１】（ａ）〜（ｌ）は、本発明による遅延同期回路の動作タイミング図である。
【符号の説明】
１２： シフトレジスタ
１０、２０、３０： 遅延回路部
２２、３２： マルチプレックサ
３４： 位相混合器
３５： アンプ
４００： 位相検出手段
４１０： 制御手段
４２０、４５０、４６０： 遅延手段
４３０、４４０： 発振手段
４７０： 選択手段
４８０： 論理手段
Claims (7)
- 半導体メモリ装置において、
外部クロック信号を入力して所定時間遅延させ、第１及び第２論理区間を有するクロック遅延信号を出力する第１遅延手段と、
前記クロック遅延信号の第１論理区間で、該第１論理区間に対して十分短い周期を持つ第１パルス信号を発生する第１発振手段と、
前記クロック遅延信号の第２論理区間で、該第２論理区間に対して十分短い周期を持つ第２パルス信号を発生する第２発振手段と、
前記クロック遅延信号の第１論理区間の開始区間から前記第１パルス信号の一周期だけ順次遅延させたパルス信号を２分周して前記クロック遅延信号の２倍の周期を持つ多数のパルス信号を順次発生する第２遅延手段と、
前記クロック遅延信号の第２論理区間の開始区間から前記第２パルス信号の一周期だけ順次遅延させたパルス信号を２分周して前記クロック遅延信号の２倍の周期を持つ多数のパルス信号を順次発生する第３遅延手段と、
前記第２及び第３遅延手段より発生した多数のパルス信号のうち、各々同じ遅延時間を持つ二つのパルス信号を選択して出力する選択手段と、
前記選択手段より出力された二つのパルス信号を組み合わせ、前記外部クロック信号と同じ周期を持つ内部クロック信号を発生する論理手段と、
前記外部クロック信号及び前記内部クロック信号を入力して位相を検出した信号を出力する位相検出手段と、
前記位相検出手段の出力信号を入力して、前記第１遅延手段、前記第１及び第２発振手段、並びに前記選択手段の動作を各々制御する信号と、前記第２及び第３遅延手段にリセットする信号とを発生する制御手段と、を備えることを特徴とする遅延同期回路。 - 前記第１論理区間はロジックハイレベルを持つ区間で、前記第２論理区間はロジックローレベルを持つ区間であることを特徴とする請求項１記載の遅延同期回路。
- 前記第２遅延手段は、前記クロック遅延信号の第１論理区間で動作し、前記クロック遅延信号を前記第１パルス信号の一周期ずつ順次遅延させたパルス信号を発生する多数のＤ−フリップフロップと、
前記制御手段から発生したリセット信号によりリセットされ、前記クロック遅延信号の第１論理区間の開始区間から前記第１パルス信号の一周期だけ順次遅延されて出力された前記Ｄ−フリップフロップのパルス信号を２分周して２倍の周期を持つパルス信号を発生する多数のＴ−フリップフロップと、からなることを特徴とする請求項１記載の遅延同期回路。 - 前記第３遅延手段は、前記クロック遅延信号の第２論理区間で動作し、前記クロック遅延信号を前記第２パルス信号の一周期ずつ順次遅延させたパルス信号を発生する多数のＤ−フリップフロップと、
前記制御手段から発生したリセット信号によりリセットされ、前記クロック遅延信号の第２論理区間の開始区間から前記第２パルス信号の一周期だけ順次遅延されて出力された前記Ｄ−フリップフロップのパルス信号を２分周して２倍の周期を持つパルス信号を発生する多数のＴ−フリップフロップと、からなることを特徴とする請求項１記載の遅延同期回路。 - 前記選択手段はマルチプレクサ回路からなることを特徴とする請求項１記載の遅延同期回路。
- 前記論理手段はエクスクルーシブオアゲートからなることを特徴とする請求項１記載の遅延同期回路。
- 前記第１及び第２発振手段は電圧制御発振器であることを特徴とする請求項１記載の遅延同期回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990012454A KR100326809B1 (ko) | 1999-04-09 | 1999-04-09 | 딜레이 동기회로 |
| KR1999/P12454 | 1999-04-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000348487A JP2000348487A (ja) | 2000-12-15 |
| JP4371531B2 true JP4371531B2 (ja) | 2009-11-25 |
Family
ID=19579201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000106459A Expired - Fee Related JP4371531B2 (ja) | 1999-04-09 | 2000-04-07 | 遅延同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6281728B1 (ja) |
| JP (1) | JP4371531B2 (ja) |
| KR (1) | KR100326809B1 (ja) |
| TW (1) | TW520492B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3386031B2 (ja) * | 2000-03-06 | 2003-03-10 | 日本電気株式会社 | 同期遅延回路及び半導体集積回路装置 |
| KR20020058912A (ko) * | 2000-12-30 | 2002-07-12 | 박종섭 | 레지스터 제어 지연고정루프 |
| JP2002290217A (ja) * | 2001-03-28 | 2002-10-04 | Fujitsu Ltd | 遅延回路、遅延回路を含む半導体集積回路装置、及び遅延方法 |
| KR100560644B1 (ko) * | 2002-01-09 | 2006-03-16 | 삼성전자주식회사 | 클럭 동기회로를 구비하는 집적회로장치 |
| US6633190B1 (en) * | 2002-04-26 | 2003-10-14 | Intel Corporation | Multi-phase clock generation and synchronization |
| US7151810B2 (en) * | 2002-04-26 | 2006-12-19 | Intel Corporation | Data and clock synchronization in multi-channel communications |
| US6917228B2 (en) * | 2002-06-06 | 2005-07-12 | Micron Technology, Inc. | Delay locked loop circuit with time delay quantifier and control |
| US6949956B2 (en) * | 2003-05-09 | 2005-09-27 | Hewlett-Packard Development Company, L.P. | General purpose delay logic |
| KR100605588B1 (ko) * | 2004-03-05 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
| KR100810070B1 (ko) * | 2005-09-29 | 2008-03-06 | 주식회사 하이닉스반도체 | 지연고정루프 |
| JP2011087086A (ja) * | 2009-10-14 | 2011-04-28 | Advantest Corp | 変調装置および試験装置 |
| WO2012158392A2 (en) | 2011-05-17 | 2012-11-22 | Rambus Inc. | Memory system using asymmetric source-synchronous clocking |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990714A (en) * | 1996-12-26 | 1999-11-23 | United Microelectronics Corporation | Clock signal generating circuit using variable delay circuit |
| JP2000235791A (ja) * | 1999-02-15 | 2000-08-29 | Toshiba Corp | クロック同期遅延制御回路 |
-
1999
- 1999-04-09 KR KR1019990012454A patent/KR100326809B1/ko not_active IP Right Cessation
-
2000
- 2000-04-05 TW TW089106258A patent/TW520492B/zh not_active IP Right Cessation
- 2000-04-07 JP JP2000106459A patent/JP4371531B2/ja not_active Expired - Fee Related
- 2000-04-07 US US09/545,643 patent/US6281728B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000348487A (ja) | 2000-12-15 |
| US6281728B1 (en) | 2001-08-28 |
| KR100326809B1 (ko) | 2002-03-04 |
| TW520492B (en) | 2003-02-11 |
| KR20000065785A (ko) | 2000-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6642760B1 (en) | Apparatus and method for a digital delay locked loop | |
| JP4619446B2 (ja) | 周波数逓倍回路 | |
| JP3859624B2 (ja) | 遅延回路と遅延同期ループ装置 | |
| JP4337108B2 (ja) | アナログ混用ディジタルｄｌｌ | |
| US7675797B2 (en) | CAS latency circuit and semiconductor memory device including the same | |
| JP4371531B2 (ja) | 遅延同期回路 | |
| US6333896B1 (en) | Delay locked loop for use in synchronous dynamic random access memory | |
| US7372340B2 (en) | Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages | |
| KR20030013652A (ko) | 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법 | |
| US20120146702A1 (en) | Phase mixer with adjustable load-to-drive ratio | |
| JP4422393B2 (ja) | ディジタル遅延ライン | |
| JP4237211B2 (ja) | 遅延同期ループ装置 | |
| KR100529390B1 (ko) | 개회로 디지털 듀티 보정 회로 | |
| US7276950B2 (en) | Prevention of the propagation of jitters in a clock delay circuit | |
| US6434062B2 (en) | Delay locked loop for use in semiconductor memory device | |
| JP2004171082A (ja) | 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路 | |
| JP2001217694A (ja) | 遅延調整回路及びこれを用いたクロック生成回路 | |
| US20050271178A1 (en) | Phase adjusting circuit for minimized irregularities at phase steps | |
| KR100639229B1 (ko) | 메모리 장치의 듀티 사이클 보정회로 | |
| JP2003308133A (ja) | 多相クロック伝送回路及び多相クロック伝送方法 | |
| JP4215919B2 (ja) | Ｄｌｌクロック発生器 | |
| JP3813814B2 (ja) | 遅延補償回路 | |
| US7352224B2 (en) | Pulse generator and method for generating a pulse train | |
| JP2001350539A (ja) | 多相クロック信号発生回路および選択回路 | |
| JP2002190733A (ja) | 位相補償用クロック同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051216 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051219 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090811 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090901 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |