JP2001350539A - 多相クロック信号発生回路および選択回路 - Google Patents

Abstract

(57)【要約】 【課題】 所望の周波数および位相差を有する多相クロ
ック信号を得る。 【解決手段】 ＰＬＬ回路１００と、分周回路２００
と、選択回路３００とを備える。選択回路３００は、入
力端子ｔ１ａ−ｔ１０ａに供給された１０相クロック信
号ＰＨＡ１−ＰＨＡ１０のうち、位相差が２ｎｓである
クロック信号を出力端子ｔ１ｂ−ｔ１０ｂに供給するよ
うに入力端子と出力端子とを接続する。分周回路２００
は、ＤフリップフロップＤＦＦ１−ＤＦＦ１０と、ＮＯ
Ｒ回路ＮＲ２−ＮＲ１０とを含む。Ｄフリップフロップ
ＤＦＦｉ（ｉ＝２−１０）は、前の相のクロックを受け
るＤフリップフロップＤＦＦ（ｉ−１）が分周を開始し
た後に分周を行う。これにより、電圧制御発振回路ＶＣ
Ｏの調整をすることなく、所望の周波数および位相差の
多相クロック信号ＰＨ１−ＰＨ１０を得ることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、多相クロック信
号発生回路および選択回路に関し、さらに詳しくは、ワ
イドレンジかつディスクリートな周波数を扱う回路に適
した多相クロック信号発生回路および選択回路に関す
る。

【０００２】

【従来の技術】ＩＥＥＥ１３９４．ｂに代表される高速
シリアルデータ伝送回路をＣＭＯＳで構成する場合に、
各ＣＭＯＳ素子の動作周波数を緩和するために多相クロ
ック信号を発生させることがある。すなわち、１ＧＨｚ
のクロック信号の代わりに、１ｎｓずつ位相をずらした
１００ＭＨｚのクロック信号を１０相発生させて、これ
ら１０相のクロック信号によって各ＣＭＯＳ素子をパラ
レルに動作させるのである。このようにすれば、各ＣＭ
ＯＳ素子の動作周波数が緩和されて、高速データ伝送回
路をＣＭＯＳで実現することができる。通常、このよう
な多相クロック信号はＰＬＬ回路を用いて生成される。

【０００３】図３１に示すように、ＰＬＬ回路のループ
内には、分周比を変えることができるプログラマブル分
周器ＰＤが設けられている。そして、プログラマブル分
周器ＰＤによって分周比を変え、電圧制御発振回路ＶＣ
Ｏの発振周波数を変化させている。これにより、さまざ
まなバリエーションの多相クロック信号ＰＨＢ１−ＰＨ
Ｂ１０を発生させることができる。

【０００４】ところが、ＩＥＥＥ１３９４．ｂに代表さ
れる高速シリアルデータ伝送回路の動作周波数は、１２
５Ｍ，２５０Ｍ，５００Ｍ，１Ｇ，２Ｇｂｐｓとワイド
レンジである。したがって、図３１に示す多相クロック
信号発生回路をこのような高速シリアルデータ伝送回路
に適用する場合には、電圧制御発振回路ＶＣＯをこれに
応じてワイドレンジで動作させなければならない。その
ため、電圧制御発振回路ＶＣＯのチューニングが困難と
なる。

【０００５】一方、ＩＥＥＥ１３９４．ｂに代表される
高速シリアルデータ伝送回路の動作周波数は、ワイドレ
ンジであるけれどもディスクリートな値しかとらないと
いう特徴がある。この特徴を利用した多相クロック発生
回路を図３２に示す。図３２に示す多相クロック発生回
路では、電圧制御発振回路ＶＣＯを一定の周波数で発振
させて、外付けの分周回路ＤＩＶで周波数を変えてい
る。この多相クロック信号発生回路では、電圧制御発振
回路ＶＣＯからの１０相クロック信号ＰＨＡ１−ＰＨＡ
１０の各々を、分周回路ＤＩＶ内に設けたＤフリップフ
ロップＤＦＦで分周する。したがって、電圧制御発振回
路ＶＣＯをチューニングする必要はなく、Ｄフリップフ
ロップＤＦＦの分周比を変えることによって、所望の周
波数を有する１０相クロック信号ＰＨＣ１−ＰＨＣ１０
を得ることができる。

【０００６】

【発明が解決しようとする課題】図３２に示す多相クロ
ック信号発生回路では、電圧制御発振回路ＶＣＯからの
１０相クロック信号ＰＨＡ１−ＰＨＡ１０の位相差と、
分周回路ＤＩＶからの１０相クロック信号ＰＨＣ１−Ｐ
ＨＣ１０の位相差とは同じである。例えば、１０相クロ
ック信号ＰＨＡ１−ＰＨＡ１０の位相差が１ｎｓ、周波
数が１００ＭＨｚである場合において、周波数５０ＭＨ
ｚの１０相クロック信号ＰＨＣ１−ＰＨＣ１０の波形は
図３３に示すようになる。１０相クロック信号ＰＨＣ１
−ＰＨＣ１０の位相差は１ｎｓであり、１０相クロック
信号ＰＨＡ１−ＰＨＡ１０の位相差と同じである。

【０００７】このように、図３２に示す多相クロック信
号発生回路では所望の位相差を有する多相クロック信号
ＰＨＣ１−ＰＨＣ１０を得ることはできない。

【０００８】この発明は、以上のような問題を解決する
ためになされたものであり、その目的は、所望の周波数
および位相差を有する多相クロック信号を得ることがで
きる多相クロック信号発生回路を提供することである。

【０００９】

【課題を解決するための手段】この発明の１つの局面に
従うと、多相クロック信号発生回路は、オシレータと、
第１の選択手段と、分周手段とを備える。オシレータ
は、第１の多相クロック信号を発生する。第１の多相ク
ロック信号は、所定の周波数を有しかつ第１の位相差ず
つ位相が異なる。第１の選択手段は、オシレータからの
第１の多相クロック信号を受け、当該第１の多相クロッ
ク信号のうち第１の位相差の所定倍の第２の位相差ずつ
位相が異なるクロック信号を第２の多相クロック信号と
して出力する。分周手段は、第１の選択手段からの第２
の多相クロック信号を所定倍に分周して第３の多相クロ
ック信号として出力する。

【００１０】上記多相クロック信号発生回路では、第１
の選択手段からの第２の多相クロック信号の位相差がそ
のまま第３の多相クロック信号の位相差となる。すなわ
ち、第３の多相クロック信号の位相差は第１の選択回路
によって決定される。したがって、第１の選択回路にお
いて第１の位相差の倍数を調整することにより、所望の
位相差の第３の多相クロック信号を得ることができる。
このため、オシレータに関しては何ら調整をする必要が
ない。

【００１１】また、第３の多相クロック信号の周波数
は、第１の多相クロック信号の所定の周波数を分周手段
における分周比倍したものとなる。したがって、分周手
段における分周比を調整することにより、所望の位相差
の第３の多相クロック信号を得ることができる。

【００１２】好ましくは、上記分周手段は、複数の分周
ユニットを含む。複数の分周ユニットの各々は、第１の
選択手段からの第２の多相クロック信号のうちのいずれ
かの相のクロック信号に対応する。また、複数の分周ユ
ニットの各々は、当該分周ユニットに対応するクロック
信号よりも第２の位相差だけ位相が進んだクロック信号
に対応する他の分周ユニットが分周を開始した後に、当
該分周ユニットに対応するクロック信号を所定倍に分周
する。

【００１３】上記多相クロック信号発生回路では、第１
の選択手段からの第２の多相クロック信号のうちのある
相のクロック信号が他の相のクロック信号と同じである
場合であっても、これらの相のクロック信号に対応する
分周ユニットが同時に分周を開始することがない。

【００１４】好ましくは、上記複数の分周ユニットの各
々は、１または複数段のフリップフロップと、反転手段
とを含む。１または複数段のフリップフロップは、当該
分周ユニットに対応するクロック信号をクロック端子に
受ける。反転手段は、上記フリップフロップの最終段の
出力を反転して、上記フリップフロップの初段の入力へ
供給する。また上記反転手段は、当該分周ユニットに対
応するクロック信号よりも第２の位相差だけ位相が進ん
だクロック信号に対応する他の分周ユニットにおけるフ
リップフロップの最終段の出力の変化に応答して活性化
される。

【００１５】上記多相クロック信号発生回路では、他の
分周ユニットにおけるフリップフロップの最終段の出力
が変化しない間、反転手段は不活性化され、当該分周ユ
ニットにおけるフリップフロップの初段の入力の値は固
定される。したがって、当該分周ユニットにおけるフリ
ップフロップの最終段の出力も固定される。そして、他
の分周ユニットにおけるフリップフロップの最終段の出
力が変化して初めて反転手段が活性化される。反転手段
が活性化されると、当該分周ユニットにおけるフリップ
フロップの最終段の出力の反転信号が、当該分周ユニッ
トにおけるフリップフロップの初段の入力へ供給され
る。これにより、当該分周ユニットによる分周が開始さ
れる。

【００１６】好ましくは、上記第１の選択手段は、外部
からの信号に応じて第１の位相差の倍数を変える。

【００１７】好ましくは、上記分周手段は、第１の選択
手段からの第２の多相クロック信号を、外部からの信号
に応じた分周比で分周する。

【００１８】好ましくは、上記多相クロック信号発生回
路はさらに、クロック合成手段を備える。クロック合成
手段は、分周手段からの第３の多相クロック信号に基づ
いてシリアルクロック信号を生成する。

【００１９】好ましくは、上記クロック合成手段は、複
数の第１の論理回路と、第２の論理回路とを含む。複数
の第１の論理回路の各々は、分周手段からの第３の多相
クロック信号のうちの対応するクロック信号と、当該ク
ロック信号と第２の位相差だけ位相が異なるクロック信
号の反転信号とに基づいて、パルス幅が第２の位相差に
等しくかつ周期が第３の多相クロック信号の周期に等し
いパルス信号を生成する。第２の論理回路は、複数の第
１の論理回路からの複数のパルス信号を合成する。

【００２０】上記多相クロック信号発生回路では、第３
の多相クロック信号とシリアルクロック信号とを得るこ
とができる。したがって、多相クロック信号を用いて並
列処理を行うブロックとシリアルクロック信号を用いて
直列処理を行うブロックとがＬＳＩチップ内に混在して
いる場合に、多相クロック信号およびシリアルクロック
信号の双方を供給することができる。通常、このような
場合には、シリアルクロック信号を発生させるための回
路を別個に設ける必要がある。シリアルクロック信号を
発生させるための回路を別個に設ける場合には、その内
部にＰＬＬ回路が必要となる。しかし、上記クロック合
成手段ではＰＬＬ回路を必要としない。したがって、チ
ップ面積を削減することができる。その結果、コストを
削減することができる。

【００２１】好ましくは、上記クロック合成手段はさら
に、第２の選択手段を含む。第２の選択手段は、分周手
段からの第３の多相クロック信号のうち、複数の第１の
論理回路に対応する第１のクロック信号と、当該クロッ
ク信号と第２の位相差だけ位相が異なるクロック信号と
相補関係にある第２のクロック信号とを複数の第１の論
理回路に供給する。そして、上記複数の第１の論理回路
の各々は、第２の選択手段からの第１および第２のクロ
ック信号に基づいて前記パルス信号を生成する。

【００２２】上記多相クロック信号発生回路では、複数
の第１の論理回路へ第１のクロック信号を供給するパス
と第２のクロック信号を供給するパスとの間での遅延時
間の差をなくすことができる。これにより、デューティ
５０：５０のシリアルクロック信号を得ることができ
る。

【００２３】この発明のもう１つの局面に従うと、選択
回路は、所定の周波数を有しかつ第１の位相差ずつ位相
が異なる第１の多相クロック信号を受け、当該第１の多
相クロック信号のうち第１の位相差の所定倍の第２の位
相差ずつ位相が異なるクロック信号を第２の多相クロッ
ク信号として出力する。

【００２４】好ましくは、上記選択回路は、外部からの
信号に応じて前記第１の位相差の倍数を変える。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳しく説明する。なお、図中同一ま
たは相当部分には同一符号を付し、その説明は繰り返さ
ない。

【００２６】（第１の実施形態）図１は、この発明の第
１の実施形態による多相クロック信号発生回路の全体構
成を示すブロック図である。図１を参照して、多相クロ
ック信号発生回路１は、ＰＬＬ回路１００と、分周回路
２００と、選択回路３００とを備える。

【００２７】ＰＬＬ回路１００は、基準クロック信号Ｒ
ＥＦＣＬＫに基づいて、位相差１ｎｓおよび周波数１０
０ＭＨｚを有する１０相クロック信号ＰＨＡ１−ＰＨＡ
１０を発生する。なお、ここでは、基準クロック信号Ｒ
ＥＦＣＬＫの周波数を２５ＭＨｚとする。

【００２８】選択回路３００は、入力端子ｔ１ａ−ｔ１
０ａと、出力端子ｔ１ｂ−ｔ１０ｂとを含む。入力端子
ｔ１ａ−ｔ１０ａは、ＰＬＬ回路１００からのクロック
信号ＰＨＡ１−ＰＨＡ１０を受ける。選択回路３００
は、入力端子ｔ１ａ−ｔ１０ａに供給された１０相クロ
ック信号ＰＨＡ１−ＰＨＡ１０のうち位相差が２ｎｓで
あるクロック信号を出力端子ｔ１ｂ−ｔ１０ｂに供給す
るように入力端子と出力端子とを接続する。すなわち、
選択回路３００は、図２に示すように、入力端子ｔ１ａ
と出力端子ｔ１ｂ，ｔ６ｂ、入力端子ｔ３ａと出力端子
ｔ２ｂ，ｔ７ｂ、入力端子ｔ５ａと出力端子ｔ３ｂ，ｔ
８ｂ、入力端子ｔ７ａと出力端子ｔ４ｂ，ｔ９ｂ、およ
び入力端子ｔ９ａと出力端子ｔ５ｂ，ｔ１０ｂとを接続
する。

【００２９】分周回路２００は、選択回路３００からの
クロック信号ＣＫ１−ＣＫ１０を１／２分周して、位相
差２ｎｓおよび周波数５０ＭＨｚを有する１０相クロッ
ク信号ＰＨ１−ＰＨ１０を生成する。

【００３０】図３は、図１に示したＰＬＬ回路１００の
構成を示すブロック図である。図３を参照して、ＰＬＬ
回路１００は、位相比較回路ＰＤと、チャージポンプ回
路ＣＰと、ローパスフィルタＬＰＦと、電圧制御発振回
路ＶＣＯと、１／４分周回路２とを含む。

【００３１】位相比較回路ＰＤは、基準クロック信号Ｒ
ＥＦＣＬＫ（周波数２５ＭＨｚ）とフィードバッククロ
ック信号ＦＢＣＬＫとを入力に受け、基準クロック信号
ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫ
との位相差に応じた誤差信号を発生する。チャージポン
プ回路ＣＰは、位相比較回路ＰＤからの誤差信号に応じ
た電圧を出力する。ローパスフィルタＬＰＦは、チャー
ジポンプ回路ＣＰからの電圧のうち高周波成分を除去す
る。電圧制御発振回路ＶＣＯは、リング状に接続された
インバータＤＬ１−ＤＬ１０を含み、ローパスフィルタ
ＬＰＦからの電圧に応じた発振周波数（ここでは、１０
０ＭＨｚとする。）の信号を出力する。１／４分周回路
２は、インバータＤＬ１０の出力を４分周し、これをフ
ィードバッククロック信号ＦＢＣＬＫとして位相比較回
路ＰＤへ供給する。

【００３２】以上のように構成されたＰＬＬ回路１００
では、インバータＤＬ１−ＤＬ１０の出力が１０相クロ
ック信号ＰＨＡ１−ＰＨＡ１０となる。したがって、図
４に示すように、クロック信号ＰＨＡ（ｉ＋１）は、ク
ロック信号ＰＨＡｉよりもインバータＤＬｉによる遅延
分（ここでは１ｎｓとする。）だけ位相がずれている
（ｉ＝１−９）。

【００３３】図５は、図１に示した分周回路２００の構
成を示すブロック図である。図５を参照して、分周回路
２００は、ＤフリップフロップＤＦＦ１−ＤＦＦ１０
と、ＮＯＲ回路ＮＲ２−ＮＲ１０とを含む。Ｄフリップ
フロップＤＦＦｉと、ＮＯＲ回路ＮＲｉとで分周ユニッ
トを構成する（ｉ＝１−１０）。

【００３４】ＮＯＲ回路ＮＲｉ（ｉ＝２−１０）は、Ｄ
フリップフロップＤＦＦ（ｉ−１）の反転出力ＮＱとＤ
フリップフロップＤＦＦｉの出力ＱとのＮＯＲ（否定論
理和）を出力する。ＮＯＲ回路ＮＲｉ（ｉ＝２−１０）
の出力は、ＤフリップフロップＤＦＦｉの入力Ｄにフィ
ードバックされる。ＤフリップフロップＤＦＦ１の入力
Ｄには、ＤフリップフロップＤＦＦ１の反転出力ＮＱが
フィードバックされる。ＤフリップフロップＤＦＦ１−
ＤＦＦ１０のクロック端子には、それぞれ、図１に示す
選択回路３００からのクロック信号ＣＫ１−ＣＫ１０が
供給される。ＤフリップフロップＤＦＦ１−ＤＦＦ１０
の出力Ｄは、クロック信号ＰＨ１−ＰＨ１０となる。

【００３５】以上のように構成された分周回路２００で
は、クロック信号ＣＫ１−ＣＫ１０がフリップフロップ
ＤＦＦ１−ＤＦＦ１０で１／２分周されて、位相差２ｎ
ｓ，周波数５０ＭＨｚの１０相クロック信号ＰＨ１−Ｐ
Ｈ１０として出力される。

【００３６】図２に示したように、選択回路３００にお
ける出力端子ｔ１ｂ，ｔ６ｂにはクロック信号ＰＨＡ１
が、出力端子ｔ２ｂ，ｔ７ｂにはクロック信号ＰＨＡ３
が、出力端子ｔ３ｂ，ｔ８ｂにはクロック信号ＰＨＡ５
が、出力端子ｔ４ｂ，ｔ９ｂにはクロック信号ＰＨＡ７
が、出力端子ｔ５ｂ，ｔ１０ｂにはクロック信号ＰＨＡ
９が供給される。したがって、クロック信号ＣＫ１とク
ロック信号ＣＫ６、クロック信号ＣＫ２とクロック信号
ＣＫ７、クロック信号ＣＫ３とクロック信号ＣＫ８、ク
ロック信号ＣＫ４とクロック信号ＣＫ９、クロック信号
ＣＫ５とクロック信号ＣＫ１０とが、図６に示すよう
に、それぞれ同じクロック信号（ＰＨＡ１，ＰＨＡ３，
ＰＨＡＡ５，ＰＨＡ７，ＰＨＡ９）となる。仮に、ＮＯ
Ｒ回路ＮＲ２−ＮＲ１０を設けない場合には、Ｄフリッ
プフロップＤＦＦ１−ＤＦＦ１０からの出力ＰＨ１−Ｐ
Ｈ１０は、図６に示すようになる。すなわち、位相差２
ｎｓの１０相クロック信号を得ることはできない。

【００３７】そこで、これら同じクロック信号を時間的
に区別するために、ＤフリップフロップＤＦＦ１−ＤＦ
Ｆ１０の間にＮＯＲ回路ＮＲ２−ＮＲ１０を設けている
のである。以下、図５および図７を参照しつつ説明す
る。

【００３８】初期状態（時刻ｔ１以前）においては、Ｄ
フリップフロップＤＦＦ１−ＤＦＦ１０の出力Ｑ（ＰＨ
１−ＰＨ１０）はＬレベル（論理ローレベル）、反転出
力ＮＱはＨレベル（論理ハイレベル）である。したがっ
て、ＮＯＲ回路ＮＲ２−ＮＲ１０の出力はＬレベルに固
定される。ＮＯＲ回路ＮＲ２−ＮＲ１０の出力がＬレベ
ルの期間は、クロック端子への入力にかかわらずＤフリ
ップフロップＤＦＦ２−ＤＦＦ１０の出力Ｑ（ＰＨ２−
ＰＨ１０）はＬレベルで一定となる。すなわち、Ｄフリ
ップフロップＤＦＦ２−ＤＦＦ１０による分周は行われ
ない。

【００３９】時刻ｔ１において、クロック信号ＣＫ１が
Ｈレベルになるのに応答して、ＤフリップフロップＤＦ
Ｆ１の出力Ｑ（ＰＨ１）がＨレベル、反転出力ＮＱがＬ
レベルとなる。これにより、ＮＯＲ回路ＮＲ２の出力が
Ｈレベルになる。すなわち、ＮＯＲ回路ＮＲ２は、Ｄフ
リップフロップＤＦＦ２の出力Ｑを反転してＤフリップ
フロップＤＦＦ２の入力Ｄに供給する働きをするように
なる。これに伴って、ＤフリップフロップＤＦＦ２は、
クロック信号ＣＫ２の分周を開始する。

【００４０】なお、クロック信号ＣＫ６もクロック信号
ＣＫ１と同様にＨレベルになるけれどもＤフリップフロ
ップＤＦＦ５の反転出力ＮＱがＨレベルのままであるた
め、ＮＯＲ回路ＮＲ５の出力はＬレベルに固定されたま
まである。したがって、ＤフリップフロップＤＦＦ６に
よる分周は行われない。

【００４１】時刻ｔ２において、クロック信号ＣＫ２が
Ｈレベルになるのに応答して、初めてＤフリップフロッ
プＤＦＦ２の出力Ｑ（ＰＨ２）がＨレベルになり、反転
出力ＮＱがＬレベルとなる。これにより、ＮＯＲ回路Ｎ
Ｒ３の出力がＨレベルになる。すなわち、ＮＯＲ回路Ｎ
Ｒ３は、ＤフリップフロップＤＦＦ３の出力Ｑを反転し
てＤフリップフロップＤＦＦ３の入力Ｄに供給する働き
をするようになる。これに伴って、Ｄフリップフロップ
ＤＦＦ３は、クロック信号ＣＫ３の分周を開始する。

【００４２】なお、この場合にもクロック信号ＣＫ７が
ＨレベルになるけれどもＤフリップフロップＤＦＦ６の
反転出力ＮＱがＨレベルのままであるため、ＮＯＲ回路
ＮＲ７の出力はＬレベルに固定されたままである。した
がって、ＤフリップフロップＤＦＦ７による分周は行わ
れない。

【００４３】以下、時刻ｔ３−ｔ１０においても同様に
して、ＤフリップフロップＤＦＦ４−ＤＦＦ１０による
分周が開始される。

【００４４】このようにして、位相差２ｎｓ、周波数５
０ＭＨｚを有する１０相クロック信号ＰＨ１−ＰＨ１０
が得られる。

【００４５】以上のように、図５に示す分周回路２００
では、ＮＯＲ回路ＮＲ２−ＮＲ１０を設けたため、Ｄフ
リップフロップＤＦＦｉ（ｉ＝２−１０）は、前の相の
クロックを受けるＤフリップフロップＤＦＦ（ｉ−１）
が分周を開始した後に分周を行う。これにより、所望の
位相差２ｎｓを有する１０相クロック信号ＰＨ１−ＰＨ
１０を得ることができる。

【００４６】なお、ここでは、位相差が２ｎｓの１０相
クロック信号を得る場合について説明した。位相差が４
ｎｓの１０相クロック信号を得る場合には、選択回路３
００は、図８（ａ）に示すように入力端子ｔ１ａ−ｔ１
０ａと出力端子ｔ１ｂ−ｔ１０ｂとを接続する。すなわ
ち、選択回路３００は、入力端子ｔ１ａと出力端子ｔ１
ｂ，ｔ６ｂ、入力端子ｔ３ａと出力端子ｔ４ｂ，ｔ９
ｂ、入力端子ｔ５ａと出力端子ｔ２ｂ，ｔ７ｂ、入力端
子ｔ７ａと出力端子ｔ５ｂ，ｔ１０ｂ、および入力端子
ｔ９ａと出力端子ｔ３ｂ，ｔ８ｂとを接続する。これに
より、出力端子ｔｉｂ（ｉ＝２−１０）に供給されるク
ロック信号は、出力端子ｔ（ｉ−１）ｂに供給されるク
ロック信号に対して４ｎｓの位相差を有する。したがっ
て、分周回路２００から出力されるクロック信号ＰＨ１
−ＰＨ１０は、位相差が４ｎｓの１０相クロック信号と
なる。

【００４７】また、位相差が３ｎｓの１０相クロック信
号を得る場合には、選択回路３００は、入力端子ｔ１ａ
−ｔ１０ａと出力端子ｔ１ｂ−ｔ１０ｂとを図８（ｂ）
に示すように接続する。すなわち、選択回路３００は、
入力端子ｔ１ａと出力端子ｔ１ｂ、入力端子ｔ２ａと出
力端子ｔ８ｂ、入力端子ｔ３ａと出力端子ｔ５ｂ、入力
端子ｔ４ａと出力端子ｔ２ｂ、入力端子ｔ５ａと出力端
子ｔ９ｂ、入力端子ｔ６ａと出力端子ｔ６ｂ、入力端子
ｔ７ａと出力端子ｔ３ｂ、入力端子ｔ８ａと出力端子ｔ
１０ｂ、入力端子ｔ９ａと出力端子ｔ７ｂ、および入力
端子ｔ１０ａと出力端子ｔ４ｂとを接続する。これによ
り、出力端子ｔｉｂ（ｉ＝２−１０）に供給されるクロ
ック信号は、出力端子ｔ（ｉ−１）ｂに供給されるクロ
ック信号に対して３ｎｓの位相差を有する。したがっ
て、分周回路２００から出力されるクロック信号ＰＨ１
−ＰＨ１０は、位相差が３ｎｓの１０相クロック信号と
なる。

【００４８】また、ここでは、ＰＬＬ回路１００からの
クロック信号の周波数を分周回路２００によって１／２
分周する場合について説明した。これを１／４分周する
場合には、図９に示すように、ＤフリップフロップＤＦ
Ｆ６１，６２を２つ直列に接続して分周ユニットを構成
すればよい。このように、分周ユニットのＤフリップフ
ロップの段数を変えることによって分周比を調整するこ
とができる。

【００４９】以上のように、第１の実施形態によれば、
電圧制御発振回路ＶＣＯの調整をすることなく、所望の
周波数および位相差の多相クロック信号ＰＨ１−ＰＨ１
０を得ることができる。

【００５０】したがって、いろいろな分周比の分周回路
をそれぞれあらかじめ用意しておけば、ディスクリート
でワイドレンジなアプリケーション（１３９４．ｂ）に
適用することができる。そして、多相クロック信号の持
つメリット（パラレル動作によりＣＭＯＳ素子の動作周
波数を低減してＣＭＯＳで高速データ伝送ＬＳＩを実現
すること）を享受できる。

【００５１】（第２の実施形態）図１０は、この発明の
第２の実施形態による多相クロック信号発生回路の全体
構成を示すブロック図である。図１０に示す多相クロッ
ク信号発生回路は、図１に示した多相クロック信号発生
回路の構成に加えてさらに、切換回路６００，７００
と、分周回路４００，５００とを備える。

【００５２】切換回路６００は、入力端子ｔ１ｃ−ｔ１
０ｃと、出力端子ｔ１ｄ−ｔ１０ｄ，ｔ１ｅ−ｔ１０
ｅ，ｔ１ｆ−ｔ１０ｆとを含む。入力端子ｔ１ｃ−ｔ１
０ｃは、選択回路３００の出力端子ｔ１ｂ−ｔ１０ｂか
らのクロック信号を受ける。切換回路６００は、入力端
子ｔ１ｃ−ｔ１０ｃと、出力端子ｔ１ｄ−ｔ１０ｄ，ｔ
１ｅ−ｔ１０ｅ，ｔ１ｆ−ｔ１０ｆとを選択的に接続す
る。

【００５３】分周回路２００は、図５に示したものと同
様の分周回路であり、切換回路６００の出力端子ｔ１ｄ
−ｔ１０ｄからのクロック信号を１／２分周して出力す
る。

【００５４】分周回路４００は、図５に示した分周回路
においてＤフリップフロップを２段直列に接続したもの
であり、切換回路６００の出力端子ｔ１ｅ−ｔ１０ｅか
らのクロック信号を１／４分周して出力する。

【００５５】分周回路５００は、図５に示した分周回路
においてＤフリップフロップを３段直列に接続したもの
であり、切換回路６００の出力端子ｔ１ｆ−ｔ１０ｆか
らのクロック信号を１／８分周して出力する。

【００５６】切換回路７００は、入力端子ｔ１ｇ−ｔ１
０ｇ，ｔ１ｈ−ｔ１０ｈ，ｔ１ｉ−ｔ１０ｉと、出力端
子ｔ１ｊ−ｔ１０ｊとを含む。入力端子ｔ１ｇ−ｔ１０
ｇは、分周回路２００からの１０相クロック信号を受け
る。入力端子ｔ１ｈ−ｔ１０ｈは、分周回路４００から
の１０相クロック信号を受ける。入力端子ｔ１ｉ−ｔ１
０ｉは、分周回路５００からの１０相クロック信号を受
ける。切換回路７００は、入力端子ｔ１ｇ−ｔ１０ｇ，
ｔ１ｈ−ｔ１０ｈ，ｔ１ｉ−ｔ１０ｉと、出力端子ｔ１
ｊ−ｔ１０ｊとを選択的に接続する。

【００５７】以上のように構成された多相クロック信号
発生回路では、分周回路２００からの１０相クロック信
号（位相差２ｎｓ、周波数５０ＭＨｚ）を必要とする場
合には、切換回路６００は入力端子ｔ１ｃ−ｔ１０ｃと
出力端子ｔ１ｄ−ｔ１０ｄとを接続し（図中実線で示
す）、切換回路７００は入力端子ｔ１ｇ−ｔ１０ｇと出
力端子ｔ１ｊ−ｔ１０ｊとを接続する（図中実線で示
す）。また、分周回路４００からの１０相クロック信号
（位相差２ｎｓ、周波数２５ＭＨｚ）を必要とする場合
には、切換回路６００は入力端子ｔ１ｃ−ｔ１０ｃと出
力端子ｔ１ｅ−ｔ１０ｅとを接続し（図中点線で示
す）、切換回路７００は入力端子ｔ１ｈ−ｔ１０ｈと出
力端子ｔ１ｊ−ｔ１０ｊとを接続する（図中点線で示
す）。さらに、分周回路５００からの１０相クロック信
号（位相差２ｎｓ、周波数１２．５ＭＨｚ）を必要とす
る場合には、切換回路６００は入力端子ｔ１ｃ−ｔ１０
ｃと出力端子ｔ１ｆ−ｔ１０ｆとを接続し（図中一点鎖
線で示す）、切換回路７００は入力端子ｔ１ｉ−ｔ１０
ｉと出力端子ｔ１ｊ−ｔ１０ｊとを接続する（図中一点
鎖線で示す）。

【００５８】このように、第２の実施形態による多相ク
ロック信号発生回路は、選択回路３００、切換回路６０
０，７００、分周回路２００，４００，５００を設けた
ため、所望の周波数および位相差の多相クロック信号を
得ることができる。したがって、この多相クロック信号
発生回路をディスクリートでワイドレンジなアプリケー
ション（１３９４．ｂ）に適用することができる。これ
により、多相クロック信号の持つメリット（パラレル動
作によりＣＭＯＳ素子の動作周波数を低減してＣＭＯＳ
で高速データ伝送ＬＳＩを実現すること）を享受でき
る。

【００５９】（第３の実施形態）図１１は、この発明の
第３の実施形態による多相クロック信号発生回路の全体
構成を示すブロック図である。図１１に示す多相クロッ
ク信号発生回路１１００は、ＰＬＬ回路１００と、分周
回路２００，４００，５００，５１０と、切換回路６１
０，７１０と、選択回路８００と、デコーダ９００とを
備える。

【００６０】選択回路８００は、入力端子ｔ１ａ−ｔ１
０ａに供給された１０相クロック信号ＰＨＡ１−ＰＨＡ
１０のうち選択信号ＰＨＳＥＬ［０：３］によって指定
された位相差を有するクロック信号をクロック信号ＰＨ
１Ｍ−ＰＨ１０Ｍとして出力端子ｔ１ｂ−ｔ１０ｂから
出力する。選択信号ＰＨＳＥＬ［０：３］は、位相差を
指定するために外部から与えられる４ビットの信号であ
る。ここでは、位相差として１ｎｓ，２ｎｓ，４ｎｓ，
８ｎｓを指定することができるものとする。そして、位
相差１ｎｓ，２ｎｓ，４ｎｓ，８ｎｓが指定されたとき
には、それぞれ選択信号ＰＨＳＥＬ［０：３］として１
０００，０１００，００１０，０００１が与えられるも
のとする。

【００６１】デコーダ９００は、外部からの２ビットの
選択信号ＤＩＶＳＥＬ［０：１］に応答して４ビットの
選択信号ＥＮＤＩＶ［０：３］を出力する。選択信号Ｄ
ＩＶＳＥＬ［０：１］は、分周比を指定するために外部
から与えられる２ビットの信号である。ここでは、分周
比として１／１，１／２，１／４，１／８を指定するこ
とができるものとする。そして、分周比１／１，１／
２，１／４，１／８が指定されたときには、それぞれ選
択信号ＤＩＶＳＥＬ［０：１］として００，０１，１
０，１１が与えられるものとする。

【００６２】切換回路６１０は、入力端子ｔ１ｃ−ｔ１
０ｃと、出力端子ｔ１ｄ−ｔ１０ｄ，ｔ１ｅ−ｔ１０
ｅ，ｔ１ｆ−ｔ１０ｆ，ｔ１ｋ−ｔ１０ｋとを含む。入
力端子ｔ１ｃ−ｔ１０ｃは、選択回路８００の出力端子
ｔ１ｂ−ｔ１０ｂからのクロック信号ＰＨ１Ｍ−ＰＨ１
０Ｍを受ける。切換回路６１０は、デコーダ９００から
の４ビットの選択信号ＥＮＤＩＶ［０：３］に応答し
て、入力端子ｔ１ｃ−ｔ１０ｃと出力端子ｔ１ｄ−ｔ１
０ｄ，ｔ１ｅ−ｔ１０ｅ，ｔ１ｆ−ｔ１０ｆ，ｔ１ｋ−
ｔ１０ｋのいずれかとを接続する。

【００６３】分周回路５１０は、切換回路６１０の出力
端子ｔ１ｋ−ｔ１０ｋからのクロック信号を１／１分周
して出力する。すなわち、切換回路６１０の出力端子ｔ
１ｋ−ｔ１０ｋからのクロック信号と同じ周波数のクロ
ック信号を切換回路７１０の入力端子ｔ１ｍ−ｔ１０ｍ
に出力する。

【００６４】切換回路７１０は、入力端子ｔ１ｇ−ｔ１
０ｇ，ｔ１ｈ−ｔ１０ｈ，ｔ１ｉ−ｔ１０ｉ，ｔ１ｍ−
ｔ１０ｍと、出力端子ｔ１ｊ−ｔ１０ｊとを含む。入力
端子ｔ１ｇ−ｔ１０ｇ，ｔ１ｈ−ｔ１０ｈ，ｔ１ｉ−ｔ
１０ｉ，ｔ１ｍ−ｔ１０ｍは、分周回路２００，４０
０，５００，５１０からの１０相クロック信号を受け
る。切換回路７１０は、デコーダ９００からの４ビット
の選択信号ＥＮＤＩＶ［０：３］に応答して、入力端子
ｔ１ｇ−ｔ１０ｇ，ｔ１ｈ−ｔ１０ｈ，ｔ１ｉ−ｔ１０
ｉ，ｔ１ｍ−ｔ１０ｍのいずれかと出力端子ｔ１ｊ−ｔ
１０ｊとを接続する。

【００６５】図１２は、図１１に示した選択回路８００
の内部構成を示すブロック図である。図１２を参照し
て、選択回路８００は、セレクタ８０１−８１０と、デ
コーダ８２１−８３０とを含む。デコーダ８２１−８３
０は、４ビットの選択信号ＰＨＳＥＬ［０：３］に応答
して１０ビットの選択信号ＥＮＰＨ１［０：９］−ＥＮ
ＰＨ１０［０：９］を出力する。セレクタ８０１−８１
０は、デコーダ８２１−８３０からの選択信号ＥＮＰＨ
１［０：９］−ＥＮＰＨ１０［０：９］に応答して、１
０相クロック信号ＰＨＡ１−ＰＨＡ１０のうちのいずれ
か１つをクロック信号ＰＨ１Ｍ−ＰＨ１０Ｍとして出力
する。

【００６６】具体的には、図１３に示すように、デコー
ダ８２１は、位相差１ｎｓを指定する４ビットの選択信
号ＰＨＳＥＬ［０：３］（１０００）に応答して１０ビ
ットの選択信号ＥＮＰＨ１［０：９］（０００００００
００１）を出力する。選択信号ＥＮＰＨ１［０：９］の
下位からｎビット目のビット（図中、右端からｎ番目の
ビット）はクロック信号ＰＨＡｎに対応している。例え
ば、選択信号ＥＮＰＨ１［０：９］の最下位ビット（図
中、右端のビット）はクロック信号ＰＨＡ１に、最上位
ビット（図中、左端のビット）はクロック信号ＰＨＡ１
０に対応している。そしてセレクタ８０１は、デコーダ
８２１からの選択信号ＥＮＰＨ１［０：９］のうち値が
１であるビットに対応するクロック信号ＰＨＡ１をクロ
ック信号ＰＨ１Ｍとして出力する。このように、デコー
ダ８２１は、位相差を指定する選択信号ＰＨＳＥＬ
［０：３］に応答して、１０ビットのうちのいずれか１
ビットが１となる選択信号ＥＮＰＨ１を出力する。そし
てセレクタ８０１は、デコーダ８２１からの選択信号Ｅ
ＮＰＨ１［０：９］のうち値が１であるビットに対応す
るクロック信号をクロック信号ＰＨ１Ｍとして出力す
る。

【００６７】デコーダ８２２−８３０およびセレクタ８
０２−８１０も、上述したデコーダ８２１およびセレク
タ８０１と同様の働きをする。デコーダ８２２−８３０
からの選択信号ＥＮＰＨ２［０：９］−ＥＮＰＨ１０
［０：９］とセレクタ８０２−８１０からのクロック信
号ＰＨ２Ｍ−ＰＨ１０Ｍとの関係を図１４−図２２に示
す。

【００６８】以上のように構成された選択回路８００
は、図２３に示すように、位相差として１ｎｓが指定さ
れたときはクロック信号（ＰＨＡ１−ＰＨＡ１０）を１
０相クロック信号ＰＨ１Ｍ−ＰＨ１０Ｍとして出力す
る。また、位相差として２ｎｓが指定されたときはクロ
ック信号（ＰＨＡ１，ＰＨＡ３，ＰＨＡ５，ＰＨＡ７，
ＰＨＡ９，ＰＨＡ１，ＰＨＡ３，ＰＨＡ５，ＰＨＡ７，
ＰＨＡ９）を１０相クロック信号ＰＨ１Ｍ−ＰＨ１０Ｍ
として出力する。また、位相差として４ｎｓが指定され
たときはクロック信号（ＰＨＡ１，ＰＨＡ５，ＰＨＡ
９，ＰＨＡ３，ＰＨＡ７，ＰＨＡ１，ＰＨＡ５，ＰＨＡ
９，ＰＨＡ３，ＰＨＡ７）を１０相クロック信号ＰＨ１
Ｍ−ＰＨ１０Ｍとして出力する。また、位相差として８
ｎｓが指定されたときはクロック信号（ＰＨＡ１，ＰＨ
Ａ９，ＰＨＡ７，ＰＨＡ５，ＰＨＡ３，ＰＨＡ１，ＰＨ
Ａ９，ＰＨＡ７，ＰＨＡＡ５，ＰＨＡ３）を１０相クロ
ック信号ＰＨ１Ｍ−ＰＨ１０Ｍとして出力する。

【００６９】図２４は、図１１に示したデコーダ９００
の内部構成を示すブロック図である。図２４を参照し
て、デコーダ９００は、インバータ９０１，９０２と、
ＡＮＤ回路９０３−９０６とを含む。インバータ９０１
は、選択信号ＤＩＶＳＥＬ０を反転する。インバータ９
０２は、選択信号ＤＩＶＳＥＬ１を反転する。ＡＮＤ回
路９０３は、インバータ９０１の出力とインバータ９０
２の出力とのＡＮＤ（論理積）を出力する。ＡＮＤ回路
９０３の出力は選択信号ＥＮＤＩＶ０となる。ＡＮＤ回
路９０４は、インバータ９０１の出力と選択信号ＤＩＶ
ＳＥＬ１とのＡＮＤを出力する。ＡＮＤ回路９０４の出
力は選択信号ＥＮＤＩＶ１となる。ＡＮＤ回路９０５
は、選択信号ＤＩＶＳＥＬ０とインバータ９０２の出力
とのＡＮＤを出力する。ＡＮＤ回路９０５の出力は選択
信号ＥＮＤＩＶ２となる。ＡＮＤ回路９０６は、選択信
号ＤＩＶＳＥＬ１と選択信号ＤＩＶＳＥＬ０とのＡＮＤ
を出力する。ＡＮＤ回路９０６の出力は選択信号ＥＮＤ
ＩＶ３となる。

【００７０】次に、以上のように構成されたデコーダ９
００の動作について図２５を参照しつつ説明する。分周
比として１／１が指定されたときは２ビットの選択信号
ＤＩＶＳＥＬ［０：１］（ＤＩＶＳＥＬ０＝０，ＤＩＶ
ＳＥＬ１＝０）がデコーダ９００に与えられる。これに
応答してデコーダ９００は、４ビットの選択信号ＥＮＤ
ＩＶ［０：３］（ＥＮＤＩＶ０＝１，ＥＮＤＩＶ１＝
０，ＥＮＤＩＶ２＝０，ＥＮＤＩＶ３＝０）を出力す
る。分周比として１／２が指定されたときは選択信号Ｄ
ＩＶＳＥＬ［０：１］（ＤＩＶＳＥＬ０＝０，ＤＩＶＳ
ＥＬ１＝１）がデコーダ９００に与えられる。これに応
答してデコーダ９００は、選択信号ＥＮＤＩＶ［０：
３］（ＥＮＤＩＶ０＝０，ＥＮＤＩＶ１＝１，ＥＮＤＩ
Ｖ２＝０，ＥＮＤＩＶ３＝０）を出力する。分周比とし
て１／４が指定されたときは選択信号ＤＩＶＳＥＬ
［０：１］（ＤＩＶＳＥＬ０＝１，ＤＩＶＳＥＬ１＝
０）がデコーダ９００に与えられる。これに応答してデ
コーダ９００は、選択信号ＥＮＤＩＶ［０：３］（ＥＮ
ＤＩＶ０＝０，ＥＮＤＩＶ１＝０，ＥＮＤＩＶ２＝１，
ＥＮＤＩＶ３＝０）を出力する。分周比として１／８が
指定されたときは選択信号ＤＩＶＳＥＬ［０：１］（Ｄ
ＩＶＳＥＬ０＝１，ＤＩＶＳＥＬ１＝１）がデコーダ９
００に与えられる。これに応答してデコーダ９００は、
選択信号ＥＮＤＩＶ［０：３］（ＥＮＤＩＶ０＝０，Ｅ
ＮＤＩＶ１＝０，ＥＮＤＩＶ２＝０，ＥＮＤＩＶ３＝
１）を出力する。

【００７１】次に、デコーダ９００からの選択信号ＥＮ
ＤＩＶ［０：３］に対する切換回路６１０，７１０の動
作について図１１を参照しつつ説明する。デコーダ９０
０からの選択信号ＥＮＤＩＶ［０：３］（ＥＮＤＩＶ０
＝１，ＥＮＤＩＶ１＝０，ＥＮＤＩＶ２＝０，ＥＮＤＩ
Ｖ３＝０）に応答して、切換回路６１０は入力端子ｔ１
ｃ−ｔ１０ｃと出力端子ｔ１ｋ−ｔ１０ｋとを接続し、
切換回路７１０は入力端子ｔ１ｍ−ｔ１０ｍと出力端子
ｔ１ｊ−ｔ１０ｊとを接続する。デコーダ９００からの
選択信号ＥＮＤＩＶ［０：３］（ＥＮＤＩＶ０＝０，Ｅ
ＮＤＩＶ１＝１，ＥＮＤＩＶ２＝０，ＥＮＤＩＶ３＝
０）に応答して、切換回路６１０は入力端子ｔ１ｃ−ｔ
１０ｃと出力端子ｔ１ｄ−ｔ１０ｄとを接続し、切換回
路７１０は入力端子ｔ１ｇ−ｔ１０ｇと出力端子ｔ１ｊ
−ｔ１０ｊとを接続する。デコーダ９００からの選択信
号ＥＮＤＩＶ［０：３］（ＥＮＤＩＶ０＝０，ＥＮＤＩ
Ｖ１＝０，ＥＮＤＩＶ２＝１，ＥＮＤＩＶ３＝０）に応
答して、切換回路６１０は入力端子ｔ１ｃ−ｔ１０ｃと
出力端子ｔ１ｅ−ｔ１０ｅとを接続し、切換回路７１０
は入力端子ｔ１ｈ−ｔ１０ｈと出力端子ｔ１ｊ−ｔ１０
ｊとを接続する。デコーダ９００からの選択信号ＥＮＤ
ＩＶ［０：３］（ＥＮＤＩＶ０＝０，ＥＮＤＩＶ１＝
０，ＥＮＤＩＶ２＝０，ＥＮＤＩＶ３＝１）に応答し
て、切換回路６１０は入力端子ｔ１ｃ−ｔ１０ｃと出力
端子ｔ１ｆ−ｔ１０ｆとを接続し、切換回路７１０は入
力端子ｔ１ｉ−ｔ１０ｉと出力端子ｔ１ｊ−ｔ１０ｊと
を接続する。

【００７２】次に、以上のように構成された多相クロッ
ク信号発生回路１１００の動作について図１１を参照し
つつ説明する。

【００７３】この多相クロック信号発生回路１１００に
よれば、選択信号ＰＨＳＥＬ［０：３］および選択信号
ＤＩＶＳＥＬ［０：１］の組み合わせを選ぶことによっ
て、１ｎｓ，２ｎｓ，４ｎｓ，８ｎｓのうちの所望の位
相差および１００ＭＨｚ，５０ＭＨｚ，２５ＭＨｚ，１
２．５ＭＨｚのうちの所望の周波数を有する１０相クロ
ック信号ＰＨ１−ＰＨ１０を得ることができる。例え
ば、位相差２ｎｓ、周波数５０ＭＨｚの１０相クロック
信号ＰＨ１−ＰＨ１０が必要なときは、選択信号ＰＨＳ
ＥＬ［０：３］（１０００）および選択信号ＤＩＶＳＥ
Ｌ［０：１］（ＤＩＶＳＥＬ０＝０，ＤＩＶＳＥＬ１＝
１）を与える。選択信号ＰＨＳＥＬ［０：３］（１００
０）に応答して選択回路８００は、位相差が２ｎｓの１
０相クロック信号ＰＨ１Ｍ−ＰＨ１０Ｍ（ＰＨＡ１，Ｐ
ＨＡ３，ＰＨＡ５，ＰＨＡ７，ＰＨＡ９，ＰＨＡ１，Ｐ
ＨＡ３，ＰＨＡ５，ＰＨＡ７，ＰＨＡ９）を出力する。
選択信号ＤＩＶＳＥＬ［０：１］（ＤＩＶＳＥＬ０＝
０，ＤＩＶＳＥＬ１＝１）に応答してデコーダ９００は
選択信号ＥＮＤＩＶ［０：３］（ＤＩＶＳＥＬ０＝０，
ＤＩＶＳＥＬ１＝１，ＤＩＶＳＥＬ２＝０，ＤＩＶＳＥ
Ｌ３＝０）を出力する。デコーダ９００からの選択信号
ＥＮＤＩＶ［０：３］（ＤＩＶＳＥＬ０＝０，ＤＩＶＳ
ＥＬ１＝１，ＤＩＶＳＥＬ２＝０，ＤＩＶＳＥＬ３＝
０）に応答して、切換回路６１０は入力端子ｔ１ｃ−ｔ
１０ｃと出力端子ｔ１ｄ−ｔ１０ｄとを接続し、切換回
路７１０は入力端子ｔ１ｇ−ｔ１０ｇと出力端子ｔ１ｊ
−ｔ１０ｊとを接続する。これにより、選択回路８００
からの１０相クロック信号ＰＨ１Ｍ−ＰＨ１０Ｍが分周
回路２００によって１／２分周され、位相差２ｎｓ、周
波数５０ＭＨｚの１０相クロック信号ＰＨ１−ＰＨ１０
として外部へ出力される。

【００７４】以上のように、第３の実施形態による多相
クロック信号発生回路では、選択回路８００、切換回路
６１０，７１０、分周回路２００，４００，５００，５
１０、デコーダ９００を設けたため、所望の周波数およ
び位相差の多相クロック信号を得ることができる。

【００７５】（第４の実施形態）図２６は、この発明の
第４の実施形態による多相クロック信号発生回路の全体
構成を示すブロック図である。図２６を参照して、この
多相クロック信号発生回路は、図１１に示した多相クロ
ック信号発生回路１１００に加えてさらにクロック合成
回路１１２００を備える。クロック合成回路１２００
は、インバータ１２０２−１２０５と、ＮＡＮＤ回路１
２１１−１２１６とを含む。インバータ１２０１−１２
０５は、多相クロック信号発生回路１１００からのクロ
ック信号ＰＨ２，ＰＨ４，ＰＨ６，ＰＨ８，ＰＨ１０を
反転する。ＮＡＮＤ回路１２１１−１２１５は、多相ク
ロック信号発生回路１１００からのクロック信号ＰＨ
１，ＰＨ３，ＰＨ５，ＰＨ７，ＰＨ９とインバータ１２
０１−１２０５の出力とのＮＡＮＤ（否定論理積）を出
力する。ＮＡＮＤ回路１２１６は、ＮＡＮＤ回路１２１
１−１２１５の出力ＳＹＮ１−ＳＹＮ５のＮＡＮＤを出
力する。ＮＡＮＤ回路１２１６の出力は、シリアルクロ
ック信号ＣＬＫＯＵＴとして外部へ出力される。

【００７６】次に、以上のように構成された多相クロッ
ク信号発生回路の動作について図２６および図２７を参
照しつつ説明する。

【００７７】選択信号ＰＨＳＥＬ［０：３］によって位
相差２ｎｓが、選択信号ＤＩＶＳＥＬ［０：１］によっ
て分周比１／２が指定される。これにより、周波数５０
ＭＨｚ、位相差２ｎｓの１０相クロック信号ＰＨ１−Ｐ
Ｈ１０が多相クロック信号発生回路１１００から出力さ
れる。さらにクロック合成回路１２００のＮＡＮＤ回路
１２１１−１２１５からは、図２７に示すようなパルス
幅が２ｎｓ、周期が２０ｎｓのパルス信号ＳＹＮ１−Ｓ
ＹＮ５が出力される。これにより、ＮＡＮＤ回路１２１
６からは、周波数２５０ＭＨｚのシリアルクロック信号
ＣＬＫＯＵＴが出力される。

【００７８】ここでは位相差２ｎｓおよび分周比１／２
を指定した場合について説明したけれども、位相差１ｎ
ｓおよび分周比１を指定した場合には５００ＭＨｚ、位
相差４ｎｓおよび分周比１／４を指定した場合には１２
５ＭＨｚ、位相差８ｎｓおよび分周比１／８を指定した
場合には６２．５ＭＨｚのシリアルクロック信号ＣＬＫ
ＯＵＴがクロック合成回路１２００から出力される。

【００７９】このように、第４の実施形態による多相ク
ロック信号発生回路では所定の位相差および分周比を指
定することによって多相クロック信号ＰＨ１−ＰＨ１０
とシリアルクロック信号ＣＬＫＯＵＴとを得ることがで
きる。したがって、多相クロック信号を用いて並列処理
を行うブロックとシリアルクロック信号を用いて直列処
理を行うブロックとがＬＳＩチップ内に混在している場
合に、多相クロック信号およびシリアルクロック信号の
双方を供給することができる。通常、このような場合に
は、シリアルクロック信号を発生させるための回路を別
個に設ける必要がある。シリアルクロック信号を発生さ
せるための回路を別個に設ける場合には、その内部にＰ
ＬＬ回路が必要となる。しかし、第４の実施形態による
クロック合成回路１２００ではＰＬＬ回路を必要としな
い。したがって、チップ面積を削減することができる。
その結果、コストを削減することができる。

【００８０】また、シリアルクロック信号ＣＬＫＯＵＴ
は多相クロック信号ＰＨ１−ＰＨ１０に基づいて作成さ
れる。したがって、シリアルクロック信号ＣＬＫＯＵＴ
の波形を確認することによって、多相クロック信号ＰＨ
１−ＰＨ１０が正常に出力されているかどうかを確認す
ることができる。

【００８１】また、多相クロック信号発生回路１１００
内のＶＣＯを常に一定の周波数で動作させるため、ＶＣ
Ｏの設計が楽になり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）の短縮もはかれる。

【００８２】（第５の実施形態）図２８は、この発明の
第５の実施形態による多相クロック信号発生回路の全体
構成を示すブロック図である。図２８を参照して、この
多相クロック信号発生回路は、図１１に示した多相クロ
ック信号発生回路１１００と、クロック合成部１３００
とを備る。クロック合成部１３００は、選択回路１３１
０と、ＮＡＮＤ回路１２１１−１２１６とを含む。選択
回路１３１０は、外部からの選択信号ＰＣＴＬ［０：
３］に応答して、多相クロック信号発生回路１１００か
らのクロック信号ＰＨ１−ＰＨ１０のうちクロック信号
ＰＨ１，ＰＨ３，ＰＨ５，ＰＨ７，ＰＨ９を信号ＮＩ
１，ＮＩ３，ＮＩ５，ＮＩ７，ＮＩ９として出力し、ク
ロック信号ＰＨ２，ＰＨ４，ＰＨ６，ＰＨ８，ＰＨ１０
と相補関係にあるクロック信号を信号ＮＩ２，ＮＩ４，
ＮＩ６，ＮＩ８，ＮＩ１０として出力する。ＮＡＮＤ回
路１２１１は、選択回路１３１０の出力ＮＩ１，ＮＩ２
のＮＡＮＤを出力する。ＮＡＮＤ回路１２１２は、選択
回路１３１０の出力ＮＩ３，ＮＩ４のＮＡＮＤを出力す
る。ＮＡＮＤ回路１２１３は、選択回路１３１０の出力
ＮＩ５，ＮＩ６のＮＡＮＤを出力する。ＮＡＮＤ回路１
２１４は、選択回路１３１０の出力ＮＩ７，ＮＩ８のＮ
ＡＮＤを出力する。ＮＡＮＤ回路１２１５は、選択回路
１３１０の出力ＮＩ９，ＮＩ１０のＮＡＮＤを出力す
る。ＮＡＮＤ回路１２１６は、ＮＡＮＤ回路１２１１−
１２１５の出力ＳＹＮ１−ＳＹＮ５のＮＡＮＤを出力す
る。ＮＡＮＤ回路１２１６の出力は、シリアルクロック
信号ＣＬＫＯＵＴとして外部へ出力される。

【００８３】図２９は、図２８に示した選択回路１３１
０の内部構成を示すブロック図である。図２９に示す選
択回路１３１０は、セレクタ１３２１−１３３０と、デ
コーダ１３４１−１３５０とを含む。デコーダ１３４１
−１３５０は、外部からの選択信号ＰＣＴＬ［０：３］
に応答して、図３０に示すような１０ビットの選択信号
ＥＮＰＨ１［０：９］−ＥＮＰＨ１０［０：９］を出力
する。選択信号ＥＮＰＨ１［０：９］−ＥＮＰＨ１０
［０：９］の下位からｎビット目のビット（図中、右端
からｎ番目のビット）はクロック信号ＰＨＡｎに対応し
ている。例えば、最下位ビット（図中、右端のビット）
はクロック信号ＰＨＡ１に、最上位ビット（図中、左端
のビット）はクロック信号ＰＨＡ１０に対応している。
そしてセレクタ１３２１−１３３０は、デコーダ１３４
１−１３５０からの選択信号ＥＮＰＨ１［０：９］−Ｅ
ＮＰＨ１０［０：９］の１０ビットのうち値が１である
ビットに対応するクロック信号ＰＨ１，ＰＨ７，ＰＨ
３，ＰＨ９，ＰＨ５，ＰＨ１，ＰＨ７，ＰＨ３，ＰＨ
９，ＰＨ５を信号ＮＩ１−ＮＩ１０として出力する。

【００８４】次に、図２８に示した多相クロック信号発
生回路の動作について説明する。なお、ここでは、選択
信号ＰＨＳＥＬ［０：３］によって位相差２ｎｓが、選
択信号ＤＩＶＳＥＬ［０：１］によって分周比１／２が
指定されるものとする。

【００８５】周波数５０ＭＨｚ、位相差２ｎｓの１０相
クロック信号ＰＨ１−ＰＨ１０が多相クロック信号発生
回路１１００から出力される。選択回路１３１０は、多
相クロック信号発生回路１１００からのクロック信号Ｐ
Ｈ１，ＰＨ７，ＰＨ３，ＰＨ９，ＰＨ５，ＰＨ１，ＰＨ
７，ＰＨ３，ＰＨ９，ＰＨ５を信号ＮＩ１−ＮＩ１０と
して出力する。図２７に示すように、クロック信号ＰＨ
７，ＰＨ９，ＰＨ１，ＰＨ３，ＰＨ５は、クロック信号
ＰＨ２，ＰＨ４，ＰＨ６，ＰＨ８，ＰＨ１０と相補関係
にある。したがって、ＮＡＮＤ回路１２１１−１２１５
からは図２７に示すような信号ＳＹＮ１−ＳＹＮ５が出
力される。これにより、ＮＡＮＤ回路１２１６からは、
周波数２５０ＭＨｚのシリアルクロック信号ＣＬＫＯＵ
Ｔが出力される。

【００８６】図２６に示したクロック合成回路１２００
では、ＮＡＮＤ回路１２１１−１２１５への入力の一方
（ＰＨ２，ＰＨ４，ＰＨ６，ＰＨ８，ＰＨ１０）をイン
バータ１２０１−１２０５によって反転している。すな
わち、ＮＡＮＤ回路１２１１−１２１５への入力の一方
（ＰＨ２，ＰＨ４，ＰＨ６，ＰＨ８，ＰＨ１０）はイン
バータ１２０１−１２０５を介して、他方（ＰＨ１，Ｐ
Ｈ３，ＰＨ５，ＰＨ７，ＰＨ９）は直接にＮＡＮＤ回路
１２１１−１２１５へ入力される。したがって、ＮＡＮ
Ｄ回路１２１１−１２１５への入力の一方（ＰＨ２，Ｐ
Ｈ４，ＰＨ６，ＰＨ８，ＰＨ１０）と他方（ＰＨ１，Ｐ
Ｈ３，ＰＨ５，ＰＨ７，ＰＨ９）とではパスの負荷容量
が異なる。このため、ＮＡＮＤ回路１２１１−１２１５
への入力の一方と他方との間で遅延時間の差が生じる。
その結果、シリアルクロック信号ＣＬＫＯＵＴのデュー
ティがくずれてしまう。

【００８７】しかし、図２８に示したクロック合成部１
３００では、ＮＡＮＤ回路１２１１−１２１５への入力
の一方（ＮＩ２，ＮＩ４，ＮＩ６，ＮＩ８，ＮＩ１０）
と他方（ＮＩ１，ＮＩ３，ＮＩ５，ＮＩ７，ＮＩ９）と
でパスの負荷容量は同じである。これは、図２９に示し
たように、ＮＡＮＤ回路１２１１−１２１５への入力の
一方（ＮＩ２，ＮＩ４，ＮＩ６，ＮＩ８，ＮＩ１０）も
他方（ＮＩ１，ＮＩ３，ＮＩ５，ＮＩ７，ＮＩ９）もと
もにセレクタ１３２１−１３３０を介してＮＡＮＤ回路
１２１１−１２１５へ入力されるためである。したがっ
て、ＮＡＮＤ回路１２１１−１２１５への入力の一方
（ＮＩ２，ＮＩ４，ＮＩ６，ＮＩ８，ＮＩ１０）と他方
（ＮＩ１，ＮＩ３，ＮＩ５，ＮＩ７，ＮＩ９）との間で
の遅延時間の差をなくすことができる。これにより、デ
ューティ５０：５０のシリアルクロック信号ＣＬＫＯＵ
Ｔを得ることができる。

【００８８】なお、ここでは、位相差２ｎｓ、分周比１
／２の場合について説明したが、これ以外の位相差、分
周比の場合であってもクロック信号ＰＨ２，ＰＨ４，Ｐ
Ｈ６，ＰＨ８，ＰＨ１０と相補関係にあるクロック信号
が存在すれば同様に適用することができる。

【００８９】

【発明の効果】この発明の１つの局面に従った多相クロ
ック信号発生回路では、第１の選択手段からの第２の多
相クロック信号の位相差がそのまま第３の多相クロック
信号の位相差となる。すなわち、第３の多相クロック信
号の位相差は第１の選択回路によって決定される。した
がって、第１の選択回路において第１の位相差の倍数を
調整することにより、所望の位相差の第３の多相クロッ
ク信号を得ることができる。このため、オシレータに関
しては何ら調整をする必要がない。

【００９０】また、第３の多相クロック信号の周波数
は、第１の多相クロック信号の所定の周波数を分周手段
における分周比倍したものとなる。したがって、分周手
段における分周比を調整することにより、所望の位相差
の第３の多相クロック信号を得ることができる。

【００９１】また、分周手段は複数の分周ユニットを含
み、複数の分周ユニットの各々は、他の分周ユニットが
分周を開始した後に、当該分周ユニットに対応するクロ
ック信号を所定倍に分周する。したがって、第１の選択
手段からの第２の多相クロック信号のうちのある相のク
ロック信号が他の相のクロック信号と同じである場合で
あっても、これらの相のクロック信号に対応する分周ユ
ニットが同時に分周を開始することがない。

【図面の簡単な説明】

【図１】この発明の第１の実施形態による多相クロック
信号発生回路の全体構成を示すブロック図である。

【図２】図１に示した選択回路における入力端子と出力
端子との接続関係を示す図である。

【図３】図１に示したＰＬＬ回路の構成を示すブロック
図である。

【図４】図３に示したＰＬＬ回路から出力される１０相
クロック信号の波形を示すタイミングチャートである。

【図５】図１に示した分周回路の構成を示すブロック図
である。

【図６】図５に示された分周回路の動作を説明するため
のタイミングチャートである。

【図７】図５に示された分周回路の動作を説明するため
のタイミングチャートである。

【図８】図１に示した選択回路における入力端子と出力
端子との接続関係を示す図であり、（ａ）は位相差が４
ｎｓの１０相クロック信号を得る場合の接続関係、
（ｂ）は位相差が３ｎｓの１０相クロック信号を得る場
合の接続関係を示す。

【図９】１／４分周する場合の分周ユニットの構成を示
すブロック図である。

【図１０】この発明の第２の実施形態による多相クロッ
ク信号発生回路の全体構成を示すブロック図である。

【図１１】この発明の第３の実施形態による多相クロッ
ク信号発生回路の全体構成を示すブロック図である。

【図１２】図１１に示した選択回路の内部構成を示すブ
ロック図である。

【図１３】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図１４】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図１５】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図１６】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図１７】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図１８】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図１９】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図２０】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図２１】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図２２】図１２に示したデコーダからの選択信号とセ
レクタからのクロック信号との関係を示す図である。

【図２３】図１１に示した選択回路に与えられる選択信
号と当該選択回路から出力されるクロック信号との関係
を示す図である。

【図２４】図１１に示したデコーダの内部構成を示すブ
ロック図である。

【図２５】図２４に示したデコーダに与えられる選択信
号と当該デコーダから出力される選択信号との関係を示
す図である。

【図２６】この発明の第４の実施形態による多相クロッ
ク信号発生回路の全体構成を示すブロック図である。

【図２７】図２６に示した多相クロック信号発生回路の
動作を説明するためのタイミングチャートである。

【図２８】この発明の第５の実施形態による多相クロッ
ク信号発生回路の全体構成を示すブロック図である。

【図２９】図２８に示した選択回路の内部構成を示すブ
ロック図である。

【図３０】図２９に示したデコーダからの選択信号とセ
レクタの出力との関係を示す図である。

【図３１】従来の多相クロック信号発生回路の構成を示
すブロック図である。

【図３２】従来の多相クロック信号発生回路の構成を示
すブロック図である。

【図３３】図３２に示された多相クロック信号発生回路
の動作を説明するためのタイミングチャートである。

【符号の説明】

１００ ＰＬＬ回路 ２００，４００，５００，５１０ 分周回路 ３００，８００ 選択回路 １２００，１３００ クロック合成回路 ＤＦＦ１−ＤＦＦ１０ Ｄフリップフロップ ＮＲ２−ＮＲ１０ ＮＯＲ回路 ＰＨＳＥＬ［０：３］ 選択信号 ＤＩＶＳＥＬ［０：１］ 選択信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BA03 BB04 DD04 DD08 5J039 EE08 EE24 KK01 KK09 KK10 KK20 KK27 KK29 KK31 MM16 NN01 5J106 AA04 CC01 CC21 CC38 CC41 DD32 FF04 KK32

Claims (10)

【特許請求の範囲】
1. 【請求項１】 所定の周波数を有しかつ第１の位相差ず
   つ位相が異なる第１の多相クロック信号を発生するオシ
   レータと、 前記オシレータからの第１の多相クロック信号を受け、
   当該第１の多相クロック信号のうち前記第１の位相差の
   所定倍の第２の位相差ずつ位相が異なるクロック信号を
   第２の多相クロック信号として出力する第１の選択手段
   と、 前記選択手段からの第２の多相クロック信号を分周して
   第３の多相クロック信号として出力する分周手段とを備
   えることを特徴とする多相クロック信号発生回路。
2. 【請求項２】 請求項１に記載の多相クロック信号発生
   回路において、 前記分周手段は、前記第１の選択手段からの第２の多相
   クロック信号のうちのいずれかの相のクロック信号に各
   々が対応する複数の分周ユニットを含み、 前記複数の分周ユニットの各々は、 当該分周ユニットに対応するクロック信号よりも前記第
   ２の位相差だけ位相が進んだクロック信号に対応する他
   の分周ユニットが分周を開始した後に、当該分周ユニッ
   トに対応するクロック信号を分周することを特徴とする
   多相クロック信号発生回路。
3. 【請求項３】 請求項２に記載の多相クロック信号発生
   回路において、 前記複数の分周ユニットの各々は、当該分周ユニットに
   対応するクロック信号をクロック端子に受ける１または
   複数段のフリップフロップと、 前記フリップフロップの最終段の出力を反転して、前記
   フリップフロップの初段の入力へ供給する反転手段とを
   含み、 前記反転手段は、 当該分周ユニットに対応するクロック信号よりも前記第
   ２の位相差だけ位相が進んだクロック信号に対応する他
   の分周ユニットにおけるフリップフロップの最終段の出
   力の変化に応答して活性化されることを特徴とする多相
   クロック信号発生回路。
4. 【請求項４】 請求項１に記載の多相クロック信号発生
   回路において、 前記第１の選択手段は、 外部からの信号に応じて前記第１の位相差の倍数を変え
   ることを特徴とする多相クロック信号発生回路。
5. 【請求項５】 請求項１に記載の多相クロック信号発生
   回路において、 前記分周手段は、 前記第１の選択手段からの第２の多相クロック信号を、
   外部からの信号に応じた分周比で分周することを特徴と
   する多相クロック信号発生回路。
6. 【請求項６】 請求項１に記載の多相クロック信号発生
   回路において、 前記分周手段からの第３の多相クロック信号に基づいて
   シリアルクロック信号を生成するクロック合成手段をさ
   らに備えることを特徴とする多相クロック信号発生回
   路。
7. 【請求項７】 請求項６に記載の多相クロック信号発生
   回路において、 前記クロック合成手段は、 各々が、前記分周手段からの第３の多相クロック信号の
   うちの対応するクロック信号と、当該クロック信号と前
   記第２の位相差だけ位相が異なるクロック信号の反転信
   号とに基づいて、パルス幅が前記第２の位相差に等しく
   かつ周期が前記第３の多相クロック信号の周期に等しい
   パルス信号を生成する複数の第１の論理回路と、 前記複数の第１の論理回路からの複数のパルス信号を合
   成する第２の論理回路とを含むことを特徴とする多相ク
   ロック信号発生回路。
8. 【請求項８】 請求項７に記載の多相クロック信号発生
   回路において、 前記クロック合成手段はさらに、 前記分周手段からの第３の多相クロック信号のうち、前
   記複数の第１の論理回路に対応する第１のクロック信号
   と、当該クロック信号と前記第２の位相差だけ位相が異
   なるクロック信号と相補関係にある第２のクロック信号
   とを前記複数の第１の論理回路に供給する第２の選択手
   段を含み、 前記複数の第１の論理回路の各々は、 前記第２の選択手段からの第１および第２のクロック信
   号に基づいて前記パルス信号を生成することを特徴とす
   る多相クロック信号発生回路。
9. 【請求項９】 所定の周波数を有しかつ第１の位相差ず
   つ位相が異なる第１の多相クロック信号を受け、当該第
   １の多相クロック信号のうち前記第１の位相差の所定倍
   の第２の位相差ずつ位相が異なるクロック信号を第２の
   多相クロック信号として出力することを特徴とする選択
   回路。
10. 【請求項１０】 請求項９に記載の選択回路において、 前記選択回路は、外部からの信号に応じて前記第１の位
    相差の倍数を変えることを特徴とする選択回路。