JP2002043904A - クロック制御方法及び回路 - Google Patents
クロック制御方法及び回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
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-
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Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】簡易な構成により、高精度に、非整数の周波数
変換を行うことができるクロック制御回路及び方法の提
供。 【解決手段】入力クロック又は前記入力クロックから生
成されるクロックを基準のクロックとして、前記基準の
クロックの周期毎に、前記基準のクロックに対する位相
を、あらかじめ所定の単位位相差分加算又は減算するた
めの制御信号を出力する制御回路１０２と、前記入力ク
ロックを入力し、前記制御信号に基づき、前記基準のク
ロックに対して前記加算されてなる位相を有するクロッ
クを出力する位相調整回路１０１と、を備える。
変換を行うことができるクロック制御回路及び方法の提
供。 【解決手段】入力クロック又は前記入力クロックから生
成されるクロックを基準のクロックとして、前記基準の
クロックの周期毎に、前記基準のクロックに対する位相
を、あらかじめ所定の単位位相差分加算又は減算するた
めの制御信号を出力する制御回路１０２と、前記入力ク
ロックを入力し、前記制御信号に基づき、前記基準のク
ロックに対して前記加算されてなる位相を有するクロッ
クを出力する位相調整回路１０１と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック制御回路
及び方法に関する。
及び方法に関する。
【０００２】
【従来の技術】クロック周期を調整する回路は、ＰＬＬ
（Phase Locked Loop；位相同期ループ）回路を備え
て構成とされている。図２７は、従来のＰＬＬ回路の構
成を示す図である。図２７を参照すると、外部クロック
３２４と、電圧制御発振器３２２の出力を分周回路３２
３で分周した信号が位相周波数検出回路（Phase Frequ
ency Detector；ＰＦＤ）３１９に入力され、位相差に
応じた電圧をチャージポンプ３２０が出力し、ループフ
ィルタ３２１で平滑化された電圧が電圧制御発振器（Vo
ltage Controlled Oscillator；ＶＣＯ）３２２に制
御電圧として供給され、該制御電圧に応じた周波数の出
力クロックが電圧制御発振器３２２から分周回路３２３
に供給される。
（Phase Locked Loop；位相同期ループ）回路を備え
て構成とされている。図２７は、従来のＰＬＬ回路の構
成を示す図である。図２７を参照すると、外部クロック
３２４と、電圧制御発振器３２２の出力を分周回路３２
３で分周した信号が位相周波数検出回路（Phase Frequ
ency Detector；ＰＦＤ）３１９に入力され、位相差に
応じた電圧をチャージポンプ３２０が出力し、ループフ
ィルタ３２１で平滑化された電圧が電圧制御発振器（Vo
ltage Controlled Oscillator；ＶＣＯ）３２２に制
御電圧として供給され、該制御電圧に応じた周波数の出
力クロックが電圧制御発振器３２２から分周回路３２３
に供給される。
【０００３】例えば特開平１１−２８４４９７号公報に
は、遅延時間を決定するためのランプ波電圧、及び閾値
電圧を同一構成の回路で発生させることができ、またラ
ンプ波電圧と閾値電圧をそれぞれ独立に設定できるの
で、分子分母の両者が設定可能な分数の遅延時間を発生
させることができるプログラマブル遅延発生器、該プロ
グラマブル遅延発生器を使用してアキュムレータの出力
パルスの位相補間を行うことにより、無調整で、低スプ
リアスな出力信号を発生できる周波数シンセサイザ、該
プログラマブル遅延発生器を用いた逓倍回路、該プログ
ラマブル遅延発生器を、出力パルス幅を決定する遅延発
生器に用いたデューティ比変換回路、該プログラマブル
遅延発生器を分周器と位相比較器の間に挿入したＰＬＬ
周波数シンセサイザ等が提案されている。
は、遅延時間を決定するためのランプ波電圧、及び閾値
電圧を同一構成の回路で発生させることができ、またラ
ンプ波電圧と閾値電圧をそれぞれ独立に設定できるの
で、分子分母の両者が設定可能な分数の遅延時間を発生
させることができるプログラマブル遅延発生器、該プロ
グラマブル遅延発生器を使用してアキュムレータの出力
パルスの位相補間を行うことにより、無調整で、低スプ
リアスな出力信号を発生できる周波数シンセサイザ、該
プログラマブル遅延発生器を用いた逓倍回路、該プログ
ラマブル遅延発生器を、出力パルス幅を決定する遅延発
生器に用いたデューティ比変換回路、該プログラマブル
遅延発生器を分周器と位相比較器の間に挿入したＰＬＬ
周波数シンセサイザ等が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、図２７
に示した従来の回路は、ＰＬＬ回路を備え、帰還系回路
を用いているため、位相調整に時間を要するほか、帰還
系特有のジッタがある、という問題点を有している。
に示した従来の回路は、ＰＬＬ回路を備え、帰還系回路
を用いているため、位相調整に時間を要するほか、帰還
系特有のジッタがある、という問題点を有している。
【０００５】また、上記した従来のプログラマブル遅延
発生器には、閾値電圧発生回路等の電源電圧発生回路が
必要とされている。このため、回路規模が増大するとい
う問題点を有している。
発生器には、閾値電圧発生回路等の電源電圧発生回路が
必要とされている。このため、回路規模が増大するとい
う問題点を有している。
【０００６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、簡易な構成によ
り、高精度に、非整数の周波数変換を行うことができる
クロック制御回路及び方法を提供することにある。
てなされたものであって、その目的は、簡易な構成によ
り、高精度に、非整数の周波数変換を行うことができる
クロック制御回路及び方法を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成する本発
明は、クロックを入力し、一定周期毎に、前記クロック
に対する位相差をあらかじめ定められた所定の単位位相
差加算又は減算してなる位相差を有する出力クロックを
出力するものである。
明は、クロックを入力し、一定周期毎に、前記クロック
に対する位相差をあらかじめ定められた所定の単位位相
差加算又は減算してなる位相差を有する出力クロックを
出力するものである。
【０００８】本発明は、入力クロック又は前記入力クロ
ックから生成されるクロックを基準のクロックとして、
前記基準のクロックの周期毎に、前記基準のクロックに
対する位相を、所定の単位位相差分加算又は減算するた
めの制御信号を出力する制御手段と、前記入力クロック
を入力し、前記制御信号に基づき、前記基準のクロック
に対して、あらかじめ定められた所定の単位位相差分、
加算又は減算してなる位相を有する出力クロックを生成
出力する位相調整手段と、を備え、前記基準のクロック
の周波数に対して非整数の関係にある周波数の出力クロ
ックを出力可能としている。
ックから生成されるクロックを基準のクロックとして、
前記基準のクロックの周期毎に、前記基準のクロックに
対する位相を、所定の単位位相差分加算又は減算するた
めの制御信号を出力する制御手段と、前記入力クロック
を入力し、前記制御信号に基づき、前記基準のクロック
に対して、あらかじめ定められた所定の単位位相差分、
加算又は減算してなる位相を有する出力クロックを生成
出力する位相調整手段と、を備え、前記基準のクロック
の周波数に対して非整数の関係にある周波数の出力クロ
ックを出力可能としている。
【０００９】本発明においては、入力クロックを分周し
てなる分周クロックを出力する分周回路と、前記分周回
路から出力される分周クロックに基づき、前記分周クロ
ックに対する位相差を、単位位相差毎に、加算又は減算
するための制御信号を生成する制御回路と、前記入力ク
ロックを入力し、前記制御回路からの制御信号で設定さ
れる位相の信号を生成出力する位相調整回路と、を備え
た構成としてもよい。
てなる分周クロックを出力する分周回路と、前記分周回
路から出力される分周クロックに基づき、前記分周クロ
ックに対する位相差を、単位位相差毎に、加算又は減算
するための制御信号を生成する制御回路と、前記入力ク
ロックを入力し、前記制御回路からの制御信号で設定さ
れる位相の信号を生成出力する位相調整回路と、を備え
た構成としてもよい。
【００１０】本発明においては、入力クロックから互い
に位相が異なる第１乃至第Ｎのクロック（「多相クロッ
ク」という）を生成出力する多相クロック生成回路と、
前記第１乃至第Ｎのクロックを入力してその一つを選択
出力するセレクタと、前記入力クロックを入力し、前記
セレクタにおいて、前記第１乃至第Ｎのクロックを、順
次、選択する選択信号を生成して前記セレクタに供給す
る制御回路と、を備えた構成としてもよい。上記目的
は、特許請求の範囲の各請求項の発明によって同様に達
成されることは、以下の実施の形態及び実施例等の説明
から、当業者には直ちに明らかとされるであろう。
に位相が異なる第１乃至第Ｎのクロック（「多相クロッ
ク」という）を生成出力する多相クロック生成回路と、
前記第１乃至第Ｎのクロックを入力してその一つを選択
出力するセレクタと、前記入力クロックを入力し、前記
セレクタにおいて、前記第１乃至第Ｎのクロックを、順
次、選択する選択信号を生成して前記セレクタに供給す
る制御回路と、を備えた構成としてもよい。上記目的
は、特許請求の範囲の各請求項の発明によって同様に達
成されることは、以下の実施の形態及び実施例等の説明
から、当業者には直ちに明らかとされるであろう。
【００１１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の一実施の形態は、入力クロック又
は前記入力クロックから生成されるクロックを基準のク
ロックとして、前記基準のクロックのクロック周期毎
に、前記基準のクロックに対する位相をあらかじめ所定
の単位位相差分加算又は減算するための選択信号を出力
する制御回路（図１の１０２）と、前記入力クロックを
入力し、前記選択信号に基づき、前記基準のクロックに
対して前記加算されてなる位相を有するクロックを出力
する位相調整回路（図１の１０１）と、を備える。
に説明する。本発明の一実施の形態は、入力クロック又
は前記入力クロックから生成されるクロックを基準のク
ロックとして、前記基準のクロックのクロック周期毎
に、前記基準のクロックに対する位相をあらかじめ所定
の単位位相差分加算又は減算するための選択信号を出力
する制御回路（図１の１０２）と、前記入力クロックを
入力し、前記選択信号に基づき、前記基準のクロックに
対して前記加算されてなる位相を有するクロックを出力
する位相調整回路（図１の１０１）と、を備える。
【００１２】本発明は、別の実施の形態において、入力
クロックを分周する分周回路（図３の１０３）と、前記
分周回路で分周されたクロックに基づき、前記分周クロ
ックに対する位相差を、単位位相差ごとに加算又は減算
するための制御信号を生成する制御回路（図３の１０
２）と、入力クロックを入力し、前記入力クロック信号
に対して、前記制御回路からの制御信号で設定される位
相の信号を生成する位相調整回路（図３の１０１）と、
を備える。
クロックを分周する分周回路（図３の１０３）と、前記
分周回路で分周されたクロックに基づき、前記分周クロ
ックに対する位相差を、単位位相差ごとに加算又は減算
するための制御信号を生成する制御回路（図３の１０
２）と、入力クロックを入力し、前記入力クロック信号
に対して、前記制御回路からの制御信号で設定される位
相の信号を生成する位相調整回路（図３の１０１）と、
を備える。
【００１３】本発明は、別の実施の形態において、入力
クロックから互いに位相が異なる第１乃至第Ｎのクロッ
ク（「多相クロック」という）を生成する多相クロック
生成回路（図４の２０１）と、前記第１乃至第Ｎのクロ
ックを入力してその一つを選択出力するセレクタ（図４
の２０３）と、前記入力クロックを入力し、前記セレク
タにおいて、前記第１乃至第Ｎのクロックを、順次、選
択する選択信号を供給する制御回路（図４の２０２）
と、を備える。
クロックから互いに位相が異なる第１乃至第Ｎのクロッ
ク（「多相クロック」という）を生成する多相クロック
生成回路（図４の２０１）と、前記第１乃至第Ｎのクロ
ックを入力してその一つを選択出力するセレクタ（図４
の２０３）と、前記入力クロックを入力し、前記セレク
タにおいて、前記第１乃至第Ｎのクロックを、順次、選
択する選択信号を供給する制御回路（図４の２０２）
と、を備える。
【００１４】本発明においては、位相調整回路を、入力
される二つの信号のタイミング差を分割し信号を出力す
るインターポレータで構成し、クロック信号を分周回路
で分周した信号と該分周信号を所定クロック周期分送ら
れた信号とをインターポレータに入し、前記クロック信
号に基づき、前記インターポレータにおけるタイミング
差の分割値を可変させる制御回路を備える。
される二つの信号のタイミング差を分割し信号を出力す
るインターポレータで構成し、クロック信号を分周回路
で分周した信号と該分周信号を所定クロック周期分送ら
れた信号とをインターポレータに入し、前記クロック信
号に基づき、前記インターポレータにおけるタイミング
差の分割値を可変させる制御回路を備える。
【００１５】二つの入力信号のタイミング差を分割した
信号を出力するインターポレータを複数備え、前記複数
のインターポレータにおけるタイミング差の分割値は互
いに異なる値に設定され、互いに相の異なる複数（Ｎ
個）のクロックについて、複数組の二つのクロックがそ
れぞれ前記複数のインターポレータに入力され、一のイ
ンターポレータにおいて、両端の第１と第Ｎのクロック
を入力とする構成としてもよい。
信号を出力するインターポレータを複数備え、前記複数
のインターポレータにおけるタイミング差の分割値は互
いに異なる値に設定され、互いに相の異なる複数（Ｎ
個）のクロックについて、複数組の二つのクロックがそ
れぞれ前記複数のインターポレータに入力され、一のイ
ンターポレータにおいて、両端の第１と第Ｎのクロック
を入力とする構成としてもよい。
【００１６】本発明は、別の実施の形態において、入力
クロックに基づき前記入力クロックの周波数を逓倍した
互いに位相の異なる第１乃至第Ｎのクロック（「多相逓
倍クロック」という）を生成する多相逓倍クロック生成
回路（図２０の１０）と、前記第１乃至第Ｎのクロック
のうち二つのクロック信号を選択するスイッチ（図２０
の２０）と、前記スイッチから選択出力される二つクロ
ック信号を入力し、前記二つのクロック信号のタイミン
グ差を分割した信号を出力するインターポレータ（図２
０の３０）と、前記スイッチの切り替え及びインターポ
レータのタイミング分割値を設定する制御信号を出力す
る制御回路（図２０の４０）とを備える。
クロックに基づき前記入力クロックの周波数を逓倍した
互いに位相の異なる第１乃至第Ｎのクロック（「多相逓
倍クロック」という）を生成する多相逓倍クロック生成
回路（図２０の１０）と、前記第１乃至第Ｎのクロック
のうち二つのクロック信号を選択するスイッチ（図２０
の２０）と、前記スイッチから選択出力される二つクロ
ック信号を入力し、前記二つのクロック信号のタイミン
グ差を分割した信号を出力するインターポレータ（図２
０の３０）と、前記スイッチの切り替え及びインターポ
レータのタイミング分割値を設定する制御信号を出力す
る制御回路（図２０の４０）とを備える。
【００１７】本発明は、さらに別の実施の形態におい
て、入力クロックに基づき前記入力クロックを一旦分周
して多相クロックを生成し、該多相クロックの周波数を
逓倍した互いに位相の異なる第１乃至第Ｎのクロック
（「多相逓倍クロック」という）を生成する多相逓倍ク
ロック生成回路（図２２の１０）と、前記第１乃至第Ｎ
のクロックの隣接する二つのクロック信号を、二組選択
するスイッチ（図２２の２０）と、前記スイッチから出
力される第１組の二つのクロック信号を入力し、前記二
つのクロック信号のタイミング差を分割した信号を出力
する第１のインターポレータ（図２２の３０1）と、前
記スイッチから出力される第２組の二つのクロック信号
を入力し、前記二つのクロック信号のタイミング差を分
割した信号を出力する第２のインターポレータ（図２２
の３０2）と、前記第１、第２のインターポレータの出
力を入力し、前記二つの出力のタイミング差を分割した
信号を出力する第３のインターポレータ（図２２の３０
2）と、前記スイッチの切り替え及び前記インターポレ
ータのタイミング差分割値を設定する制御信号を出力す
る制御回路（図２２の４０）と、を備える。
て、入力クロックに基づき前記入力クロックを一旦分周
して多相クロックを生成し、該多相クロックの周波数を
逓倍した互いに位相の異なる第１乃至第Ｎのクロック
（「多相逓倍クロック」という）を生成する多相逓倍ク
ロック生成回路（図２２の１０）と、前記第１乃至第Ｎ
のクロックの隣接する二つのクロック信号を、二組選択
するスイッチ（図２２の２０）と、前記スイッチから出
力される第１組の二つのクロック信号を入力し、前記二
つのクロック信号のタイミング差を分割した信号を出力
する第１のインターポレータ（図２２の３０1）と、前
記スイッチから出力される第２組の二つのクロック信号
を入力し、前記二つのクロック信号のタイミング差を分
割した信号を出力する第２のインターポレータ（図２２
の３０2）と、前記第１、第２のインターポレータの出
力を入力し、前記二つの出力のタイミング差を分割した
信号を出力する第３のインターポレータ（図２２の３０
2）と、前記スイッチの切り替え及び前記インターポレ
ータのタイミング差分割値を設定する制御信号を出力す
る制御回路（図２２の４０）と、を備える。
【００１８】多相逓倍クロック生成回路は、入力クロッ
クを分周して互いに位相の異なる複数のクロック（「多
相クロック」という）を生成出力する分周回路（図５の
２）と、入力クロックの周期を検知する周期検知回路
（図５の６）と、前記分周回路から出力される多相クロ
ックを入力とし、前記クロックを逓倍した多相クロック
を生成する多相クロック逓倍回路（図５の５）と、を備
え、前記多相クロック逓倍回路（５）は、二つの入力の
タイミング差を分割した信号を出力する複数のタイミン
グ差分割回路（図６の４ａ１〜４ａ８）と、二つの前記
タイミング差分割回路の出力をそれぞれ多重化して出力
する複数の多重化回路（図６の４ｂ１〜４ｂ４）とを備
え、前記複数のタイミング差分割回路は、同一位相のク
ロックを入力とするタイミング差分割回路（図６の４ａ
１、４ａ３、４ａ５、４ａ７）と、相隣る位相の二つの
クロックを入力とするタイミング差分割回路（図６の４
ａ２、４ａ４、４ａ６、４ａ８）を備えている。
クを分周して互いに位相の異なる複数のクロック（「多
相クロック」という）を生成出力する分周回路（図５の
２）と、入力クロックの周期を検知する周期検知回路
（図５の６）と、前記分周回路から出力される多相クロ
ックを入力とし、前記クロックを逓倍した多相クロック
を生成する多相クロック逓倍回路（図５の５）と、を備
え、前記多相クロック逓倍回路（５）は、二つの入力の
タイミング差を分割した信号を出力する複数のタイミン
グ差分割回路（図６の４ａ１〜４ａ８）と、二つの前記
タイミング差分割回路の出力をそれぞれ多重化して出力
する複数の多重化回路（図６の４ｂ１〜４ｂ４）とを備
え、前記複数のタイミング差分割回路は、同一位相のク
ロックを入力とするタイミング差分割回路（図６の４ａ
１、４ａ３、４ａ５、４ａ７）と、相隣る位相の二つの
クロックを入力とするタイミング差分割回路（図６の４
ａ２、４ａ４、４ａ６、４ａ８）を備えている。
【００１９】多相クロック逓倍回路（５）は、ｎ相のク
ロック（第１乃至第ｎクロック）を入力し、二つの入力
のタイミング差を分割した信号を出力する２ｎ個のタイ
ミング差分割回路（図６の４ａ１〜４ａ８）を備え、２
Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割
回路（図６の４ａ１、４ａ３、４ａ５、４ａ７）は、前
記二つの入力としてＩ番目の同一クロックを入力とし、
２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回
路（図６の４ａ２、４ａ４、４ａ６、４ａ８）は、Ｉ番
目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）番目（ただ
し、ｍｏｄは剰余演算を表し、Ｉ＋１ ｍｏｄ ｎは、
Ｉ＋１をｍで割った余り）のクロックを入力とし、Ｊ番
目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回路の
出力と（Ｊ＋２ ｍｏｄ ｎ）番目（ただし、Ｊ＋２
ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタイミング
差分割回路の出力とを入力とする２ｎ個のパルス幅補正
回路（図６の４ｃ１〜４ｃ８）と、Ｋ番目（ただし、１
≦Ｋ≦ｎ）のパルス幅補正回路の出力と（Ｋ＋ｎ）番目
のパルス幅補正回路の出力とを入力とするｎ個の多重化
回路（図６の４ｂ１〜４ｂ４）と、を備えている。
ロック（第１乃至第ｎクロック）を入力し、二つの入力
のタイミング差を分割した信号を出力する２ｎ個のタイ
ミング差分割回路（図６の４ａ１〜４ａ８）を備え、２
Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割
回路（図６の４ａ１、４ａ３、４ａ５、４ａ７）は、前
記二つの入力としてＩ番目の同一クロックを入力とし、
２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回
路（図６の４ａ２、４ａ４、４ａ６、４ａ８）は、Ｉ番
目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）番目（ただ
し、ｍｏｄは剰余演算を表し、Ｉ＋１ ｍｏｄ ｎは、
Ｉ＋１をｍで割った余り）のクロックを入力とし、Ｊ番
目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回路の
出力と（Ｊ＋２ ｍｏｄ ｎ）番目（ただし、Ｊ＋２
ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタイミング
差分割回路の出力とを入力とする２ｎ個のパルス幅補正
回路（図６の４ｃ１〜４ｃ８）と、Ｋ番目（ただし、１
≦Ｋ≦ｎ）のパルス幅補正回路の出力と（Ｋ＋ｎ）番目
のパルス幅補正回路の出力とを入力とするｎ個の多重化
回路（図６の４ｂ１〜４ｂ４）と、を備えている。
【００２０】本発明は、さらに別の実施の形態におい
て、入力クロックを入力し、前記入力クロックの分周し
た互いに位相の異なるクロックを生成する分周回路（図
２３の６０）と、前記分周回路から出力される第１組の
二つのクロック信号を入力し、前記二つのクロック信号
のタイミング差を分割した信号を出力する第１のインタ
ーポレータ（図２３の３０1）と、前記スイッチから出
力される第２組の二つのクロック信号を入力し、前記二
つのクロック信号のタイミング差を分割した信号を出力
する第２のインターポレータ（図２３の３０2）と、前
記第１、第２のインターポレータの出力を入力し、前記
二つの出力のタイミング差を分割した信号を出力する第
３のインターポレータ（図２３の３０3）と、前記スイ
ッチの切り替え及び前記インターポレータのタイミング
分割値を設定する制御信号を出力する制御回路（図２３
の４０）と、を備える。
て、入力クロックを入力し、前記入力クロックの分周し
た互いに位相の異なるクロックを生成する分周回路（図
２３の６０）と、前記分周回路から出力される第１組の
二つのクロック信号を入力し、前記二つのクロック信号
のタイミング差を分割した信号を出力する第１のインタ
ーポレータ（図２３の３０1）と、前記スイッチから出
力される第２組の二つのクロック信号を入力し、前記二
つのクロック信号のタイミング差を分割した信号を出力
する第２のインターポレータ（図２３の３０2）と、前
記第１、第２のインターポレータの出力を入力し、前記
二つの出力のタイミング差を分割した信号を出力する第
３のインターポレータ（図２３の３０3）と、前記スイ
ッチの切り替え及び前記インターポレータのタイミング
分割値を設定する制御信号を出力する制御回路（図２３
の４０）と、を備える。
【００２１】本発明は、さらに別の実施の形態におい
て、入力クロックに基づき、該入力クロックを逓倍して
なる互いに位相の異なる複数のクロックを生成する多相
逓倍クロック生成回路（図２４の１０）と、多相逓倍ク
ロック生成回路から出力される複数のクロックのうち、
互いに隣接する位相の二つのクロックを入力し、該二つ
のクロックのタイミング差をそれぞれ互いに異なる所定
の内分比で分割した信号をそれぞれ出力する複数インタ
ーポレータ（図２４の３０1〜３０n）と、複数のインタ
ーポレータの出力を入力しこれらを多重化して一つの出
力信号として出力する合成器（図２４の５０）と、を備
えて構成される。
て、入力クロックに基づき、該入力クロックを逓倍して
なる互いに位相の異なる複数のクロックを生成する多相
逓倍クロック生成回路（図２４の１０）と、多相逓倍ク
ロック生成回路から出力される複数のクロックのうち、
互いに隣接する位相の二つのクロックを入力し、該二つ
のクロックのタイミング差をそれぞれ互いに異なる所定
の内分比で分割した信号をそれぞれ出力する複数インタ
ーポレータ（図２４の３０1〜３０n）と、複数のインタ
ーポレータの出力を入力しこれらを多重化して一つの出
力信号として出力する合成器（図２４の５０）と、を備
えて構成される。
【００２２】この実施の形態において、多相逓倍クロッ
ク生成回路がＮ相（ただし、Ｎは所定の正整数）のクロ
ックを生成し、インターポレータ３０をＭ個（ただし、
Ｍは、Ｍ≦Ｎなる正整数）備え、ｉ番目の前記インター
ポレータには、ｉ番目とｉ＋１番目のクロック（ただ
し、ｉは１〜Ｍの整数、なお、ｎ＋１番目のクロックは
１番目のクロックとなる）が入力され、各インターポレ
ータにおける二つの入力信号のタイミング差を分割する
内分比は、ｉ番目（ただし、ｉは１〜Ｍの整数）のイン
ターポレータよりもｉ＋１番目のインターポレータの方
が、所定単位ステップ分、大又は小の値に設定されてお
り、Ｍ個のインターポレータからＭ相のクロックが出力
され、前記合成器から、Ｍ逓倍のクロックが出力される
構成としてもよい。この場合、各インターポレータにお
ける二つの入力信号のタイミング差を分割する内分比は
固定値とされる。
ク生成回路がＮ相（ただし、Ｎは所定の正整数）のクロ
ックを生成し、インターポレータ３０をＭ個（ただし、
Ｍは、Ｍ≦Ｎなる正整数）備え、ｉ番目の前記インター
ポレータには、ｉ番目とｉ＋１番目のクロック（ただ
し、ｉは１〜Ｍの整数、なお、ｎ＋１番目のクロックは
１番目のクロックとなる）が入力され、各インターポレ
ータにおける二つの入力信号のタイミング差を分割する
内分比は、ｉ番目（ただし、ｉは１〜Ｍの整数）のイン
ターポレータよりもｉ＋１番目のインターポレータの方
が、所定単位ステップ分、大又は小の値に設定されてお
り、Ｍ個のインターポレータからＭ相のクロックが出力
され、前記合成器から、Ｍ逓倍のクロックが出力される
構成としてもよい。この場合、各インターポレータにお
ける二つの入力信号のタイミング差を分割する内分比は
固定値とされる。
【００２３】上記した本発明の実施の形態において、イ
ンターポレータは、例えば図１２乃至図１５を参照する
と、第１、及び第２の入力信号を入力とし前記第１及び
第２の入力信号の所定の論理演算結果を出力する論理回
路（NAND01）と、第１の電源と内部ノード（Ｎ３１）間
に接続され、前記論理回路の出力信号を制御端子に入力
とし、前記第１、及び第２の入力信号が第１の値のと
き、オン状態とされる第１のスイッチ素子(ＭＰ１)と、
前記内部ノードが入力端に接続され、前記内部ノードの
容量の端子電圧としきい値との大小関係が反転した場合
に出力論理値を変化させるバッファ回路（ＩＮＶ３）
と、前記内部ノードと第２の電源間に直列に接続され、
前記第１の入力信号（ＩＮ１）が第２の値のとき共通に
オン状態とされる第２のスイッチ素子(ＭＮ１１)と、制
御回路（図２０の４０等）からの制御信号（ＰＨ）に基
づきそれぞれオン・オフ制御される第３のスイッチ素子
(ＭＮ２１)と、定電流源（Ｉ0）よりなる直列回路を、
複数個並列に備え、前記内部ノードと第２の電源間に直
列に接続され、前記第２の入力信号が第２の値のとき共
通にオン状態とされる第４のスイッチ素子(ＭＮ１２)
と、前記制御回路からの制御信号に基づきそれぞれオン
・オフ制御される前記第５のスイッチ素子(ＭＮ２２)
と、定電流源（Ｉ0）よりなる直列回路を、複数個並列
に備えている。なお、第３のスイッチ素子(ＭＮ２１)を
内部ノード（Ｎ３１）側に接続し、第２のスイッチ素子
(ＭＮ１１)を定電流源（Ｉ0）側に接続するように、そ
の配置を入れ替えてもよいことは勿論であり、第４のス
イッチ素子(ＭＮ１２)と、第５のスイッチ素子(ＭＮ２
２)の配置を入れ替えてもよいことは勿論である。
ンターポレータは、例えば図１２乃至図１５を参照する
と、第１、及び第２の入力信号を入力とし前記第１及び
第２の入力信号の所定の論理演算結果を出力する論理回
路（NAND01）と、第１の電源と内部ノード（Ｎ３１）間
に接続され、前記論理回路の出力信号を制御端子に入力
とし、前記第１、及び第２の入力信号が第１の値のと
き、オン状態とされる第１のスイッチ素子(ＭＰ１)と、
前記内部ノードが入力端に接続され、前記内部ノードの
容量の端子電圧としきい値との大小関係が反転した場合
に出力論理値を変化させるバッファ回路（ＩＮＶ３）
と、前記内部ノードと第２の電源間に直列に接続され、
前記第１の入力信号（ＩＮ１）が第２の値のとき共通に
オン状態とされる第２のスイッチ素子(ＭＮ１１)と、制
御回路（図２０の４０等）からの制御信号（ＰＨ）に基
づきそれぞれオン・オフ制御される第３のスイッチ素子
(ＭＮ２１)と、定電流源（Ｉ0）よりなる直列回路を、
複数個並列に備え、前記内部ノードと第２の電源間に直
列に接続され、前記第２の入力信号が第２の値のとき共
通にオン状態とされる第４のスイッチ素子(ＭＮ１２)
と、前記制御回路からの制御信号に基づきそれぞれオン
・オフ制御される前記第５のスイッチ素子(ＭＮ２２)
と、定電流源（Ｉ0）よりなる直列回路を、複数個並列
に備えている。なお、第３のスイッチ素子(ＭＮ２１)を
内部ノード（Ｎ３１）側に接続し、第２のスイッチ素子
(ＭＮ１１)を定電流源（Ｉ0）側に接続するように、そ
の配置を入れ替えてもよいことは勿論であり、第４のス
イッチ素子(ＭＮ１２)と、第５のスイッチ素子(ＭＮ２
２)の配置を入れ替えてもよいことは勿論である。
【００２４】内部ノード（Ｎ３１）と前記第２の電源間
には、直列接続された第６のスイッチ素子と容量とが、
複数本互いに並列接続され（ＭＮ３１〜ＭＮ３４、ＣＡ
Ｐ１１〜ＣＡＰ１４）、前記第６のスイッチ素子群（Ｍ
Ｎ３１〜ＭＮ３４）の制御端子に供給される周期制御信
号（７）にて、前記内部ノードに付加する前記容量の値
が選択的に決められる。
には、直列接続された第６のスイッチ素子と容量とが、
複数本互いに並列接続され（ＭＮ３１〜ＭＮ３４、ＣＡ
Ｐ１１〜ＣＡＰ１４）、前記第６のスイッチ素子群（Ｍ
Ｎ３１〜ＭＮ３４）の制御端子に供給される周期制御信
号（７）にて、前記内部ノードに付加する前記容量の値
が選択的に決められる。
【００２５】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２６】図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、本発明の第１の実施例
は、入力クロックを入力し、該入力クロック又は該入力
クロックから生成される信号を基準のクロックとして、
該基準クロックに対して、位相を調整して、出力クロッ
クを出力する位相調整回路１０１と、入力クロックとコ
ード情報を入力し、選択信号を、位相調整回路１０１に
出力する加算回路１０２と、を備えている。この位相調
整回路１０１は、後に説明されるように、好ましくは、
タイミング差を分割する内分比が可変に設定されるイン
ターポレータより構成される。
す図である。図１を参照すると、本発明の第１の実施例
は、入力クロックを入力し、該入力クロック又は該入力
クロックから生成される信号を基準のクロックとして、
該基準クロックに対して、位相を調整して、出力クロッ
クを出力する位相調整回路１０１と、入力クロックとコ
ード情報を入力し、選択信号を、位相調整回路１０１に
出力する加算回路１０２と、を備えている。この位相調
整回路１０１は、後に説明されるように、好ましくは、
タイミング差を分割する内分比が可変に設定されるイン
ターポレータより構成される。
【００２７】制御回路１０２は、例えば初期値０から、
所定の単位ｍ（ｍ＝１、２、３、…）を、入力クロック
を入力するたびにインクリメント（０、ｍ、２ｍ、３
ｍ、…）する加算回路と、加算結果をデコードし、該加
算結果に対応する選択信号（制御信号）を位相調整回路
１０１に出力する。所定の単位ｍの値は、外部から制御
回路１０２に入力されるコード信号により設定される。
所定の単位ｍ（ｍ＝１、２、３、…）を、入力クロック
を入力するたびにインクリメント（０、ｍ、２ｍ、３
ｍ、…）する加算回路と、加算結果をデコードし、該加
算結果に対応する選択信号（制御信号）を位相調整回路
１０１に出力する。所定の単位ｍの値は、外部から制御
回路１０２に入力されるコード信号により設定される。
【００２８】なお、制御回路１０２は、初期値Ｎから、
所定の単位ｍ（ｍ＝１、２、３、…）を、入力クロック
を入力するたびにデクリメント（Ｎ、Ｎ−ｍ、Ｎ−２
ｍ、Ｎ−３ｍ、…）する減算回路と、減算回路の減算結
果をデコードし、該減算結果に対応する選択信号（制御
信号）を位相調整回路１０１に出力する構成としてもよ
い。
所定の単位ｍ（ｍ＝１、２、３、…）を、入力クロック
を入力するたびにデクリメント（Ｎ、Ｎ−ｍ、Ｎ−２
ｍ、Ｎ−３ｍ、…）する減算回路と、減算回路の減算結
果をデコードし、該減算結果に対応する選択信号（制御
信号）を位相調整回路１０１に出力する構成としてもよ
い。
【００２９】位相調整回路１０１は、制御回路１０２か
らの選択信号に基づき、クロック周期ｔＣＫの入力クロ
ックのエッジ（例えば立ち上がりエッジ）に対して、制
御回路１０２からの選択信号で決定される単位位相差を
ΔΦとしたとき、該エッジに対して、０、ΔΦ、２Δ
Φ、３ΔΦ、…、（ｎ−１）ΔΦ、ｎΔΦ、…の位相差
の信号を出力する。ただし、ｎΔΦは位相差０と等価で
ある。
らの選択信号に基づき、クロック周期ｔＣＫの入力クロ
ックのエッジ（例えば立ち上がりエッジ）に対して、制
御回路１０２からの選択信号で決定される単位位相差を
ΔΦとしたとき、該エッジに対して、０、ΔΦ、２Δ
Φ、３ΔΦ、…、（ｎ−１）ΔΦ、ｎΔΦ、…の位相差
の信号を出力する。ただし、ｎΔΦは位相差０と等価で
ある。
【００３０】制御回路１０２からの選択信号ｍが「１」
であるときの単位位相差をΔΦとした場合、選択信号が
「ｍ」のときには、位相調整回路１０１における単位位
相差はｍΔΦとなり、クロック周期ｔＣＫの入力クロッ
クのエッジに対して、入力クロック毎に、０、ｍΔΦ、
２ｍΔΦ、３ｍΔΦ、…、（ｎ−１）ｍΔΦ、ｎｍΔ
Φ、…の位相の信号を出力する。ただし、単位位相差Δ
ΦがｔＣＫ／ｎのとき、ｎｍΔΦは、位相差０と等価で
ある。
であるときの単位位相差をΔΦとした場合、選択信号が
「ｍ」のときには、位相調整回路１０１における単位位
相差はｍΔΦとなり、クロック周期ｔＣＫの入力クロッ
クのエッジに対して、入力クロック毎に、０、ｍΔΦ、
２ｍΔΦ、３ｍΔΦ、…、（ｎ−１）ｍΔΦ、ｎｍΔ
Φ、…の位相の信号を出力する。ただし、単位位相差Δ
ΦがｔＣＫ／ｎのとき、ｎｍΔΦは、位相差０と等価で
ある。
【００３１】図２は、本発明の第１の実施例の動作原理
を説明するためのタイミングチャートである。図２を参
照すると、クロックサイクル１の入力クロックの立ち上
がりエッジに対する、出力クロックの位相差は０、クロ
ックサイクル２の入力クロックの立ち上がりエッジに対
する、出力クロックの位相差は、ΔΦ、クロックサイク
ル３の入力クロックの立ち上がりエッジに対する、出力
クロックの位相差は、２ΔΦ、…となる。
を説明するためのタイミングチャートである。図２を参
照すると、クロックサイクル１の入力クロックの立ち上
がりエッジに対する、出力クロックの位相差は０、クロ
ックサイクル２の入力クロックの立ち上がりエッジに対
する、出力クロックの位相差は、ΔΦ、クロックサイク
ル３の入力クロックの立ち上がりエッジに対する、出力
クロックの位相差は、２ΔΦ、…となる。
【００３２】出力クロックの周期は、ｔＣＫ＋ΔΦとな
り、周期ｔＣＫの入力クロックの周波数ｆ＝１／ｔＣＫ
を、周波数ｆ′＝１／（ｔＣＫ＋ΔΦ）に周波数変換し
ており、クロック周期を、入力クロック周波数の整数比
以外（非整数）の値（＝１＋ΔΦ／ｔＣＫ）で、周波数
変換している。
り、周期ｔＣＫの入力クロックの周波数ｆ＝１／ｔＣＫ
を、周波数ｆ′＝１／（ｔＣＫ＋ΔΦ）に周波数変換し
ており、クロック周期を、入力クロック周波数の整数比
以外（非整数）の値（＝１＋ΔΦ／ｔＣＫ）で、周波数
変換している。
【００３３】図２において、出力クロックと入力クロッ
クを入れ替えたものが、制御回路１０２を減算回路とデ
コーダで構成した場合のタイミング動作となる。制御回
路１０２を減算回路で構成した場合、クロックサイクル
毎に、入力クロックの立ち上がりエッジに対する、出力
クロックの位相差は、−ΔΦ、−２ΔΦ、…となる。
クを入れ替えたものが、制御回路１０２を減算回路とデ
コーダで構成した場合のタイミング動作となる。制御回
路１０２を減算回路で構成した場合、クロックサイクル
毎に、入力クロックの立ち上がりエッジに対する、出力
クロックの位相差は、−ΔΦ、−２ΔΦ、…となる。
【００３４】次に本発明の第２の実施例について説明す
る。図３は、本発明の第２の実施例の構成を示す図であ
る。図３を参照すると、本発明の第２の実施例は、入力
クロックを分周する分周回路１０３と、制御回路１０４
と、位相調整回路１０１とを備えている。分周回路１０
３は、入力クロックを入力して分周する。
る。図３は、本発明の第２の実施例の構成を示す図であ
る。図３を参照すると、本発明の第２の実施例は、入力
クロックを分周する分周回路１０３と、制御回路１０４
と、位相調整回路１０１とを備えている。分周回路１０
３は、入力クロックを入力して分周する。
【００３５】制御回路１０４は、初期値０から、コード
信号ｍ（ｍ＝１、２、３、…）を、入力クロックを入力
するたびにインクリメント（０、ｍ、２ｍ、３ｍ、…）
する加算回路と、該値をデコードし、該値に対応する選
択信号を位相調整回路１０１に出力するデコーダを備え
ている。
信号ｍ（ｍ＝１、２、３、…）を、入力クロックを入力
するたびにインクリメント（０、ｍ、２ｍ、３ｍ、…）
する加算回路と、該値をデコードし、該値に対応する選
択信号を位相調整回路１０１に出力するデコーダを備え
ている。
【００３６】位相調整回路１０１は、単位位相差をΔΦ
としたとき、入力クロック毎に、入力クロックのエッジ
に対して、制御回路１０４からの選択信号に基づき、
０、ｍΔΦ、２ｍΔΦ、３ｍΔΦ、…、（ｎ−１）ｍΔ
Φ、ｎｍΔΦ、…の位相差の信号を出力する。ただし、
単位位相差ΔΦがｔＣＫ／ｎのとき、ｎｍΔΦは位相差
０と等価である。
としたとき、入力クロック毎に、入力クロックのエッジ
に対して、制御回路１０４からの選択信号に基づき、
０、ｍΔΦ、２ｍΔΦ、３ｍΔΦ、…、（ｎ−１）ｍΔ
Φ、ｎｍΔΦ、…の位相差の信号を出力する。ただし、
単位位相差ΔΦがｔＣＫ／ｎのとき、ｎｍΔΦは位相差
０と等価である。
【００３７】周期ｔＣＫの入力クロックの周波数ｆ＝１
／ｔＣＫを、周波数ｆ′＝１／（ｔＣＫ＋ΔΦ）に変換
しており、出力クロックの周期を、ｔＣＫ＋ΔΦとな
り、クロック周期を整数比以外の値で変更可能としてい
る。
／ｔＣＫを、周波数ｆ′＝１／（ｔＣＫ＋ΔΦ）に変換
しており、出力クロックの周期を、ｔＣＫ＋ΔΦとな
り、クロック周期を整数比以外の値で変更可能としてい
る。
【００３８】本発明の第２の実施例においても、制御回
路１０２を減算回路とデコーダで構成してもよいことは
勿論である。
路１０２を減算回路とデコーダで構成してもよいことは
勿論である。
【００３９】次に本発明の第３の実施例について説明す
る。図４は、本発明の第３の実施例の構成を示す図であ
る。図４を参照すると、本発明の第３の実施例は、多相
クロック発生回路２０１と、セレクタ２０２と、セレク
タ２０２への選択信号を供給する制御回路２０３とを備
えている。
る。図４は、本発明の第３の実施例の構成を示す図であ
る。図４を参照すると、本発明の第３の実施例は、多相
クロック発生回路２０１と、セレクタ２０２と、セレク
タ２０２への選択信号を供給する制御回路２０３とを備
えている。
【００４０】多相クロック発生回路２０１から出力され
る、例えばｎ相の第１〜第ｎのクロック（位相が隣接す
るクロックのタイミング（位相）差ΔΦ＝ｔＣＫ／ｎ）
に対して、制御回路２０３からの制御のもと、セレクタ
２０２で、第１のクロックから第ｎのクロックを巡回的
に選択することで、例えば、クロックサイクル１では第
１のクロックを選択し、入力クロックの立ち上がりエッ
ジに対する出力クロックの位相差は０、クロックサイク
ル２では第２のクロックを選択し、入力クロックの立ち
上がりエッジに対する、出力クロックの位相差は、Δ
Φ、クロックサイクル３では第３のクロックを選択し、
入力クロックの立ち上がりエッジに対する、出力クロッ
クの位相差は、２ΔΦ、…となる。
る、例えばｎ相の第１〜第ｎのクロック（位相が隣接す
るクロックのタイミング（位相）差ΔΦ＝ｔＣＫ／ｎ）
に対して、制御回路２０３からの制御のもと、セレクタ
２０２で、第１のクロックから第ｎのクロックを巡回的
に選択することで、例えば、クロックサイクル１では第
１のクロックを選択し、入力クロックの立ち上がりエッ
ジに対する出力クロックの位相差は０、クロックサイク
ル２では第２のクロックを選択し、入力クロックの立ち
上がりエッジに対する、出力クロックの位相差は、Δ
Φ、クロックサイクル３では第３のクロックを選択し、
入力クロックの立ち上がりエッジに対する、出力クロッ
クの位相差は、２ΔΦ、…となる。
【００４１】出力クロックの周期は、ｔＣＫ＋ΔΦとな
り、周期ｔＣＫの入力クロックの周波数ｆ＝１／ｔＣＫ
を、周波数ｆ′＝１／（ｔＣＫ＋ΔΦ）に変換してお
り、クロック周期を、整数比以外の値（＝１＋ΔΦ／ｔ
ＣＫ）で変更可能としている。
り、周期ｔＣＫの入力クロックの周波数ｆ＝１／ｔＣＫ
を、周波数ｆ′＝１／（ｔＣＫ＋ΔΦ）に変換してお
り、クロック周期を、整数比以外の値（＝１＋ΔΦ／ｔ
ＣＫ）で変更可能としている。
【００４２】上記した本発明の実施例についてさらに詳
細に説明する。以下では、本発明の特徴の一つをなすタ
イミング差分割回路（インターポレータ）に関する説明
の順序の関係を考慮して、図４の回路構成から、その詳
細を説明する。
細に説明する。以下では、本発明の特徴の一つをなすタ
イミング差分割回路（インターポレータ）に関する説明
の順序の関係を考慮して、図４の回路構成から、その詳
細を説明する。
【００４３】図５は、図４の多相クロック発生回路２０
１の構成の一例を示す図である。図６は、本発明の一実
施例として、４相クロックを生成するための多相クロッ
ク発生回路２０１として、逓倍用インターポレータの構
成の具体例を示す図である。
１の構成の一例を示す図である。図６は、本発明の一実
施例として、４相クロックを生成するための多相クロッ
ク発生回路２０１として、逓倍用インターポレータの構
成の具体例を示す図である。
【００４４】図５に示すように、４相クロック発生回路
は、入力クロック１を４分周し、４相クロックＱ１〜Ｑ
４を出力する１／４分周回路２と、ｎ段縦続接続された
４相クロック逓倍回路５１〜５ｎと、周期検知回路６
と、を備えている。最終段の４相クロック逓倍回路５ｎ
からは、２ｎ逓倍された４相クロックＱｎ１〜Ｑｎ４が
出力される。なお、４相クロック逓倍回路の段数ｎは任
意である。
は、入力クロック１を４分周し、４相クロックＱ１〜Ｑ
４を出力する１／４分周回路２と、ｎ段縦続接続された
４相クロック逓倍回路５１〜５ｎと、周期検知回路６
と、を備えている。最終段の４相クロック逓倍回路５ｎ
からは、２ｎ逓倍された４相クロックＱｎ１〜Ｑｎ４が
出力される。なお、４相クロック逓倍回路の段数ｎは任
意である。
【００４５】１／４分周回路２は、入力クロック１を１
／４分周して、４相クロックＱ１、Ｑ２、Ｑ３、Ｑ４を
生成し、このクロックＱ１、Ｑ２、Ｑ３、Ｑ４を４相ク
ロック逓倍回路５１で逓倍した４相クロックＱ１１、Ｑ
１２、Ｑ１３、Ｑ１４を生成し、同様にして、４相クロ
ック逓倍回路５ｎから、２ｎ逓倍した４相クロックＱｎ
１、Ｑｎ２、Ｑｎ３、Ｑｎ４を得る。
／４分周して、４相クロックＱ１、Ｑ２、Ｑ３、Ｑ４を
生成し、このクロックＱ１、Ｑ２、Ｑ３、Ｑ４を４相ク
ロック逓倍回路５１で逓倍した４相クロックＱ１１、Ｑ
１２、Ｑ１３、Ｑ１４を生成し、同様にして、４相クロ
ック逓倍回路５ｎから、２ｎ逓倍した４相クロックＱｎ
１、Ｑｎ２、Ｑｎ３、Ｑｎ４を得る。
【００４６】周期検知回路６は、固定段数のリングオシ
レータと、カウンタから構成され、クロック１の周期
中、リングオシレータの発振回数をカウンタでカウント
し、カウント数に応じて制御信号７を出力し、４相クロ
ック逓倍回路５内の負荷を調整する。この周期検知回路
６により、クロック周期の動作範囲、デバイスの特性ば
らつきが解消される。
レータと、カウンタから構成され、クロック１の周期
中、リングオシレータの発振回数をカウンタでカウント
し、カウント数に応じて制御信号７を出力し、４相クロ
ック逓倍回路５内の負荷を調整する。この周期検知回路
６により、クロック周期の動作範囲、デバイスの特性ば
らつきが解消される。
【００４７】図６（ａ）は、図５に示した４相クロック
逓倍回路５の構成の一例を示す図である。なお、図５に
示した４相クロック逓倍回路５１〜５ｎは、いずれも同
一構成とされる。図６（ａ）を参照すると、この４相ク
ロック逓倍回路５は、８組のタイミング差分割回路４ａ
１〜４ａ８と、８個のパルス補正回路４ｃ１〜４ｃ８
と、４組の多重化回路４ｂ１〜４ｂ４から構成されてい
る。図６（ｂ）は、パルス幅補正回路４ｃの構成を示す
図であり、第２の入力をインバータ１７で反転した信号
と、第１の入力を入力とするＮＡＮＤ回路１６からな
る。図６（ｃ）は、多重化回路４ｂの構成を示す図であ
り、２入力ＮＡＮＤ回路１８からなる。
逓倍回路５の構成の一例を示す図である。なお、図５に
示した４相クロック逓倍回路５１〜５ｎは、いずれも同
一構成とされる。図６（ａ）を参照すると、この４相ク
ロック逓倍回路５は、８組のタイミング差分割回路４ａ
１〜４ａ８と、８個のパルス補正回路４ｃ１〜４ｃ８
と、４組の多重化回路４ｂ１〜４ｂ４から構成されてい
る。図６（ｂ）は、パルス幅補正回路４ｃの構成を示す
図であり、第２の入力をインバータ１７で反転した信号
と、第１の入力を入力とするＮＡＮＤ回路１６からな
る。図６（ｃ）は、多重化回路４ｂの構成を示す図であ
り、２入力ＮＡＮＤ回路１８からなる。
【００４８】図７は、図６に示した４相クロック逓倍回
路５のタイミング動作を示す信号波形図である。クロッ
クＴ２１の立ち上がりは、クロックＱ（ｎ−１）１の立
ち上がりからタイミング差分割回路４ａ１の内部遅延分
の遅れで決定され、クロックＴ２２の立ち上がりは、ク
ロックＴ２２の立ち上がりは、クロックＱ（ｎ−１）１
の立ち上がりとクロックＱ（ｎ−１）２の立ち上がりの
タイミングのタイミング差分割回路４ａ２でのタイミン
グ分割と内部遅延分の遅れで決定され、以下同様にし
て、クロックＴ２６の立ち上がりはクロックＱ（ｎ−
１）３の立ち上がりとクロックＱ（ｎ−１）４の立ち上
がりのタイミングのタイミング差分割回路４ａ６でのタ
イミング分割と内部遅延分の遅れで決定され、クロック
Ｔ２７の立ち上がりはクロックＱ（ｎ−１）４の立ち上
がりのタイミングのタイミング差分割回路４ａ７での内
部遅延分の遅れで決定され、クロックＴ２８の立ち上が
りはクロックＱ（ｎ−１）４の立ち上がりとクロックＱ
（ｎ−１）１の立ち上がりのタイミングのタイミング差
分割回路４ａ８でのタイミング分割と内部遅延分の遅れ
で決定される。
路５のタイミング動作を示す信号波形図である。クロッ
クＴ２１の立ち上がりは、クロックＱ（ｎ−１）１の立
ち上がりからタイミング差分割回路４ａ１の内部遅延分
の遅れで決定され、クロックＴ２２の立ち上がりは、ク
ロックＴ２２の立ち上がりは、クロックＱ（ｎ−１）１
の立ち上がりとクロックＱ（ｎ−１）２の立ち上がりの
タイミングのタイミング差分割回路４ａ２でのタイミン
グ分割と内部遅延分の遅れで決定され、以下同様にし
て、クロックＴ２６の立ち上がりはクロックＱ（ｎ−
１）３の立ち上がりとクロックＱ（ｎ−１）４の立ち上
がりのタイミングのタイミング差分割回路４ａ６でのタ
イミング分割と内部遅延分の遅れで決定され、クロック
Ｔ２７の立ち上がりはクロックＱ（ｎ−１）４の立ち上
がりのタイミングのタイミング差分割回路４ａ７での内
部遅延分の遅れで決定され、クロックＴ２８の立ち上が
りはクロックＱ（ｎ−１）４の立ち上がりとクロックＱ
（ｎ−１）１の立ち上がりのタイミングのタイミング差
分割回路４ａ８でのタイミング分割と内部遅延分の遅れ
で決定される。
【００４９】クロックＴ２１とＴ２３はパルス幅補正回
路４ｃ１に入力され、パルス幅補正回路４ｃ１では、ク
ロックＴ２１で決定される立ち下がりエッジ、クロック
Ｔ２３で決定される立ち上がりエッジを有するパルスＰ
２１を出力する。同様の手順でパルスＰ２２〜Ｐ２８が
生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつ
ずれたデューティ２５％の８相のパルス群となる。この
クロックＰ２１と位相が１８０度ずれたクロックＰ２５
は、多重化回路４ｂ１で多重化反転され、デューティ２
５％のクロックＱｎ１として出力される。
路４ｃ１に入力され、パルス幅補正回路４ｃ１では、ク
ロックＴ２１で決定される立ち下がりエッジ、クロック
Ｔ２３で決定される立ち上がりエッジを有するパルスＰ
２１を出力する。同様の手順でパルスＰ２２〜Ｐ２８が
生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつ
ずれたデューティ２５％の８相のパルス群となる。この
クロックＰ２１と位相が１８０度ずれたクロックＰ２５
は、多重化回路４ｂ１で多重化反転され、デューティ２
５％のクロックＱｎ１として出力される。
【００５０】同様にして、クロックＱｎ２〜Ｑｎ４が生
成される。クロックＱｎ１〜Ｑｎ４は、位相が９０度ず
つずれたデューティ５０％の４相のパルス群となり、ク
ロックＱｎ１〜Ｑｎ４の周期は、クロックＱ（ｎ−１）
１〜Ｑ（ｎ−１）４からクロックＱｎ１〜Ｑｎ４を生成
する過程で、周波数が２倍に逓倍される。
成される。クロックＱｎ１〜Ｑｎ４は、位相が９０度ず
つずれたデューティ５０％の４相のパルス群となり、ク
ロックＱｎ１〜Ｑｎ４の周期は、クロックＱ（ｎ−１）
１〜Ｑ（ｎ−１）４からクロックＱｎ１〜Ｑｎ４を生成
する過程で、周波数が２倍に逓倍される。
【００５１】図８（ａ）、及び図８（ｂ）は、図７に示
したタイミング差分割回路４ａ１、４ａ２の構成の一例
をそれぞれ示す図である。これらの回路は互いに同一構
成とされており、二つの入力が、同一信号であるか、隣
り合う二つの信号が入力されるかが相違している。すな
わち、タイミング差分割回路４ａ１では、同一入力Ｑ
（ｎ−１）１が２入力ＮＯＲ５１に入力され、タイミン
グ差分割回路４ａ２ではＱ（ｎ−１）１とＱ（ｎ−１）
２が２入力ＮＯＲ６１に入力されていること以外、タイ
ミング差分割回路は同一構成である。２入力ＮＯＲ５
１、６１は、周知のように、電源ＶＤＤと出力端の間に
直列に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそ
れぞれ入力する二つのＰチャネルＭＯＳトランジスタ
と、出力端とグランド間に並列に接続され、入力信号Ｉ
Ｎ１、ＩＮ２をゲートにそれぞれ入力する二つのＮチャ
ネルＭＯＳトランジスタからなる。
したタイミング差分割回路４ａ１、４ａ２の構成の一例
をそれぞれ示す図である。これらの回路は互いに同一構
成とされており、二つの入力が、同一信号であるか、隣
り合う二つの信号が入力されるかが相違している。すな
わち、タイミング差分割回路４ａ１では、同一入力Ｑ
（ｎ−１）１が２入力ＮＯＲ５１に入力され、タイミン
グ差分割回路４ａ２ではＱ（ｎ−１）１とＱ（ｎ−１）
２が２入力ＮＯＲ６１に入力されていること以外、タイ
ミング差分割回路は同一構成である。２入力ＮＯＲ５
１、６１は、周知のように、電源ＶＤＤと出力端の間に
直列に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそ
れぞれ入力する二つのＰチャネルＭＯＳトランジスタ
と、出力端とグランド間に並列に接続され、入力信号Ｉ
Ｎ１、ＩＮ２をゲートにそれぞれ入力する二つのＮチャ
ネルＭＯＳトランジスタからなる。
【００５２】２入力ＮＯＲ５１（ＮＯＲ６１）の出力ノ
ードである内部ノードＮ５１（Ｎ６１）は、インバータ
ＩＮＶ５１（ＩＮＶ６１）の入力端に接続され、内部ノ
ードとグランド間には、ＮチャネルＭＯＳトランジスタ
ＭＮ５１と容量ＣＡＰ５１を直列接続した回路、Ｎチャ
ネルＭＯＳトランジスタＭＮ５２と容量ＣＡＰ５２を直
列接続した回路、ＮチャネルＭＯＳトランジスタＭＮ５
３と容量ＣＡＰ５３を直列接続した回路を、並列に接続
し、各ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５
２、ＭＮ５３のゲートには、周期検知回路６からの制御
信号７がそれぞれ接続され、オン・オフ制御される。Ｎ
チャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ
５３のゲート幅と容量ＣＡＰ５１、ＣＡＰ５２、ＣＡＰ
５３は、そのサイズ比が、例えば１：２：４とされてお
り、周期検知回路６（図５参照）から出力される制御信
号７に基づき、共通ノードに接続される負荷を、８段階
に調整することで、クロック周期が設定される。
ードである内部ノードＮ５１（Ｎ６１）は、インバータ
ＩＮＶ５１（ＩＮＶ６１）の入力端に接続され、内部ノ
ードとグランド間には、ＮチャネルＭＯＳトランジスタ
ＭＮ５１と容量ＣＡＰ５１を直列接続した回路、Ｎチャ
ネルＭＯＳトランジスタＭＮ５２と容量ＣＡＰ５２を直
列接続した回路、ＮチャネルＭＯＳトランジスタＭＮ５
３と容量ＣＡＰ５３を直列接続した回路を、並列に接続
し、各ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５
２、ＭＮ５３のゲートには、周期検知回路６からの制御
信号７がそれぞれ接続され、オン・オフ制御される。Ｎ
チャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ
５３のゲート幅と容量ＣＡＰ５１、ＣＡＰ５２、ＣＡＰ
５３は、そのサイズ比が、例えば１：２：４とされてお
り、周期検知回路６（図５参照）から出力される制御信
号７に基づき、共通ノードに接続される負荷を、８段階
に調整することで、クロック周期が設定される。
【００５３】図９は、図８に示したタイミング差分割回
路４ａ１、４ａ２の動作を説明するためのタイミング図
である。
路４ａ１、４ａ２の動作を説明するためのタイミング図
である。
【００５４】タイミング差分割回路４ａ１については、
クロックＱ（ｎ−１）１の立ち上がりエッジにより、ノ
ードＮ５１の電荷がＮＯＲ５１のＮチャネルＭＯＳトラ
ンジスタを介して引き抜かれ、ノードＮ５１の電位がイ
ンバータＩＮＶ５１のしきい値に達したところで、イン
バータＩＮＶ５１の出力であるクロックＴ２１が立ち上
がる。インバータＩＮＶ５１のしきい値に達したところ
まで引き抜く必要のあるノードＮ５１の電荷をＣＶ（た
だし、Ｃは容量値、Ｖは電圧）とし、ＮＯＲ５１のＮチ
ャネルＭＯＳトランジスタによる放電電流をＩとする
と、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの
電荷量を、電流値２Ｉで放電することになり、その結
果、時間ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち
上がりエッジから、クロックＴ２１の立ち上がりまでの
タイミング差（伝搬遅延時間）を表している。クロック
Ｑ（ｎ−１）１がＬｏｗレベルのとき、２入力ＮＯＲ５
１の出力側ノードＮ５１がＨｉｇｈに充電され、インバ
ータＩＮＶ５１の出力クロックＴ２１はＬｏｗレベルと
なる。
クロックＱ（ｎ−１）１の立ち上がりエッジにより、ノ
ードＮ５１の電荷がＮＯＲ５１のＮチャネルＭＯＳトラ
ンジスタを介して引き抜かれ、ノードＮ５１の電位がイ
ンバータＩＮＶ５１のしきい値に達したところで、イン
バータＩＮＶ５１の出力であるクロックＴ２１が立ち上
がる。インバータＩＮＶ５１のしきい値に達したところ
まで引き抜く必要のあるノードＮ５１の電荷をＣＶ（た
だし、Ｃは容量値、Ｖは電圧）とし、ＮＯＲ５１のＮチ
ャネルＭＯＳトランジスタによる放電電流をＩとする
と、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの
電荷量を、電流値２Ｉで放電することになり、その結
果、時間ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち
上がりエッジから、クロックＴ２１の立ち上がりまでの
タイミング差（伝搬遅延時間）を表している。クロック
Ｑ（ｎ−１）１がＬｏｗレベルのとき、２入力ＮＯＲ５
１の出力側ノードＮ５１がＨｉｇｈに充電され、インバ
ータＩＮＶ５１の出力クロックＴ２１はＬｏｗレベルと
なる。
【００５５】タイミング差分割回路４ａ２については、
クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔ
ＣＫｎ（ｔＣＫｎ＝クロック周期）後の期間、ノードＮ
６１の電荷がＮＯＲ６１に引き抜かれ、時間ｔＣＫｎ
後、クロックＱ（ｎ−１）２の立ち上がりエッジから、
ノードＮ６１の電位がインバータＩＮＶ６１のしきい値
に達したところで、クロックＴ２２のエッジが立ち上が
る。ノードＮ６１の電荷をＣＶとし、２入力ＮＯＲ６１
のＮＭＯＳトランジスタの放電電流をＩとすると、クロ
ックＱ（ｎ−１）１の立ち上がりからＣＶの電荷量をｔ
ＣＫｎの期間Ｉの電流で放電し、残りの期間を電流２Ｉ
で引き抜く結果、時間、 が、クロックＱ（ｎ−１）１の立ち上がりエッジからク
ロックＴ２２の立ち上がりエッジのタイミング差を表し
ている。
クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔ
ＣＫｎ（ｔＣＫｎ＝クロック周期）後の期間、ノードＮ
６１の電荷がＮＯＲ６１に引き抜かれ、時間ｔＣＫｎ
後、クロックＱ（ｎ−１）２の立ち上がりエッジから、
ノードＮ６１の電位がインバータＩＮＶ６１のしきい値
に達したところで、クロックＴ２２のエッジが立ち上が
る。ノードＮ６１の電荷をＣＶとし、２入力ＮＯＲ６１
のＮＭＯＳトランジスタの放電電流をＩとすると、クロ
ックＱ（ｎ−１）１の立ち上がりからＣＶの電荷量をｔ
ＣＫｎの期間Ｉの電流で放電し、残りの期間を電流２Ｉ
で引き抜く結果、時間、 が、クロックＱ（ｎ−１）１の立ち上がりエッジからク
ロックＴ２２の立ち上がりエッジのタイミング差を表し
ている。
【００５６】すなわち、クロックＴ２２とクロックＴ２
１の立ち上がりのタイミング差は、ｔＣＫｎ／２とな
る。
１の立ち上がりのタイミング差は、ｔＣＫｎ／２とな
る。
【００５７】クロックＱ（ｎ−１）１とＱ（ｎ−１）２
がともにＬｏｗレベルとなり、２入力ＮＯＲ６１の出力
側ノードＮ６１が、ＮＯＲ６１のＰＭＯＳトランジスタ
を介して電源からＨｉｇｈレベルに充電された場合、ク
ロックＴ２２が立ち上がる。
がともにＬｏｗレベルとなり、２入力ＮＯＲ６１の出力
側ノードＮ６１が、ＮＯＲ６１のＰＭＯＳトランジスタ
を介して電源からＨｉｇｈレベルに充電された場合、ク
ロックＴ２２が立ち上がる。
【００５８】図７のクロックＴ２２〜Ｔ２８についても
同様とされ、クロックＴ２１〜Ｔ２８の立ち上がりのタ
イミング差はそれぞれｔＣＫｎ／２となる。
同様とされ、クロックＴ２１〜Ｔ２８の立ち上がりのタ
イミング差はそれぞれｔＣＫｎ／２となる。
【００５９】パルス幅補正回路４ｃ１〜４ｃ８（図６参
照）は、位相が４５度ずつずれたデューティ２５％の８
相のパルス群Ｐ２１〜Ｐ２８（図７参照）を生成する。
照）は、位相が４５度ずつずれたデューティ２５％の８
相のパルス群Ｐ２１〜Ｐ２８（図７参照）を生成する。
【００６０】多重化回路４ｂ１〜４ｂ４（図６参照）
は、位相が９０度ずつずれたデューティ５０％の４相の
パルス群Ｑｎ１〜Ｑｎ４（図７参照）を生成する。
は、位相が９０度ずつずれたデューティ５０％の４相の
パルス群Ｑｎ１〜Ｑｎ４（図７参照）を生成する。
【００６１】図７のクロックＱｎ１〜Ｑｎ４が、図４の
４相クロック発生回路２０１から出力されるものとする
と、Ｑｎ１〜Ｑｎ４を入力するセレクタ２０３は、制御
回路２０２からの選択信号の制御のもと、クロックＱｎ
１、Ｑｎ２、Ｑｎ３、Ｑｎ４の順に選択して出力する。
クロックＱｎ１〜Ｑｎ４の周期をＴとするとすると、周
期Ｔ（１＋１／４）のクロックがセレクタ２０３から出
力される。
４相クロック発生回路２０１から出力されるものとする
と、Ｑｎ１〜Ｑｎ４を入力するセレクタ２０３は、制御
回路２０２からの選択信号の制御のもと、クロックＱｎ
１、Ｑｎ２、Ｑｎ３、Ｑｎ４の順に選択して出力する。
クロックＱｎ１〜Ｑｎ４の周期をＴとするとすると、周
期Ｔ（１＋１／４）のクロックがセレクタ２０３から出
力される。
【００６２】図１０は、図６等の４相クロック逓倍回路
に用いられるタイミング差分割回路の別の例を示す図で
ある。図１０を参照すると、第１、第２の入力信号ＩＮ
１、ＩＮ２を入力とする論理和回路ＯＲ１と、電源ＶＣ
Ｃと内部ノードＮ２６間に接続され、論理和回路ＯＲ１
の出力信号をゲート入力とするＰチャネルＭＯＳトラン
ジスタＭＰ１と、内部ノードＮ２６の電位を反転出力す
るインバータＩＮＶ３と、内部ノードＮ２６にドレイン
が接続され、第１の入力信号ＩＮ１、第２の入力信号Ｉ
Ｎ２をそれぞれゲートに入力とし、ソースが定電流源Ｉ
0に接続されるＮチャネルＭＯＳトランジスタＭＮ１、
ＭＮ２を備えている。内部ノードＮ２６と接地間には、
ＮチャネルＭＯＳトランジスタよりなるスイッチ素子Ｍ
Ｎ１１〜ＭＮ１５と、容量ＣＡＰ１１〜ＣＡＰ１５が接
続され、ＮチャネルＭＯＳトランジスタよりなるスイッ
チ素子ＭＮ１１〜ＭＮ１５の制御端子（ゲート端子）に
は、図８を参照して説明したタイミング差分割回路と同
様、図５の周期検知回路６から出力される制御信号７が
接続され、制御信号７の値により、ＮチャネルＭＯＳト
ランジスタＭＮ１１〜ＭＮ１５がオン・オフ制御され、
内部ノードＮ２６に付加する容量値が決められる。容量
ＣＡＰ１１〜ＣＡＰ１５の容量値の比は、１６：８：
４：２：１とされ、ＮチャネルＭＯＳトランジスタＭＮ
１１〜ＭＮ１５のＷ（ゲート幅）／Ｌ（ゲート長）比
は、１６：８：４：２：１とされる。
に用いられるタイミング差分割回路の別の例を示す図で
ある。図１０を参照すると、第１、第２の入力信号ＩＮ
１、ＩＮ２を入力とする論理和回路ＯＲ１と、電源ＶＣ
Ｃと内部ノードＮ２６間に接続され、論理和回路ＯＲ１
の出力信号をゲート入力とするＰチャネルＭＯＳトラン
ジスタＭＰ１と、内部ノードＮ２６の電位を反転出力す
るインバータＩＮＶ３と、内部ノードＮ２６にドレイン
が接続され、第１の入力信号ＩＮ１、第２の入力信号Ｉ
Ｎ２をそれぞれゲートに入力とし、ソースが定電流源Ｉ
0に接続されるＮチャネルＭＯＳトランジスタＭＮ１、
ＭＮ２を備えている。内部ノードＮ２６と接地間には、
ＮチャネルＭＯＳトランジスタよりなるスイッチ素子Ｍ
Ｎ１１〜ＭＮ１５と、容量ＣＡＰ１１〜ＣＡＰ１５が接
続され、ＮチャネルＭＯＳトランジスタよりなるスイッ
チ素子ＭＮ１１〜ＭＮ１５の制御端子（ゲート端子）に
は、図８を参照して説明したタイミング差分割回路と同
様、図５の周期検知回路６から出力される制御信号７が
接続され、制御信号７の値により、ＮチャネルＭＯＳト
ランジスタＭＮ１１〜ＭＮ１５がオン・オフ制御され、
内部ノードＮ２６に付加する容量値が決められる。容量
ＣＡＰ１１〜ＣＡＰ１５の容量値の比は、１６：８：
４：２：１とされ、ＮチャネルＭＯＳトランジスタＭＮ
１１〜ＭＮ１５のＷ（ゲート幅）／Ｌ（ゲート長）比
は、１６：８：４：２：１とされる。
【００６３】第１、第２の入力信号ＩＮ１、ＩＮ２がＬ
ｏｗレベルのとき、論理和回路ＯＲ１の出力はＬｏｗレ
ベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオ
ン（導通）し、これにより内部ノードＮ２６が電源電位
に充電されインバータＩＮＶ３の出力はＬｏｗレベルと
される。
ｏｗレベルのとき、論理和回路ＯＲ１の出力はＬｏｗレ
ベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオ
ン（導通）し、これにより内部ノードＮ２６が電源電位
に充電されインバータＩＮＶ３の出力はＬｏｗレベルと
される。
【００６４】第１、第２の入力信号ＩＮ１、ＩＮ２の一
方又は両方がＨｉｇｈレベルとなると、論理和回路ＯＲ
１の出力はＨｉｇｈレベルとなり、ＰチャネルＭＯＳト
ランジスタＭＰ１がオフし、内部ノードＮ２６と電源Ｖ
ｃｃとの電源パスがオフし、一方、ＮチャネルＭＯＳト
ランジスタＭＮ１とＭＮ２の一方又は両方がオンして内
部ノードＮ２６が放電されて、内部ノードＮ２６の電位
が電源電位から下がり始め、インバータＩＮＶ３のしき
い値以下に下がった場合、インバータＩＮＶ３の出力は
Ｌｏｗレベルから立上がってＨｉｇｈレベルとなる。
方又は両方がＨｉｇｈレベルとなると、論理和回路ＯＲ
１の出力はＨｉｇｈレベルとなり、ＰチャネルＭＯＳト
ランジスタＭＰ１がオフし、内部ノードＮ２６と電源Ｖ
ｃｃとの電源パスがオフし、一方、ＮチャネルＭＯＳト
ランジスタＭＮ１とＭＮ２の一方又は両方がオンして内
部ノードＮ２６が放電されて、内部ノードＮ２６の電位
が電源電位から下がり始め、インバータＩＮＶ３のしき
い値以下に下がった場合、インバータＩＮＶ３の出力は
Ｌｏｗレベルから立上がってＨｉｇｈレベルとなる。
【００６５】図１１は、図８、図１０に示したタイミン
グ差分割回路（ＴＭＤ）の動作を説明するための図であ
る。図１０（ａ）を参照すると、３つのタイミング差分
割回路（ＴＭＤ）において、第一のタイミング差分割回
路（ＴＭＤ）は、その二入力に、同一の入力信号ＩＮ１
が入力され出力信号ＯＵＴ１を出力し、第２のタイミン
グ差分割回路（ＴＭＤ）には入力信号ＩＮ１、ＩＮ２が
入力され出力信号ＯＵＴ２を出力し、第三のタイミング
差分割回路（ＴＭＤ）は、その２入力に、同一の入力信
号ＩＮ２が入力され出力信号ＯＵＴ３を出力する。この
うち、入力信号ＩＮ１、ＩＮ２を入力し出力信号ＯＵＴ
２を出力する第二のタイミング差分割回路（ＴＭＤ）
が、図８（ｂ）のタイミング差分割回路の構成に対応し
ている。またＩＮ１を共通に入力するタイミング差分割
回路（ＴＭＤ）、ＩＮ２を共通に入力するタイミング差
分割回路（ＴＭＤ）は、図８（ａ）において、同一信号
を入力する構成とされ、図６のタイミング差分割回路４
ａ２等の構成に対応している。
グ差分割回路（ＴＭＤ）の動作を説明するための図であ
る。図１０（ａ）を参照すると、３つのタイミング差分
割回路（ＴＭＤ）において、第一のタイミング差分割回
路（ＴＭＤ）は、その二入力に、同一の入力信号ＩＮ１
が入力され出力信号ＯＵＴ１を出力し、第２のタイミン
グ差分割回路（ＴＭＤ）には入力信号ＩＮ１、ＩＮ２が
入力され出力信号ＯＵＴ２を出力し、第三のタイミング
差分割回路（ＴＭＤ）は、その２入力に、同一の入力信
号ＩＮ２が入力され出力信号ＯＵＴ３を出力する。この
うち、入力信号ＩＮ１、ＩＮ２を入力し出力信号ＯＵＴ
２を出力する第二のタイミング差分割回路（ＴＭＤ）
が、図８（ｂ）のタイミング差分割回路の構成に対応し
ている。またＩＮ１を共通に入力するタイミング差分割
回路（ＴＭＤ）、ＩＮ２を共通に入力するタイミング差
分割回路（ＴＭＤ）は、図８（ａ）において、同一信号
を入力する構成とされ、図６のタイミング差分割回路４
ａ２等の構成に対応している。
【００６６】図１１（ｂ）は、タイミング差Ｔの入力信
号ＩＮ１、ＩＮ２を入力した第一乃至第三のタイミング
差分割回路の出力信号ＯＵＴ１〜ＯＵＴ３の出力と、第
一乃至第三のタイミング差分割回路の内部ノードの変化
Ａ１〜Ａ３を示している。説明を容易とするため、内部
ノードは電位０から充電され、しきい値Ｖｔを超えたと
き、出力信号がＬｏｗからＨｉｇｈレベルに変化（立上
がる）するものとする。
号ＩＮ１、ＩＮ２を入力した第一乃至第三のタイミング
差分割回路の出力信号ＯＵＴ１〜ＯＵＴ３の出力と、第
一乃至第三のタイミング差分割回路の内部ノードの変化
Ａ１〜Ａ３を示している。説明を容易とするため、内部
ノードは電位０から充電され、しきい値Ｖｔを超えたと
き、出力信号がＬｏｗからＨｉｇｈレベルに変化（立上
がる）するものとする。
【００６７】図１１（ｂ）を参照すると、入力信号ＩＮ
１と入力信号ＩＮ２間には、タイミング差（Ｔ）があ
り、第一のタイミング差分割回路（ＴＭＤ）は遅延時間
ｔ１の出力信号ＯＵＴ１を出力し、第三のタイミング差
分割回路（ＴＭＤ）は遅延時間ｔ３の出力信号ＯＵＴ３
を出力し、第二のタイミング差分割回路（ＴＭＤ）は、
遅延時間ｔ２の出力信号ＯＵＴ２を出力し、遅延時間ｔ
２は、遅延時間ｔ１とｔ３を分割（内分）した値とされ
ている。
１と入力信号ＩＮ２間には、タイミング差（Ｔ）があ
り、第一のタイミング差分割回路（ＴＭＤ）は遅延時間
ｔ１の出力信号ＯＵＴ１を出力し、第三のタイミング差
分割回路（ＴＭＤ）は遅延時間ｔ３の出力信号ＯＵＴ３
を出力し、第二のタイミング差分割回路（ＴＭＤ）は、
遅延時間ｔ２の出力信号ＯＵＴ２を出力し、遅延時間ｔ
２は、遅延時間ｔ１とｔ３を分割（内分）した値とされ
ている。
【００６８】 とされる。
【００６９】また、ｔ３＝Ｔ＋ＣＶ／２Ｉとされる（図
１１（ｃ）参照）。ただし、内部ノードが入力端に接続
されるバッファ回路（インバータ）のしきい値を超える
までに放電する電荷をＣＶとする。
１１（ｃ）参照）。ただし、内部ノードが入力端に接続
されるバッファ回路（インバータ）のしきい値を超える
までに放電する電荷をＣＶとする。
【００７０】次に、本発明の実施例の位相調整回路１０
１等で用いられ、入力する二つの信号のタイミング差を
分割する内分比が可変に設定可能とされるインターポレ
ータの構成について説明する。
１等で用いられ、入力する二つの信号のタイミング差を
分割する内分比が可変に設定可能とされるインターポレ
ータの構成について説明する。
【００７１】図１２は、図１の位相調整回路１０１等を
構成する、タイミング差の内分比が可変に設定可能なイ
ンターポレータの回路構成の一例を示す図である。図１
２を参照すると、このインターポレータは、ソースが電
源Ｖｃｃに接続され、ドレインが内部ノードＮ３１に接
続され、第１、第２の入力信号ＩＮ１、ＩＮ２を入力と
する否定論理積回路ＮＡＮＤ０１の出力信号をゲートに
入力するＰチャネルＭＯＳトランジスタＭＰ１と、内部
ノード電位としきい値電圧の大小関係が変化した時に、
出力信号の論理値をスイッチングさせるインバータ回路
ＩＮＶ３と、入力信号ＩＮ１、ＩＮ２に入力端がそれぞ
れ接続されているインバータ回路ＩＮＶ１、ＩＮＶ２
と、内部ノードＮ３１にドレインが共通接続され、ゲー
トがインバータ回路ＩＮＶ１の出力に接続される１６個
のＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１
16と、内部ノードＮ３１にドレインが共通接続され、ゲ
ートがインバータ回路ＩＮＶ２の出力に接続される１６
個のＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１
２16と、ＮチャネルＭＯＳトランジスタＭＮ１１1〜Ｍ
Ｎ１１16のソースにドレインが接続され、ソースが定電
流源Ｉ0にそれぞれ接続され、ゲートが制御回路（図１
の制御回路１０２等）からの選択信号（ＰＨ）を入力し
て反転するインバータ回路ＩＮＶ４の出力に接続され、
オン・オフ制御される１６個のＮチャネルＭＯＳトラン
ジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16と、Ｎ
チャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16の
ソースにドレインが接続され、ソースが定電流源Ｉ0に
それぞれ接続され、ゲートが制御回路（図１の制御回路
１０２等）からの選択信号（ＰＨ）に接続され、オン・
オフ制御される１６個のＮチャネルＭＯＳトランジスタ
（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を備えて
いる。
構成する、タイミング差の内分比が可変に設定可能なイ
ンターポレータの回路構成の一例を示す図である。図１
２を参照すると、このインターポレータは、ソースが電
源Ｖｃｃに接続され、ドレインが内部ノードＮ３１に接
続され、第１、第２の入力信号ＩＮ１、ＩＮ２を入力と
する否定論理積回路ＮＡＮＤ０１の出力信号をゲートに
入力するＰチャネルＭＯＳトランジスタＭＰ１と、内部
ノード電位としきい値電圧の大小関係が変化した時に、
出力信号の論理値をスイッチングさせるインバータ回路
ＩＮＶ３と、入力信号ＩＮ１、ＩＮ２に入力端がそれぞ
れ接続されているインバータ回路ＩＮＶ１、ＩＮＶ２
と、内部ノードＮ３１にドレインが共通接続され、ゲー
トがインバータ回路ＩＮＶ１の出力に接続される１６個
のＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１
16と、内部ノードＮ３１にドレインが共通接続され、ゲ
ートがインバータ回路ＩＮＶ２の出力に接続される１６
個のＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１
２16と、ＮチャネルＭＯＳトランジスタＭＮ１１1〜Ｍ
Ｎ１１16のソースにドレインが接続され、ソースが定電
流源Ｉ0にそれぞれ接続され、ゲートが制御回路（図１
の制御回路１０２等）からの選択信号（ＰＨ）を入力し
て反転するインバータ回路ＩＮＶ４の出力に接続され、
オン・オフ制御される１６個のＮチャネルＭＯＳトラン
ジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16と、Ｎ
チャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16の
ソースにドレインが接続され、ソースが定電流源Ｉ0に
それぞれ接続され、ゲートが制御回路（図１の制御回路
１０２等）からの選択信号（ＰＨ）に接続され、オン・
オフ制御される１６個のＮチャネルＭＯＳトランジスタ
（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を備えて
いる。
【００７２】さらに内部ノードＮ３１と接地（ＧＮＤ）
間には、容量Ｃが接続されている。
間には、容量Ｃが接続されている。
【００７３】入力信号ＩＮ１で、１６並列のＮチャネル
ＭＯＳトランジスタのうちＮ個（ただし、Ｎは０〜１
６、Ｎ＝０はオンするものがない場合であり、Ｎは制御
信号Ｃで決定される）がオンし、時間Ｔ後に、入力信号
ＩＮ２によって、（１６−Ｎ）個の並列のＮチャネルＭ
ＯＳトランジスタがオンし、全体で、Ｎ＋（１６−Ｎ）
＝１６個のＮチャネルＭＯＳトランジスタがオンする場
合におけるタイミング差の内分の動作について説明す
る。
ＭＯＳトランジスタのうちＮ個（ただし、Ｎは０〜１
６、Ｎ＝０はオンするものがない場合であり、Ｎは制御
信号Ｃで決定される）がオンし、時間Ｔ後に、入力信号
ＩＮ２によって、（１６−Ｎ）個の並列のＮチャネルＭ
ＯＳトランジスタがオンし、全体で、Ｎ＋（１６−Ｎ）
＝１６個のＮチャネルＭＯＳトランジスタがオンする場
合におけるタイミング差の内分の動作について説明す
る。
【００７４】並列のＮチャネルＭＯＳトランジスタ１個
に流れる電流はＩ（定電流源Ｉ0の電流値）であり、イ
ンバータＩＮＶ３の出力が反転するしきい値電圧をＶと
して、しきい値電圧Ｖまでの電荷の変動量をＣＶとす
る。
に流れる電流はＩ（定電流源Ｉ0の電流値）であり、イ
ンバータＩＮＶ３の出力が反転するしきい値電圧をＶと
して、しきい値電圧Ｖまでの電荷の変動量をＣＶとす
る。
【００７５】ここで、入力信号ＩＮ１、ＩＮ２がともに
Ｈｉｇｈレベルとされ、ＮＡＮＤ０１の出力がＬｏｗレ
ベルとされ、ＰチャネルＭＯＳトランジスタＭＰ１を介
して、内部ノードＮ３１は、電源側から充電された状態
にあるものとする。この状態から、入力信号ＩＮ１、Ｉ
Ｎ２がＬｏｗレベルに立ち下がる場合について説明す
る。
Ｈｉｇｈレベルとされ、ＮＡＮＤ０１の出力がＬｏｗレ
ベルとされ、ＰチャネルＭＯＳトランジスタＭＰ１を介
して、内部ノードＮ３１は、電源側から充電された状態
にあるものとする。この状態から、入力信号ＩＮ１、Ｉ
Ｎ２がＬｏｗレベルに立ち下がる場合について説明す
る。
【００７６】まずＮ＝１６の場合、入力信号ＩＮ１で、
１６並列のＮチャネルＭＯＳトランジスタＭＮ１１1〜
ＭＮ１１16のうち１６個がオンし、時間Ｔ後に、入力信
号ＩＮ２によって１６個並列配置されるＮチャネルＭＯ
ＳトランジスタＭＮ１２1〜ＭＮ１２16がいずれもオフ
とされる（（１６−Ｎ）＝０）。したがって、Ｎ＝１６
の場合、定電流源Ｉ0の電流をＩとして、入力信号ＩＮ
１がＬｏｗレベルになってから、インバータＩＮＶ３の
出力が反転するまでの時間Ｔ（１６）は、 Ｔ（16）＝ＣＶ／（16・Ｉ） …(3)
１６並列のＮチャネルＭＯＳトランジスタＭＮ１１1〜
ＭＮ１１16のうち１６個がオンし、時間Ｔ後に、入力信
号ＩＮ２によって１６個並列配置されるＮチャネルＭＯ
ＳトランジスタＭＮ１２1〜ＭＮ１２16がいずれもオフ
とされる（（１６−Ｎ）＝０）。したがって、Ｎ＝１６
の場合、定電流源Ｉ0の電流をＩとして、入力信号ＩＮ
１がＬｏｗレベルになってから、インバータＩＮＶ３の
出力が反転するまでの時間Ｔ（１６）は、 Ｔ（16）＝ＣＶ／（16・Ｉ） …(3)
【００７７】Ｎ＝ｎ（ｎ＜１６）の場合（Ｎは制御信号
Ｃで設定される）、入力信号ＩＮ１がＬｏｗレベルにな
ってから時間Ｔ（ただし、Ｔは入力信号ＩＮ１とＩＮ２
の立ち下がりエッジのタイミング差）の間、入力信号Ｉ
Ｎ１の反転信号をゲートに入力とするｎ個のＮチャネル
ＭＯＳトランジスタがオンし、ｎ・Ｉ・Ｔの電荷が放電
され、つづいて、入力信号ＩＮ２がＬｏｗレベルとなる
ことで、入力信号ＩＮ２の反転信号をゲートに入力とす
る１６−ｎ個のＮチャネルＭＯＳトランジスタがオン
し、全体で、１６のＮチャネルＭＯＳトランジスタがオ
ンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ
・Ｔ）を、（１６・Ｉ）で放電した時点（時間Ｔ′）
で、インバータＩＮＶ３の出力が反転する（Ｈｉｇｈレ
ベルからＬｏｗレベルとなる）。時間Ｔ′は、（ＣＶ−
ｎ・Ｉ・Ｔ）／（１６・Ｉ）で与えられる。
Ｃで設定される）、入力信号ＩＮ１がＬｏｗレベルにな
ってから時間Ｔ（ただし、Ｔは入力信号ＩＮ１とＩＮ２
の立ち下がりエッジのタイミング差）の間、入力信号Ｉ
Ｎ１の反転信号をゲートに入力とするｎ個のＮチャネル
ＭＯＳトランジスタがオンし、ｎ・Ｉ・Ｔの電荷が放電
され、つづいて、入力信号ＩＮ２がＬｏｗレベルとなる
ことで、入力信号ＩＮ２の反転信号をゲートに入力とす
る１６−ｎ個のＮチャネルＭＯＳトランジスタがオン
し、全体で、１６のＮチャネルＭＯＳトランジスタがオ
ンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ
・Ｔ）を、（１６・Ｉ）で放電した時点（時間Ｔ′）
で、インバータＩＮＶ３の出力が反転する（Ｈｉｇｈレ
ベルからＬｏｗレベルとなる）。時間Ｔ′は、（ＣＶ−
ｎ・Ｉ・Ｔ）／（１６・Ｉ）で与えられる。
【００７８】したがって、入力信号ＩＮ１がＬｏｗレベ
ルになってから、インバータＩＮＶ３の出力が反転する
までの時間Ｔ（ｎ）は、 で与えられる。
ルになってから、インバータＩＮＶ３の出力が反転する
までの時間Ｔ（ｎ）は、 で与えられる。
【００７９】ｎの値によって、入力信号ＩＮ１とＩＮ２
のタイミング差Ｔを、１６等分した位相の出力信号が得
られる。すなわち、制御信号の設定により、ｎを可変す
ることで、入力信号ＩＮ１とＩＮ２の間のタイミング差
を分解能１／１６で分割した任意の位相の出力信号が得
られる。このようなインターポレータを「１６刻みのイ
ンターポレータ」ともいう。一般に、インターポレータ
を、Ｍ刻み（Ｍは任意の正整数）とする場合、Ｎチャネ
ルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、
ＭＮ２２がそれぞれＭ個並列配置される。
のタイミング差Ｔを、１６等分した位相の出力信号が得
られる。すなわち、制御信号の設定により、ｎを可変す
ることで、入力信号ＩＮ１とＩＮ２の間のタイミング差
を分解能１／１６で分割した任意の位相の出力信号が得
られる。このようなインターポレータを「１６刻みのイ
ンターポレータ」ともいう。一般に、インターポレータ
を、Ｍ刻み（Ｍは任意の正整数）とする場合、Ｎチャネ
ルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、
ＭＮ２２がそれぞれＭ個並列配置される。
【００８０】このインターポレータの入力ＩＮ１、ＩＮ
２に、例えばタイミング差が１クロック周期ｔＣＫの二
つの信号を入力し、入力クロック毎に、入力ＩＮ１か
ら、タイミング差０、ｔＣＫ／１６、２ｔＣＫ／１６、
…を出力することで、ｔＣＫ（１＋１／16）のクロック
周期の信号を生成することができる。
２に、例えばタイミング差が１クロック周期ｔＣＫの二
つの信号を入力し、入力クロック毎に、入力ＩＮ１か
ら、タイミング差０、ｔＣＫ／１６、２ｔＣＫ／１６、
…を出力することで、ｔＣＫ（１＋１／16）のクロック
周期の信号を生成することができる。
【００８１】図１３は、図１の位相調整回路１０１等を
構成するインターポレータの回路構成を示す図であり、
図１２に示した構成において、内部ノードＮ３１と接地
間に、ＮチャネルＭＯＳトランジスタよりなるスイッチ
素子と容量とからなる直列回路が、複数並列接続され
（スイッチ素子ＭＮ２１〜ＭＮ３５、容量ＣＡＰ１１〜
１５）、スイッチ素子ＭＮ１１〜ＭＮ１５の制御端子に
接続する制御信号（容量選択周波数調整信号）７にて、
内部ノードに付加する容量が決められる。容量ＣＡＰ１
１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８Ｃ、１６Ｃと
され、スイッチ素子ＭＮ１１〜１５の周期制御信号７の
値によって、内部ノードに付加される容量値が可変され
る。周期制御信号７は外部から設定され、例えば図５に
示した周期検知回路６から供給される制御信号７が用い
られる。
構成するインターポレータの回路構成を示す図であり、
図１２に示した構成において、内部ノードＮ３１と接地
間に、ＮチャネルＭＯＳトランジスタよりなるスイッチ
素子と容量とからなる直列回路が、複数並列接続され
（スイッチ素子ＭＮ２１〜ＭＮ３５、容量ＣＡＰ１１〜
１５）、スイッチ素子ＭＮ１１〜ＭＮ１５の制御端子に
接続する制御信号（容量選択周波数調整信号）７にて、
内部ノードに付加する容量が決められる。容量ＣＡＰ１
１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８Ｃ、１６Ｃと
され、スイッチ素子ＭＮ１１〜１５の周期制御信号７の
値によって、内部ノードに付加される容量値が可変され
る。周期制御信号７は外部から設定され、例えば図５に
示した周期検知回路６から供給される制御信号７が用い
られる。
【００８２】図１２に示したインターポレータは、入力
信号ＩＮ１、ＩＮ２がともにＨｉｇｈレベルのとき内部
ノードＮ３１が電源電位に充電され、入力信号ＩＮ１、
ＩＮ２がＨｉｇｈレベルからＬｏｗレベルへの立下りの
遷移に対して、内部ノードＮ３１が放電され、出力信号
が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がるもの
であるが、これ以外に、入力信号がＬｏｗレベルからＨ
ｉｇｈレベルへの立ち上がり遷移に対して、出力信号
が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる構成
としてもよい。入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベ
ルからＬｏｗレベルへの立下りの遷移に対して、出力信
号が、ＨｉｇｈレベルからＬｏｗレベルに立ち下がる論
理とするには、反転型バッファであるインバータＩＮＶ
３を、正転バッファ回路とすればよい。
信号ＩＮ１、ＩＮ２がともにＨｉｇｈレベルのとき内部
ノードＮ３１が電源電位に充電され、入力信号ＩＮ１、
ＩＮ２がＨｉｇｈレベルからＬｏｗレベルへの立下りの
遷移に対して、内部ノードＮ３１が放電され、出力信号
が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がるもの
であるが、これ以外に、入力信号がＬｏｗレベルからＨ
ｉｇｈレベルへの立ち上がり遷移に対して、出力信号
が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる構成
としてもよい。入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベ
ルからＬｏｗレベルへの立下りの遷移に対して、出力信
号が、ＨｉｇｈレベルからＬｏｗレベルに立ち下がる論
理とするには、反転型バッファであるインバータＩＮＶ
３を、正転バッファ回路とすればよい。
【００８３】図１４は、図１の位相調整回路１０１等を
構成するインターポレータの別の回路構成を示す図であ
る。図１４を参照すると、ソースが電源に接続され、ド
レインが内部ノードＮ３１に接続され、第１、第２の入
力信号ＩＮ１、ＩＮ２を入力とする論理和回路ＯＲ１の
出力信号をゲートに入力するＰチャネルＭＯＳトランジ
スタＭＰ１と、内部ノード電位としきい値電圧の大小関
係が変化した時に、出力信号の論理値をスイッチングさ
せるインバータ回路ＩＮＶ３と、内部ノードＮ３１にド
レインが共通接続され、ゲートが入力信号ＩＮ１に共通
接続される１６個のＮチャネルＭＯＳトランジスタＭＮ
１１1〜ＭＮ１１16と、内部ノードＮ３１にドレインが
共通接続され、ゲートが入力信号ＩＮ２に共通接続され
る１６個のＮチャネルＭＯＳトランジスタＭＮ１２1〜
ＭＮ１２16と、ＮチャネルＭＯＳトランジスタＭＮ１１
1〜ＭＮ１１16のソースにドレインが接続され、ソース
が定電流源Ｉ0にそれぞれ接続され、ゲートが制御回路
（図１の制御回路１０２等）からの選択信号（ＰＨ）を
入力して反転するインバータ回路ＩＮＶ４の出力に接続
され、オン・オフ制御される１６個のＮチャネルＭＯＳ
トランジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16
と、ＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１
２16のソースにドレインが接続され、ソースが定電流源
Ｉ0にそれぞれ接続され、ゲートが制御回路（図１の制
御回路１０２等）からの選択信号（ＰＨ）に接続され、
オン・オフ制御される１６個のＮチャネルＭＯＳトラン
ジスタ（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を
備えている。
構成するインターポレータの別の回路構成を示す図であ
る。図１４を参照すると、ソースが電源に接続され、ド
レインが内部ノードＮ３１に接続され、第１、第２の入
力信号ＩＮ１、ＩＮ２を入力とする論理和回路ＯＲ１の
出力信号をゲートに入力するＰチャネルＭＯＳトランジ
スタＭＰ１と、内部ノード電位としきい値電圧の大小関
係が変化した時に、出力信号の論理値をスイッチングさ
せるインバータ回路ＩＮＶ３と、内部ノードＮ３１にド
レインが共通接続され、ゲートが入力信号ＩＮ１に共通
接続される１６個のＮチャネルＭＯＳトランジスタＭＮ
１１1〜ＭＮ１１16と、内部ノードＮ３１にドレインが
共通接続され、ゲートが入力信号ＩＮ２に共通接続され
る１６個のＮチャネルＭＯＳトランジスタＭＮ１２1〜
ＭＮ１２16と、ＮチャネルＭＯＳトランジスタＭＮ１１
1〜ＭＮ１１16のソースにドレインが接続され、ソース
が定電流源Ｉ0にそれぞれ接続され、ゲートが制御回路
（図１の制御回路１０２等）からの選択信号（ＰＨ）を
入力して反転するインバータ回路ＩＮＶ４の出力に接続
され、オン・オフ制御される１６個のＮチャネルＭＯＳ
トランジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16
と、ＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１
２16のソースにドレインが接続され、ソースが定電流源
Ｉ0にそれぞれ接続され、ゲートが制御回路（図１の制
御回路１０２等）からの選択信号（ＰＨ）に接続され、
オン・オフ制御される１６個のＮチャネルＭＯＳトラン
ジスタ（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を
備えている。
【００８４】図１５は、図１４に示した構成において、
内部ノードＮ３１と接地間に、ＮチャネルＭＯＳトラン
ジスタよりなるスイッチ素子と容量とからなる直列回路
が、複数並列接続され（スイッチ素子ＭＮ２１〜ＭＮ３
５、容量ＣＡＰ１１〜１５）、スイッチ素子ＭＮ１１〜
ＭＮ１５の制御端子に接続する制御信号（容量選択周波
数調整信号）７にて、内部ノードに付加する容量が決め
られる。容量ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、
４Ｃ、８Ｃ、１６Ｃとされ、スイッチ素子ＭＮ１１〜１
５の周期制御信号７の値によって、内部ノードに付加さ
れる容量値が可変される。周期制御信号７は外部から設
定され、例えば図５に示した周期検知回路６から供給さ
れる制御信号が用いられる。
内部ノードＮ３１と接地間に、ＮチャネルＭＯＳトラン
ジスタよりなるスイッチ素子と容量とからなる直列回路
が、複数並列接続され（スイッチ素子ＭＮ２１〜ＭＮ３
５、容量ＣＡＰ１１〜１５）、スイッチ素子ＭＮ１１〜
ＭＮ１５の制御端子に接続する制御信号（容量選択周波
数調整信号）７にて、内部ノードに付加する容量が決め
られる。容量ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、
４Ｃ、８Ｃ、１６Ｃとされ、スイッチ素子ＭＮ１１〜１
５の周期制御信号７の値によって、内部ノードに付加さ
れる容量値が可変される。周期制御信号７は外部から設
定され、例えば図５に示した周期検知回路６から供給さ
れる制御信号が用いられる。
【００８５】次に本発明のさらに別の実施例について説
明する。図１６は、本発明の第４の実施例の構成を示す
図であり、図３に示した分周回路１０３と、位相調整回
路１０１と、制御回路１０２とを備えたクロック制御回
路において、位相調整回路１０１を、図１２乃至図１５
に示したインターポレータで構成したものである。
明する。図１６は、本発明の第４の実施例の構成を示す
図であり、図３に示した分周回路１０３と、位相調整回
路１０１と、制御回路１０２とを備えたクロック制御回
路において、位相調整回路１０１を、図１２乃至図１５
に示したインターポレータで構成したものである。
【００８６】分周回路１０３で分周した信号をデータ端
子に入力し、クロック信号をクロック端子に入力する第
１のＤ型フリップフロップ１１３でラッチしたクロック
信号と、該クロック信号を第２のＤ型フリップフロップ
１１４でラッチしたクロック信号を第１、第２の入力Ｉ
Ｎ１、ＩＮ２としてインターポレータ１１０に入力し、
インターポレータ１１０は、第１、第２の入力ＩＮ１、
ＩＮ２のタイミング差（クロックＣＬＫの周期ｔＣＫ）
を、加算回路１１２と、加算回路１１２の出力をデコー
ドするデコーダ１１１からなる制御回路１０２より出力
される制御信号（選択信号）で設定される、内分比で分
割した出力信号ＯＵＴを出力する。
子に入力し、クロック信号をクロック端子に入力する第
１のＤ型フリップフロップ１１３でラッチしたクロック
信号と、該クロック信号を第２のＤ型フリップフロップ
１１４でラッチしたクロック信号を第１、第２の入力Ｉ
Ｎ１、ＩＮ２としてインターポレータ１１０に入力し、
インターポレータ１１０は、第１、第２の入力ＩＮ１、
ＩＮ２のタイミング差（クロックＣＬＫの周期ｔＣＫ）
を、加算回路１１２と、加算回路１１２の出力をデコー
ドするデコーダ１１１からなる制御回路１０２より出力
される制御信号（選択信号）で設定される、内分比で分
割した出力信号ＯＵＴを出力する。
【００８７】図１７は、図１６に示した回路の動作の一
例を説明するためのタイミング波形図である。分周回路
１０３は、クロックを１／４分周しており、インターポ
レータ１１０は、図１４に示した回路よりなり、入力信
号ＩＮ１、ＩＮ２がともにＬｏｗレベルのとき内部ノー
ドを充電し、入力信号ＩＮ１、ＩＮ２がＬｏｗレベルか
らＨｉｇｈレベルへ遷移する立ち上がりに対して、内部
ノードＮ３１が放電され、インバータ回路ＩＮＶ３を介
して、入力信号ＩＮ１、ＩＮ２のタイミング差（クロッ
ク周期ｔＣＫ）を、制御信号ＰＨで設定される内分比で
分割したタイミングで立ち上がる出力信号ＯＵＴが出力
される。
例を説明するためのタイミング波形図である。分周回路
１０３は、クロックを１／４分周しており、インターポ
レータ１１０は、図１４に示した回路よりなり、入力信
号ＩＮ１、ＩＮ２がともにＬｏｗレベルのとき内部ノー
ドを充電し、入力信号ＩＮ１、ＩＮ２がＬｏｗレベルか
らＨｉｇｈレベルへ遷移する立ち上がりに対して、内部
ノードＮ３１が放電され、インバータ回路ＩＮＶ３を介
して、入力信号ＩＮ１、ＩＮ２のタイミング差（クロッ
ク周期ｔＣＫ）を、制御信号ＰＨで設定される内分比で
分割したタイミングで立ち上がる出力信号ＯＵＴが出力
される。
【００８８】図１７を参照すると、クロックサイクルＴ
２のクロックの立ち上がりエッジから時間Δφ遅れて、
インターポレータ１１０から信号ＯＵＴがＬｏｗレベル
からＨｉｇｈレベルに立ち上がり、クロックサイクルＴ
４で、インターポレータに入力される入力信号ＩＮ１、
ＩＮ２がともにＬｏｗレベルとなり、内部ノードＮ３１
が電源電位に充電されて出力ＯＵＴはＬｏｗレベルとな
り、インターポレータのＮチャネルＭＯＳトランジスタ
ＭＮ２１、ＭＮ２２のゲートに供給される制御信号ＰＨ
の値が切り替えられ、クロックサイクルＴ６のクロック
の立ち上がりエッジから時間２Δφ遅れて、インターポ
レータ１１０から信号ＯＵＴがＬｏｗレベルからＨｉｇ
ｈレベルに立ち上がる。この場合、インターポレータ１
１０から出力される出力クロックの周期は、４ｔＣＫ＋
Δφとなる。
２のクロックの立ち上がりエッジから時間Δφ遅れて、
インターポレータ１１０から信号ＯＵＴがＬｏｗレベル
からＨｉｇｈレベルに立ち上がり、クロックサイクルＴ
４で、インターポレータに入力される入力信号ＩＮ１、
ＩＮ２がともにＬｏｗレベルとなり、内部ノードＮ３１
が電源電位に充電されて出力ＯＵＴはＬｏｗレベルとな
り、インターポレータのＮチャネルＭＯＳトランジスタ
ＭＮ２１、ＭＮ２２のゲートに供給される制御信号ＰＨ
の値が切り替えられ、クロックサイクルＴ６のクロック
の立ち上がりエッジから時間２Δφ遅れて、インターポ
レータ１１０から信号ＯＵＴがＬｏｗレベルからＨｉｇ
ｈレベルに立ち上がる。この場合、インターポレータ１
１０から出力される出力クロックの周期は、４ｔＣＫ＋
Δφとなる。
【００８９】このように、分周クロックの一クロックサ
イクル内の所定のタイミングで、インターポレータ１１
０（図１２乃至図１５参照）のＮチャネルＭＯＳトラン
ジスタＭＮ２１、２２に供給する制御信号（図１の選択
信号）の設定値を可変させることで、分周クロックサイ
クルベースで、出力クロックの入力クロックのエッジに
対するタイミング（位相差）を可変させ、周波数の変換
を行う、ことができる。
イクル内の所定のタイミングで、インターポレータ１１
０（図１２乃至図１５参照）のＮチャネルＭＯＳトラン
ジスタＭＮ２１、２２に供給する制御信号（図１の選択
信号）の設定値を可変させることで、分周クロックサイ
クルベースで、出力クロックの入力クロックのエッジに
対するタイミング（位相差）を可変させ、周波数の変換
を行う、ことができる。
【００９０】次に本発明のさらに別の実施例について説
明する。図１８は、本発明の第５の実施例の構成を示す
図であり、図１に示した位相調整回路１０１に、図１２
乃至図１５のインターポレータを用いて構成した一例を
示す図である。図１８を参照すると、２段直列に接続さ
れ、後段の出力をインバータＩＮＶで反転した信号が前
段のデータ端子Ｄに帰還入力されるＤ型フリップフロッ
プ２１１、２１２と、Ｄ型フリップフロップ２１２の出
力を入力とし、直列に接続されシフトレジスタを構成す
る第１の乃至第４Ｄ型フリップフロップ２１３〜２１６
と、第１、第２のフリップフロップ２１３、２１４の出
力Ｑ１、Ｑ２を入力としそのタイミング差Ｔを分割した
遅延時間の信号を出力する第１のインターポレータ２１
７と、第２、第３のフリップフロップ２１４、２１５の
出力Ｑ２、Ｑ３を入力としそのタイミング差Ｔを分割し
た遅延時間の信号を出力する第２のインターポレータ２
１８と、第３、第４のフリップフロップ２１５、２１６
の出力Ｑ３、Ｑ４を入力としそのタイミング差Ｔを分割
した遅延時間の信号を出力する第３のインターポレータ
２１９と、第４、第１のフリップフロップ２１６、２１
３の出力Ｑ４、Ｑ１を入力としそのタイミング差Ｔを分
割した遅延時間の信号を出力する第４のインターポレー
タ２２０と、を備えている。第１乃至第４のインターポ
レータ２１７〜２２０には、タイミング差の内分比を設
定する制御信号２２２が不図示の制御回路から供給され
る。
明する。図１８は、本発明の第５の実施例の構成を示す
図であり、図１に示した位相調整回路１０１に、図１２
乃至図１５のインターポレータを用いて構成した一例を
示す図である。図１８を参照すると、２段直列に接続さ
れ、後段の出力をインバータＩＮＶで反転した信号が前
段のデータ端子Ｄに帰還入力されるＤ型フリップフロッ
プ２１１、２１２と、Ｄ型フリップフロップ２１２の出
力を入力とし、直列に接続されシフトレジスタを構成す
る第１の乃至第４Ｄ型フリップフロップ２１３〜２１６
と、第１、第２のフリップフロップ２１３、２１４の出
力Ｑ１、Ｑ２を入力としそのタイミング差Ｔを分割した
遅延時間の信号を出力する第１のインターポレータ２１
７と、第２、第３のフリップフロップ２１４、２１５の
出力Ｑ２、Ｑ３を入力としそのタイミング差Ｔを分割し
た遅延時間の信号を出力する第２のインターポレータ２
１８と、第３、第４のフリップフロップ２１５、２１６
の出力Ｑ３、Ｑ４を入力としそのタイミング差Ｔを分割
した遅延時間の信号を出力する第３のインターポレータ
２１９と、第４、第１のフリップフロップ２１６、２１
３の出力Ｑ４、Ｑ１を入力としそのタイミング差Ｔを分
割した遅延時間の信号を出力する第４のインターポレー
タ２２０と、を備えている。第１乃至第４のインターポ
レータ２１７〜２２０には、タイミング差の内分比を設
定する制御信号２２２が不図示の制御回路から供給され
る。
【００９１】第１乃至第４のインターポレータ２１７〜
２２０に供給される制御信号２２２の値は、クロック毎
に切り替えることなく、固定値としてもよい。
２２０に供給される制御信号２２２の値は、クロック毎
に切り替えることなく、固定値としてもよい。
【００９２】図１９は、図１８に示した回路の動作の一
例を説明するための図である。図１９を参照すると、第
１のインターポレータ２１７は、信号Ｑ１、Ｑ２のタイ
ミング差ｔＣＫを分割した出力信号（クロックサイクル
Ｔ２のクロックの立ち上がりエッジからタイミング差Δ
φ）の信号を出力し、第２のインターポレータ２１８
は、信号Ｑ２、Ｑ３のタイミング差ｔＣＫを分割した出
力信号（クロックサイクルＴ３のクロックの立ち上がり
エッジからタイミング差２Δφ）の信号を出力し、第３
のインターポレータ２１９は、信号Ｑ３、Ｑ４のタイミ
ング差ｔＣＫを分割した出力信号（クロックサイクルＴ
４のクロックの立ち上がりエッジからタイミング差３Δ
φ）の信号を出力し、第４のインターポレータ２２０
は、信号Ｑ４、Ｑ１のタイミング差ｔＣＫを分割した出
力信号（クロックサイクルＴ５のクロックの立ち上がり
エッジからタイミング差４Δφ＝クロックサイクルＴ６
の始まる）の信号を出力する。この場合、インターポレ
ータからは、入力クロック（クロック周期ｔＣＫ）に対
して、周期ｔＣＫ（１＋１／４）のクロックが出力され
る。
例を説明するための図である。図１９を参照すると、第
１のインターポレータ２１７は、信号Ｑ１、Ｑ２のタイ
ミング差ｔＣＫを分割した出力信号（クロックサイクル
Ｔ２のクロックの立ち上がりエッジからタイミング差Δ
φ）の信号を出力し、第２のインターポレータ２１８
は、信号Ｑ２、Ｑ３のタイミング差ｔＣＫを分割した出
力信号（クロックサイクルＴ３のクロックの立ち上がり
エッジからタイミング差２Δφ）の信号を出力し、第３
のインターポレータ２１９は、信号Ｑ３、Ｑ４のタイミ
ング差ｔＣＫを分割した出力信号（クロックサイクルＴ
４のクロックの立ち上がりエッジからタイミング差３Δ
φ）の信号を出力し、第４のインターポレータ２２０
は、信号Ｑ４、Ｑ１のタイミング差ｔＣＫを分割した出
力信号（クロックサイクルＴ５のクロックの立ち上がり
エッジからタイミング差４Δφ＝クロックサイクルＴ６
の始まる）の信号を出力する。この場合、インターポレ
ータからは、入力クロック（クロック周期ｔＣＫ）に対
して、周期ｔＣＫ（１＋１／４）のクロックが出力され
る。
【００９３】第１乃至第４のインターポレータ２１７〜
２２０は、アプリケーションに応じて、論理回路で演算
した結果を出力してもよいし、あるいはセレクタで選択
出力する構成としてもよい。本発明は、例えばｍＢｎＢ
（ｍビットｎビット）符号化システムにおける、速度変
換回路に用いて好適とされる。
２２０は、アプリケーションに応じて、論理回路で演算
した結果を出力してもよいし、あるいはセレクタで選択
出力する構成としてもよい。本発明は、例えばｍＢｎＢ
（ｍビットｎビット）符号化システムにおける、速度変
換回路に用いて好適とされる。
【００９４】次に本発明のさらに別の実施例について説
明する。図２０は、本発明の第６の実施例の構成を示す
図である。図２０を参照すると、逓倍用インターポレー
タ１０と、スイッチ（ロータリースイッチ）２０と、イ
ンターポレータ３０（「微調用インターポレータ」とも
いう）と、制御回路４０を備えている。
明する。図２０は、本発明の第６の実施例の構成を示す
図である。図２０を参照すると、逓倍用インターポレー
タ１０と、スイッチ（ロータリースイッチ）２０と、イ
ンターポレータ３０（「微調用インターポレータ」とも
いう）と、制御回路４０を備えている。
【００９５】逓倍用インターポレータ１０は、入力クロ
ック１から多相逓倍クロックＰ０〜Ｐｎを生成する。逓
倍用インターポレータ１０は、図５に示した構成からな
る。
ック１から多相逓倍クロックＰ０〜Ｐｎを生成する。逓
倍用インターポレータ１０は、図５に示した構成からな
る。
【００９６】スイッチ２０は、多相逓倍クロックＰ０〜
Ｐｎの中の二つのクロックを選択し、微調用インターポ
レータ３０の二つの入力信号として供給する。
Ｐｎの中の二つのクロックを選択し、微調用インターポ
レータ３０の二つの入力信号として供給する。
【００９７】制御回路４０は、スイッチ２０、及び、微
調用インターポレータ３０への制御信号Ｓ、ＰＨ（イン
ターポレータ３０のＮチャネルＭＯＳトランジスタ２
１、２２のゲートに供給される制御信号）を供給する。
制御回路４０は、クロック１を入力とする加算回路（不
図示）と、加算回路の出力をデコードして制御信号Ｓ、
ＰＨを出力するデコーダ（不図示）を備えて構成されて
いる。
調用インターポレータ３０への制御信号Ｓ、ＰＨ（イン
ターポレータ３０のＮチャネルＭＯＳトランジスタ２
１、２２のゲートに供給される制御信号）を供給する。
制御回路４０は、クロック１を入力とする加算回路（不
図示）と、加算回路の出力をデコードして制御信号Ｓ、
ＰＨを出力するデコーダ（不図示）を備えて構成されて
いる。
【００９８】スイッチ２０は、多相クロックＰ０〜Ｐｎ
のうち、制御回路４０からの制御信号Ｓに基づき、互い
に隣合う、奇位相信号と偶位相信号を選択し、選択した
クロック対をインターポレータ３０に供給し、インター
ポレータ３０は、制御回路４０から出力される制御信号
に基づき、二つの入力の位相差（タイミング差）を内分
した位相の信号を出力する。本実施例において、インタ
ーポレータ３０は、図１２乃至図１５等に示した構成と
される。
のうち、制御回路４０からの制御信号Ｓに基づき、互い
に隣合う、奇位相信号と偶位相信号を選択し、選択した
クロック対をインターポレータ３０に供給し、インター
ポレータ３０は、制御回路４０から出力される制御信号
に基づき、二つの入力の位相差（タイミング差）を内分
した位相の信号を出力する。本実施例において、インタ
ーポレータ３０は、図１２乃至図１５等に示した構成と
される。
【００９９】図２１は、インターポレータ３０を、図１
５に示した回路で構成し、逓倍用インターポレータ１０
（図５参照）が、４相の逓倍クロックＰ０〜Ｐ３を生成
出力する場合の動作の一例を示す図である。
５に示した回路で構成し、逓倍用インターポレータ１０
（図５参照）が、４相の逓倍クロックＰ０〜Ｐ３を生成
出力する場合の動作の一例を示す図である。
【０１００】ロータリスイッチ２０は、多相クロックＰ
０〜Ｐ３のうち、例えば、（Ｐ０、Ｐ１）、（Ｐ１、Ｐ
２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ０）、（Ｐ０、Ｐ
１）、…と巡回的に選択する。多相クロックの周期をＴ
とすると、クロックサイクルＴ１で、スイッチ２０はＰ
０、Ｐ１を選択し、インターポレータ３０はＰ０、Ｐ１
の立ち上がりをうけて出力信号ＯＵＴを出力し、サイク
ルＴ２で、スイッチ２０はＰ１、Ｐ２を選択し、インタ
ーポレータ３０は、Ｐ１、Ｐ２の立ち上がりをうけて、
前の出力信号ＯＵＴの立ち上がりエッジから時間Ｔ（１
＋１／４）のタイミングで出力信号ＯＵＴを出力し、以
下、スイッチはＰ３、Ｐ４、つづいてＰ４、Ｐ１を選択
し、周期Ｔ（１＋１／４）のクロックを出力する。
０〜Ｐ３のうち、例えば、（Ｐ０、Ｐ１）、（Ｐ１、Ｐ
２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ０）、（Ｐ０、Ｐ
１）、…と巡回的に選択する。多相クロックの周期をＴ
とすると、クロックサイクルＴ１で、スイッチ２０はＰ
０、Ｐ１を選択し、インターポレータ３０はＰ０、Ｐ１
の立ち上がりをうけて出力信号ＯＵＴを出力し、サイク
ルＴ２で、スイッチ２０はＰ１、Ｐ２を選択し、インタ
ーポレータ３０は、Ｐ１、Ｐ２の立ち上がりをうけて、
前の出力信号ＯＵＴの立ち上がりエッジから時間Ｔ（１
＋１／４）のタイミングで出力信号ＯＵＴを出力し、以
下、スイッチはＰ３、Ｐ４、つづいてＰ４、Ｐ１を選択
し、周期Ｔ（１＋１／４）のクロックを出力する。
【０１０１】図２１に示す例では、インターポレータ
は、逓倍クロックの周期Ｔに対して周期（１＋１／４）
Ｔ＝５Ｔ／４のクロックを出力しており（周波数は４／
５倍）、逓倍用インターポレータ１０が入力クロックを
２ｍ逓倍している場合、出力クロックの周波数は８ｍ／
５倍に変換される。
は、逓倍クロックの周期Ｔに対して周期（１＋１／４）
Ｔ＝５Ｔ／４のクロックを出力しており（周波数は４／
５倍）、逓倍用インターポレータ１０が入力クロックを
２ｍ逓倍している場合、出力クロックの周波数は８ｍ／
５倍に変換される。
【０１０２】次に本発明のさらに別の実施例について説
明する。図２２は、本発明の第７の実施例の構成を示す
図である。図２２を参照すると、本発明の第７の実施例
は、図２０に示した構成の変形例であり、ロータリスイ
ッチ２０が二組のクロック対を出力して、それぞれ第
１、第２のインターポレータ３０1、３０2に供給し、二
つのインターポレータ３０1、３０2の出力を入力とする
第３のインターポレータ３０3の出力から出力クロック
を得る。
明する。図２２は、本発明の第７の実施例の構成を示す
図である。図２２を参照すると、本発明の第７の実施例
は、図２０に示した構成の変形例であり、ロータリスイ
ッチ２０が二組のクロック対を出力して、それぞれ第
１、第２のインターポレータ３０1、３０2に供給し、二
つのインターポレータ３０1、３０2の出力を入力とする
第３のインターポレータ３０3の出力から出力クロック
を得る。
【０１０３】本実施例において、第１乃至第３のインタ
ーポレータ３０1〜３０3の各インターポレータのタイミ
ング差の内分比は制御回路４０からの制御信号で可変さ
れる構成としてもよい。あるいは、アプリケーションで
求められるタイミング精度に応じ、インターポレータ３
０1は、タイミング差の内分比が固定とされ、インター
ポレータ３０2とインターポレータ３０3の内分比が制御
回路４０からの制御信号で可変される構成としてもよ
い。さらには、インターポレータ３０1とインターポレ
ータ３０2をタイミング差の内分比を固定とし、最終段
のインターポレータ３０3のみその内分比が制御回路４
０からの制御信号で可変される構成としてもよい。
ーポレータ３０1〜３０3の各インターポレータのタイミ
ング差の内分比は制御回路４０からの制御信号で可変さ
れる構成としてもよい。あるいは、アプリケーションで
求められるタイミング精度に応じ、インターポレータ３
０1は、タイミング差の内分比が固定とされ、インター
ポレータ３０2とインターポレータ３０3の内分比が制御
回路４０からの制御信号で可変される構成としてもよ
い。さらには、インターポレータ３０1とインターポレ
ータ３０2をタイミング差の内分比を固定とし、最終段
のインターポレータ３０3のみその内分比が制御回路４
０からの制御信号で可変される構成としてもよい。
【０１０４】本発明の第７の実施例は、図２０に示した
構成と比較して、微調用インターポレータを多段構成と
したことにより、タイミング差の内分比をさらに細かく
設定することができる。第２、第３のインターポレータ
３０2、３０3を、図１２乃至図１５に示した１６等分イ
ンターポレータで構成した場合、１／２５６の分解能で
タイミング差を内分することができる。
構成と比較して、微調用インターポレータを多段構成と
したことにより、タイミング差の内分比をさらに細かく
設定することができる。第２、第３のインターポレータ
３０2、３０3を、図１２乃至図１５に示した１６等分イ
ンターポレータで構成した場合、１／２５６の分解能で
タイミング差を内分することができる。
【０１０５】次に本発明の第８の実施例について説明す
る。図２３は、図３に示した構成の変形例を示す図であ
り、クロックを分周回路６０で分周し、二つのクロック
対を出力して第１、第２のインターポレータ３０1、３
０2に供給し、二つのインターポレータ３０1、３０2の
出力を入力とする第３のインターポレータ３０3の出力
から出力クロックを得るようにしたものである。
る。図２３は、図３に示した構成の変形例を示す図であ
り、クロックを分周回路６０で分周し、二つのクロック
対を出力して第１、第２のインターポレータ３０1、３
０2に供給し、二つのインターポレータ３０1、３０2の
出力を入力とする第３のインターポレータ３０3の出力
から出力クロックを得るようにしたものである。
【０１０６】次に本発明の第９の実施例について説明す
る。図２４は、本発明の第９の実施例の構成を示す図で
ある。図２４を参照すると、本発明の第９の実施例は、
図１８に示した構成の変形例に対応するものであり、入
力クロックに基づき、該入力クロックを逓倍してなる互
いに位相の異なる第１乃至第ｎのクロックＰ１〜Ｐｎ
（ｎ相逓倍クロック）を生成する逓倍用インターポレー
タ１０と、逓倍用インターポレータ１０から出力され
る、第１乃至第ｎのクロックＰ１〜Ｐｎについて、互い
に隣接する位相の二つのクロックを入力し、該二つのク
ロックのタイミング差を、それぞれ互いに異なる所定の
内分比で分割した信号をそれぞれ出力する第１乃至第ｎ
のインターポレータ３０1〜３０nと、第１乃至第ｎのイ
ンターポレータ（微調用インターポレータ）３０1〜３
０nの出力を入力し、これらを多重化して、一つの出力
信号ＯＵＴとして出力する合成器５０を備えている。
る。図２４は、本発明の第９の実施例の構成を示す図で
ある。図２４を参照すると、本発明の第９の実施例は、
図１８に示した構成の変形例に対応するものであり、入
力クロックに基づき、該入力クロックを逓倍してなる互
いに位相の異なる第１乃至第ｎのクロックＰ１〜Ｐｎ
（ｎ相逓倍クロック）を生成する逓倍用インターポレー
タ１０と、逓倍用インターポレータ１０から出力され
る、第１乃至第ｎのクロックＰ１〜Ｐｎについて、互い
に隣接する位相の二つのクロックを入力し、該二つのク
ロックのタイミング差を、それぞれ互いに異なる所定の
内分比で分割した信号をそれぞれ出力する第１乃至第ｎ
のインターポレータ３０1〜３０nと、第１乃至第ｎのイ
ンターポレータ（微調用インターポレータ）３０1〜３
０nの出力を入力し、これらを多重化して、一つの出力
信号ＯＵＴとして出力する合成器５０を備えている。
【０１０７】第１乃至第ｎのインターポレータ３０1〜
３０nは、図１２乃至図１５に示した構成とされ、二つ
の入力信号のタイミング差Ｔを、ｍ刻み（ｎ≦ｍ）で分
割するものとする。ｎ相の多相逓倍クロックを生成する
逓倍用インターポレータ１０と微調用インターポレータ
３０により、出力信号ＯＵＴとして、クロック周期（３
６０度）をｎ×ｍ刻みで分割したタイミングを生成する
ことができる。
３０nは、図１２乃至図１５に示した構成とされ、二つ
の入力信号のタイミング差Ｔを、ｍ刻み（ｎ≦ｍ）で分
割するものとする。ｎ相の多相逓倍クロックを生成する
逓倍用インターポレータ１０と微調用インターポレータ
３０により、出力信号ＯＵＴとして、クロック周期（３
６０度）をｎ×ｍ刻みで分割したタイミングを生成する
ことができる。
【０１０８】図２４に示す例では、図１８に示した構成
と同様、ｎ相のクロックのうち、隣接するｉ番目とｉ＋
１番目のクロックＰｉ、Ｐｉ+1（ただし、ｉは１〜ｎの
整数、ｎ＋１番目のクロックは１番目のクロックＰ１と
なる）を入力とするインターポレータ３０iと、ｉ−１
番目とｉ番目のクロックＰｉ-1、Ｐｉを入力とするイン
ターポレータ３０i-1とは、タイミング差の内分比が異
なるように設定されており、インターポレータ３０iの
方が、インターポレータ３０i-1よりも、遅延時間は大
きくなる。
と同様、ｎ相のクロックのうち、隣接するｉ番目とｉ＋
１番目のクロックＰｉ、Ｐｉ+1（ただし、ｉは１〜ｎの
整数、ｎ＋１番目のクロックは１番目のクロックＰ１と
なる）を入力とするインターポレータ３０iと、ｉ−１
番目とｉ番目のクロックＰｉ-1、Ｐｉを入力とするイン
ターポレータ３０i-1とは、タイミング差の内分比が異
なるように設定されており、インターポレータ３０iの
方が、インターポレータ３０i-1よりも、遅延時間は大
きくなる。
【０１０９】第１乃至第ｎのインターポレータ３０1〜
３０nの出力を入力して多重化し、出力信号ＯＵＴとし
て出力する合成器５０は、例えば図６に示した、パルス
幅補正回路４ｃ、多重化回路４ｂで構成される。
３０nの出力を入力して多重化し、出力信号ＯＵＴとし
て出力する合成器５０は、例えば図６に示した、パルス
幅補正回路４ｃ、多重化回路４ｂで構成される。
【０１１０】図２４に示した構成において、逓倍用イン
ターポレータ１０から出力されるｎ相の多相逓倍クロッ
クから、Ｍ相のクロック（Ｍ逓倍クロック）を生成する
構成について説明する。この場合、インターポレータ３
０はＭ個並設される（ただし、Ｍ≦Ｎ）。この場合も、
ｉ番目のインターポレータ３０iには、隣接するｉ番目
とｉ＋１番目のクロックＰｉ、Ｐｉ＋１（ただし、ｉは
１〜Ｍの整数、なお、ｎ＋１番目のクロックは１番目の
クロックＰ１となる）が入力される。各インターポレー
タ３０における二つの入力信号のタイミング差Ｔの分割
位置を規定する内分比として、１番目のインターポレー
タ３０1は、内分比ｍ：Ｍ−ｍ、２番目のインターポレ
ータ３０2は、内分比２ｍ：Ｍ−２ｍ、３番目のインタ
ーポレータ３０3は、内分比３ｍ：Ｍ−３ｍ、…という
具合に、インターポレータの番号とともに、昇順に、順
次、タイミング差Ｔの分割位置が、単位ステップｍごと
に、タイミング区間の先端側から後端側にずらして設定
される。なお、インターポレータの番号とともに、順
次、タイミング差Ｔの分割位置を、単位ステップｍごと
に、タイミング区間の後端側から先端側にずらして設定
するようにしてもよい。この設定は、図１２乃至図１５
を参照して説明したように、インターポレータに供給さ
れる制御信号ＰＨにて、インターポレータのＮチャネル
ＭＯＳトランジスタＭＮ２１、ＭＮ２２のオン・オフを
制御することで設定される。なお、本実施例において、
各インターポレータの内分比は固定値とされる。
ターポレータ１０から出力されるｎ相の多相逓倍クロッ
クから、Ｍ相のクロック（Ｍ逓倍クロック）を生成する
構成について説明する。この場合、インターポレータ３
０はＭ個並設される（ただし、Ｍ≦Ｎ）。この場合も、
ｉ番目のインターポレータ３０iには、隣接するｉ番目
とｉ＋１番目のクロックＰｉ、Ｐｉ＋１（ただし、ｉは
１〜Ｍの整数、なお、ｎ＋１番目のクロックは１番目の
クロックＰ１となる）が入力される。各インターポレー
タ３０における二つの入力信号のタイミング差Ｔの分割
位置を規定する内分比として、１番目のインターポレー
タ３０1は、内分比ｍ：Ｍ−ｍ、２番目のインターポレ
ータ３０2は、内分比２ｍ：Ｍ−２ｍ、３番目のインタ
ーポレータ３０3は、内分比３ｍ：Ｍ−３ｍ、…という
具合に、インターポレータの番号とともに、昇順に、順
次、タイミング差Ｔの分割位置が、単位ステップｍごと
に、タイミング区間の先端側から後端側にずらして設定
される。なお、インターポレータの番号とともに、順
次、タイミング差Ｔの分割位置を、単位ステップｍごと
に、タイミング区間の後端側から先端側にずらして設定
するようにしてもよい。この設定は、図１２乃至図１５
を参照して説明したように、インターポレータに供給さ
れる制御信号ＰＨにて、インターポレータのＮチャネル
ＭＯＳトランジスタＭＮ２１、ＭＮ２２のオン・オフを
制御することで設定される。なお、本実施例において、
各インターポレータの内分比は固定値とされる。
【０１１１】Ｍ個のインターポレータ３０の出力を多重
化して一つの出力信号ＯＵＴとして出力する合成器５０
からは、Ｍ逓倍のクロックを得ることができる。例えば
ｎ＝８、Ｍ＝７の場合において、ｍ＝１とした場合、逓
倍用インターポレータ１０から出力される８相クロック
（８相逓倍クロック）から、７相のクロックを生成する
ことができる。そして、７相クロックを入力する合成器
５０からは、７逓倍クロックが出力される。
化して一つの出力信号ＯＵＴとして出力する合成器５０
からは、Ｍ逓倍のクロックを得ることができる。例えば
ｎ＝８、Ｍ＝７の場合において、ｍ＝１とした場合、逓
倍用インターポレータ１０から出力される８相クロック
（８相逓倍クロック）から、７相のクロックを生成する
ことができる。そして、７相クロックを入力する合成器
５０からは、７逓倍クロックが出力される。
【０１１２】図２５は、１６等分インターポレータの集
積回路のレイアウトの一例を示す図である。
積回路のレイアウトの一例を示す図である。
【０１１３】図２６は、微調インターポレータを用いた
位相調整回路のシミュレーション波形を示す図であり、
６２５ＭHzの位相差を１６等分インターポレータで１６
等分し、位相切り替わり部分の５位相分を表示したもの
である。微調位相差は１２．５ｐｓとなる。
位相調整回路のシミュレーション波形を示す図であり、
６２５ＭHzの位相差を１６等分インターポレータで１６
等分し、位相切り替わり部分の５位相分を表示したもの
である。微調位相差は１２．５ｐｓとなる。
【０１１４】上記した本発明の実施例によれば、インタ
ーポレータを複数段備えた構成とすることで、出力信号
のタイミングエッジを１０ピコ秒のオーダで制御するこ
とができる。すなわち、本発明は、ＬＳＩにおけるクロ
ック周波数変換回路、クロック同期回路のみならず、測
定装置、試験装置におけるパターン発生器、タイミング
生成器等に適用され、例えば１０ピコ秒のオーダの分解
能で、オンザフライでタイミングが可変に設定されるＬ
ＳＩテスタのタイミング生成器等に用いて好適とされ
る。
ーポレータを複数段備えた構成とすることで、出力信号
のタイミングエッジを１０ピコ秒のオーダで制御するこ
とができる。すなわち、本発明は、ＬＳＩにおけるクロ
ック周波数変換回路、クロック同期回路のみならず、測
定装置、試験装置におけるパターン発生器、タイミング
生成器等に適用され、例えば１０ピコ秒のオーダの分解
能で、オンザフライでタイミングが可変に設定されるＬ
ＳＩテスタのタイミング生成器等に用いて好適とされ
る。
【０１１５】また上記実施例において、例えば、図３及
び図２３等を参照して説明した分周回路と位相調整回路
（位相微調用のインターポレータ）を備えた構成は、位
相比較器の位相差に応じた電圧を生成するチャージポン
プと、ループフィルタと、ループフィルタの出力を制御
電圧として入力するＶＣＯ（電圧制御発振器）と、ＶＣ
Ｏの出力を分周した信号を該位相比較器に供給する分周
回路を備えたＰＬＬ（位相同期ループ）回路における分
周回路に適用することができる。
び図２３等を参照して説明した分周回路と位相調整回路
（位相微調用のインターポレータ）を備えた構成は、位
相比較器の位相差に応じた電圧を生成するチャージポン
プと、ループフィルタと、ループフィルタの出力を制御
電圧として入力するＶＣＯ（電圧制御発振器）と、ＶＣ
Ｏの出力を分周した信号を該位相比較器に供給する分周
回路を備えたＰＬＬ（位相同期ループ）回路における分
周回路に適用することができる。
【０１１６】
【発明の効果】以上説明したように、本発明によれば、
簡易な構成により、高精度に、非整数の周波数変換を行
うことができる、という効果を奏する。
簡易な構成により、高精度に、非整数の周波数変換を行
うことができる、という効果を奏する。
【０１１７】その理由は、本発明においては、クロック
を入力とする位相調整回路から出力される信号の位相
を、クロック毎に、単位位相差、加算又は減算する構成
としたためである。
を入力とする位相調整回路から出力される信号の位相
を、クロック毎に、単位位相差、加算又は減算する構成
としたためである。
【０１１８】また本発明によれば、帰還系を備えず、帰
還系特有のジッタがなく、高速なクロック同期を可能と
している。
還系特有のジッタがなく、高速なクロック同期を可能と
している。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第３の実施例の構成を示す図である。
【図５】本発明の第３の実施例の多相クロック生成回路
の構成の一例を示す図である。
の構成の一例を示す図である。
【図６】図５の４相クロック逓倍回路の構成の一例を示
す図である。
す図である。
【図７】図６の４相クロック逓倍回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図８】図６のタイミング差分割回路（インターポレー
タ）の回路構成の一例を示す図である。
タ）の回路構成の一例を示す図である。
【図９】図８のタイミング差分割回路（インターポレー
タ）の動作を説明するためのタイミング図である。
タ）の動作を説明するためのタイミング図である。
【図１０】タイミング差分割回路（インターポレータ）
の回路構成の別の例を示す図である。
の回路構成の別の例を示す図である。
【図１１】タイミング差分割回路（インターポレータ）
の動作原理を説明するための図である。
の動作原理を説明するための図である。
【図１２】本発明の実施例で用いられる内分比可変型の
インターポレータの回路構成の第１の例を示す図であ
る。
インターポレータの回路構成の第１の例を示す図であ
る。
【図１３】本発明の実施例で用いられる内分比可変型の
インターポレータの回路構成の第２の例を示す図であ
る。
インターポレータの回路構成の第２の例を示す図であ
る。
【図１４】本発明の実施例で用いられる内分比可変型の
インターポレータの回路構成の第３の例を示す図であ
る。
インターポレータの回路構成の第３の例を示す図であ
る。
【図１５】本発明の実施例で用いられる内分比可変型の
インターポレータの回路構成の第４の例を示す図であ
る。
インターポレータの回路構成の第４の例を示す図であ
る。
【図１６】本発明の第４の実施例の構成を示す図であ
る。
る。
【図１７】本発明の第４の実施例の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１８】本発明の第５の実施例の構成を示す図であ
る。
る。
【図１９】本発明の第５の実施例の動作を説明するため
のタイミング図である。
のタイミング図である。
【図２０】本発明の第６の実施例の構成を示す図であ
る。
る。
【図２１】本発明の第６の実施例の動作を説明するため
のタイミング図である。
のタイミング図である。
【図２２】本発明の第７の実施例の構成を示す図であ
る。
る。
【図２３】本発明の第８の実施例の構成を示す図であ
る。
る。
【図２４】本発明の第９の実施例の構成を示す図であ
る。
る。
【図２５】本発明の実施例で用いられる１６等分インタ
ーポレータのレイアウトを示す図である。
ーポレータのレイアウトを示す図である。
【図２６】本発明の実施例において１６等分インターポ
レータを用いた位相調整回路の出力のシミュレーション
結果を示す波形図である。
レータを用いた位相調整回路の出力のシミュレーション
結果を示す波形図である。
【図２７】従来のクロック制御回路の一例を示す図であ
る。
る。
１ クロック ２ １／４分周回路 ４ａ タイミング差分割回路 ４ｂ 多重化回路 ４ｃ パルス幅補正回路 ５ ４相クロック逓倍回路 ６ 周期検知回路 ７ 制御信号（容量選択周波数調整信号） １０ 逓倍用インターポレータ ２０ ロータリースイッチ ３０ インターポレータ（微調用インターポレータ） ４０ 制御回路 ５０ 合成器 ６０ 分周回路 １０１ 位相調整回路 １０２、２０２ 制御回路 １０３ 分周回路 １１０ インターポレータ １１１ デコーダ １１２ 加算回路 １１３、１１４ Ｄ型フリップフロップ ２０１ 多相クロック発生回路 ２０３ セレクタ ２１１〜２１６ Ｄ型フリップフロップ ２１７〜２１１ インターポレータ ３１９ 位相比較回路 ３２０ チャージポンプ ３２１ ループフィルタ ３２２ 電圧制御発振器 ３２３ 分周回路 ３２４ 外部クロック ３２５ ＵＰ信号 ３２６ ＤＯＷＮ信号
Claims (33)
- 【請求項１】入力クロック又は前記入力クロックから生
成されるクロックを基準のクロックとして、前記基準の
クロックの周期毎に、前記基準のクロックに対して、あ
らかじめ定められた所定の単位位相差分、加算又は減算
してなる位相を有する出力クロックを生成出力する手段
を備えたことを特徴とするクロック制御回路。 - 【請求項２】入力クロック又は前記入力クロックから生
成されるクロックを基準のクロックとして、前記基準の
クロックの周期毎に、前記基準のクロックに対する位相
を、所定の単位位相差分、加算又は減算するための制御
信号を出力する制御手段と、 前記入力クロックを入力し、前記制御信号に基づき、前
記基準のクロックに対して、あらかじめ定められた所定
の単位位相差分、加算又は減算してなる位相を有する出
力クロックを生成出力する位相調整手段と、 を備え、前記基準のクロックの周波数に対して非整数の
関係にある周波数の出力クロックを出力可能とした、こ
とを特徴とするクロック制御回路。 - 【請求項３】入力クロックに対する出力クロックの位相
差を、単位位相差毎に、加算又は減算するための制御信
号を生成する制御回路と、 前記入力クロックを入力し、前記制御回路からの前記制
御信号に基づき、前記制御信号で規定される位相差を有
する出力クロックを生成出力する位相調整回路と、 を備えたことを特徴とするクロック制御回路。 - 【請求項４】入力クロックを分周してなる分周クロック
を出力する分周回路と、 前記分周回路から出力される分周クロックに基づき、前
記分周クロックに対する位相差を、単位位相差毎に、加
算又は減算するための制御信号を生成する制御回路と、 前記入力クロックを入力し、前記制御回路からの制御信
号で規定される位相の出力クロックを生成出力する位相
調整回路と、 を備えたことを特徴とするクロック制御回路。 - 【請求項５】入力クロックから互いに位相が異なる第１
乃至第Ｎのクロック（「多相クロック」という）を生成
出力する多相クロック生成回路と、 前記第１乃至第Ｎのクロックを入力してその一つを選択
出力するセレクタと、 前記入力クロックを入力し、前記セレクタにおいて、前
記第１乃至第Ｎのクロックを、順次、選択する選択信号
を生成して前記セレクタに供給する制御回路と、 を備えたことを特徴とするクロック制御回路。 - 【請求項６】前記単位位相差が、外部から入力されるモ
ード信号により可変に設定される、ことを特徴とする請
求項１乃至４のいずれか一に記載のクロック制御回路。 - 【請求項７】前記セレクタの選択を制御する選択信号の
出力が、前記制御回路に入力されるモード信号により可
変に設定される、ことを特徴とする請求項５に記載のク
ロック制御回路。 - 【請求項８】入力クロックに基づき、該入力クロックを
逓倍してなる互いに位相の異なる第１乃至第Ｎのクロッ
ク（「多相逓倍クロック」という）を生成する多相逓倍
クロック生成回路と、 前記多相逓倍クロック生成回路から出力される前記第１
乃至第Ｎのクロックのうち二つのクロック信号を選択す
るスイッチと、 前記スイッチから選択出力される二つのクロック信号を
入力し、前記二つのクロック信号のタイミング差を分割
した信号を出力する、少なくとも一つのインターポレー
タと、を備え、前記インターポレータは、そのタイミン
グ差を分割する内分比が可変に設定可能とされており、 前記スイッチの切り替え信号、及び、前記インターポレ
ータのタイミング差の内分比を可変に設定する制御信号
を出力する制御回路と、 を備えたことを特徴とするクロック制御回路。 - 【請求項９】入力クロックに基づき、該入力クロックを
逓倍してなる互いに位相の異なる第１乃至第Ｎのクロッ
ク（「多相逓倍クロック」という）を生成する多相逓倍
クロック生成回路と、 前記多相逓倍クロック生成回路から出力される前記第１
乃至第Ｎのクロックの隣接する二つのクロック信号を、
二組選択するスイッチと、 前記スイッチから出力される第１組の二つのクロック信
号を入力し、前記二つのクロック信号のタイミング差を
分割した信号を出力する第１のインターポレータと、 前記スイッチから出力される第２組の二つのクロック信
号を入力し、前記二つのクロック信号のタイミング差を
分割した信号を出力する第２のインターポレータと、 前記第１、及び第２のインターポレータの出力を入力
し、前記二つの出力のタイミング差を分割した信号を出
力する第３のインターポレータと、を備え、 前記第１乃至第３のインターポレータの少なくとも一つ
は、前記インターポレータのタイミング差を分割する内
分比が可変に設定可能とされており、 前記スイッチの切り替え信号、及び、前記インターポレ
ータのタイミング差のの内分比を可変に設定する制御信
号を出力する制御回路と、 を備えたことを特徴とするクロック制御回路。 - 【請求項１０】入力クロックを入力し、前記入力クロッ
クを分周した互いに位相の異なる二組のクロックを生成
する分周回路と、 前記分周回路から出力される第１組の二つのクロック信
号を入力し、前記二つのクロック信号のタイミング差を
分割した信号を出力する第１のインターポレータと、 前記分周回路から出力される第２組の二つのクロック信
号を入力し、前記二つのクロック信号のタイミング差を
分割した信号を出力する第２のインターポレータと、 前記第１、及び第２のインターポレータの出力を入力
し、前記二つの出力のタイミング差を分割した信号を出
力する第３のインターポレータと、を備え、 前記第１乃至第３のインターポレータの少なくとも一つ
は、前記インターポレータのタイミング差を分割する内
分比が可変に設定可能とされており、 前記スイッチの切り替え信号、及び、前記インターポレ
ータのタイミング差の内分比を可変に設定する制御信号
を出力する制御回路と、を備えたことを特徴とするクロ
ック制御回路。 - 【請求項１１】入力クロックに基づき、該入力クロック
を逓倍してなる互いに位相の異なる複数のクロック
（「多相逓倍クロック」という）を生成する多相逓倍ク
ロック生成回路と、 前記多相逓倍クロック生成回路から出力される前記複数
のクロックのうち、互いに隣接する位相の二つのクロッ
クを入力し、該二つのクロックのタイミング差を、それ
ぞれ互いに異なる所定の内分比で分割した信号をそれぞ
れ出力する複数インターポレータと、 複数の前記インターポレータの出力を入力しこれらを多
重化して一つの出力信号として出力する合成器と、 を備えたことを特徴とするクロック制御回路。 - 【請求項１２】前記多相逓倍クロック生成回路がＮ相
（ただし、Ｎは所定の正整数）のクロックを生成し、前
記インターポレータをＭ個（ただし、Ｍは、Ｍ≦Ｎなる
正整数）備え、ｉ番目の前記インターポレータには、ｉ
番目とｉ＋１番目のクロック（ただし、ｉは１〜Ｍの整
数、なお、ｎ＋１番目のクロックは１番目のクロックと
なる）が入力され、 前記各インターポレータにおける二つの入力信号のタイ
ミング差を分割する内分比は、ｉ番目の前記インターポ
レータよりもｉ＋１番目の前記インターポレータの方
が、所定単位ステップ分、大又は小の値に設定されてお
り、 Ｍ個の前記インターポレータからＭ相のクロックが出力
され、 前記合成器から、Ｍ逓倍のクロックが出力される、構成
としてなる、ことを特徴とする請求項１１記載のクロッ
ク制御回路。 - 【請求項１３】前記多相クロック生成回路が、前記入力
クロックを分周して多相クロックを生成し該多相クロッ
クを逓倍した信号を生成する前記多相逓倍クロック生成
回路よりなる、ことを特徴とする請求項５記載のクロッ
ク制御回路。 - 【請求項１４】前記多相逓倍クロック生成回路が、入力
クロックを分周して互いに位相の異なる複数のクロック
（「多相クロック」という）を生成出力する分周回路
と、 前記入力クロックの周期を検知する周期検知回路と、 前記分周回路から出力される多相クロックを入力とし、
前記クロックを逓倍した多相クロックを生成する多相ク
ロック逓倍回路と、を備え、 前記多相クロック逓倍回路が、二つの入力のタイミング
差を分割した信号を出力する複数のタイミング差分割回
路と、二つの前記タイミング差分割回路の出力をそれぞ
れ多重化して出力する複数の多重化回路とを備え、 前記複数のタイミング差分割回路は、同一位相のクロッ
クを入力とするタイミング差分割回路と、相隣る位相の
二つのクロックを入力とするタイミング差分割回路を備
えている、ことを特徴とする請求項８、９、１３のいず
れか一に記載のクロック制御回路。 - 【請求項１５】前記多相クロック逓倍回路が、ｎ相のク
ロック（第１乃至第ｎクロック）を入力し、 二つの入力のタイミング差を分割した信号を出力する２
ｎ個のタイミング差分割回路を備え、 ２Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分
割回路は、前記二つの入力としてＩ番目の同一クロック
を入力とし、 ２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回
路は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）番
目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋１ｍｏｄ
ｎは、Ｉ＋１をｍで割った余り）のクロックを入力と
し、 Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回
路の出力と（Ｊ＋２ｍｏｄ ｎ）番目（ただし、Ｊ＋２
ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタイミン
グ差分割回路の出力とを入力とする２ｎ個のパルス幅補
正回路と、 Ｋ番目（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出
力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力
とするｎ個の多重化回路と、 を備えた、ことを特徴とする請求項１４記載のクロック
制御回路。 - 【請求項１６】前記タイミング差分割回路が、第１、第
２の入力信号を入力とする否定論理和回路と、 前記否定論理和回路の出力である内部ノードの電位を入
力とするインバータと、を備え、 前記内部ノードと接地間に、直列接続されたスイッチ素
子と容量とが、複数本互いに並列接続されており、 前記スイッチの制御端子に接続する周期制御信号にて前
記内部ノードに付加する容量を決められる構成とされて
いる、ことを特徴とする請求項１４又は１５に記載のク
ロック制御回路。 - 【請求項１７】前記タイミング差分割回路が、第１、第
２の入力信号を入力とし前記第１及び第２の入力信号の
所定の論理演算結果を出力する論理回路と、 第１の電源と内部ノード間に接続され、前記論理回路の
出力信号を制御端子に入力とする第１のスイッチ素子
と、 前記内部ノードに入力端が接続され、前記内部ノード電
位としきい値との大小関係が反転した場合に出力論理値
を変化させるバッファ回路と、 前記内部ノードと第２の電源との間に直列に接続され
る、第１の定電流源、及び、前記第１の入力信号により
オン・オフ制御される第２のスイッチ素子と、 前記内部ノードと前記第２の電源との間に直列に接続さ
れる、第２の定電流源、及び、前記第２の入力信号によ
りオン・オフ制御される第３のスイッチ素子と、 を備え、 さらに前記内部ノードと前記第２の電源間には、直列接
続された第４のスイッチ素子と容量とが、複数本互いに
並列接続され、前記第４のスイッチ素子の制御端子に供
給される周期制御信号にて前記内部ノードに付加する容
量が決められる、ことを特徴とする請求項１４又は１５
に記載のクロック制御回路。 - 【請求項１８】前記第１のスイッチ素子が、第１導電型
のＭＯＳトランジスタよりなり、 前記第２乃至第４のスイッチ素子が、第２導電型のＭＯ
Ｓトランジスタよりなる、ことを特徴とする請求項１７
に記載のクロック制御回路。 - 【請求項１９】クロック信号を分周回路で分周した信号
と、該分周信号を所定クロック周期分送られた信号と、
を入力し、前記二つの入力信号のタイミング差を所定の
内分比で分割した信号を出力するインターポレータを備
え、 前記インターポレータはタイミング差の内分比が可変に
設定可能とされており、 前記クロック信号に基づき、前記インターポレータにお
けるタイミング差の内分比を可変させる制御回路を備え
たことを特徴とするクロック制御回路。 - 【請求項２０】二つの入力信号のタイミング差をそれぞ
れ互いに異なる値の所定の内分比で分割した信号を出力
するインターポレータを複数（Ｎ個）備え、 互いに相の異なる第１乃至第Ｎのクロックについて、Ｉ
番目とＩ＋１番目（但し、Ｉは１からＮの整数であり、
Ｎ＋１番目は１番目となる）の二つのクロックがそれぞ
れＩ番目の前記インターポレータに入力される、ことを
特徴とするクロック制御回路。 - 【請求項２１】前記インターポレータが、第１、及び第
２の入力信号を入力とし前記第１及び第２の入力信号の
所定の論理演算結果を出力する論理回路と、 第１の電源と内部ノードとの間に接続され、前記論理回
路の出力信号を制御端子に入力とし、前記第１、及び第
２の入力信号がともに第１の値のとき、オン状態とされ
る第１のスイッチ素子と、 前記内部ノードが入力端に接続され、前記内部ノードの
容量の端子電圧としきい値との大小関係が反転した場合
に出力論理値を変化させるバッファ回路と、 を備え、 前記内部ノードと第２の電源との間には、前記第１の入
力信号が第２の値のときオン状態とされる第２のスイッ
チ素子と、前記制御回路からの制御信号に基づきそれぞ
れオン・オフ制御される前記第３のスイッチ素子と、第
１の定電流源よりなる直列回路を、複数個並列に備え、 前記内部ノードと前記第２の電源との間には、さらに、
前記第２の入力信号が第２の値のとき共通にオン状態と
される第４のスイッチ素子と、前記制御回路からの制御
信号に基づきそれぞれオン・オフ制御される前記第５の
スイッチ素子と、定電流源よりなる直列回路を、複数個
並列に備えている、ことを特徴とする請求項８、９、１
０、１１、１２、１９、２０のいずれか一に記載のクロ
ック制御回路。 - 【請求項２２】前記インターポレータが、第１、及び第
２の入力信号を入力とし前記第１及び第２の入力信号の
所定の論理演算結果を出力する論理回路と、 第１の電源と内部ノードとの間に接続され、前記論理回
路の出力信号を制御端子に入力とし、前記第１、及び第
２の入力信号がともに第１の値のとき、オン状態とされ
る第１のスイッチ素子と、 前記内部ノードが入力端に接続され、前記内部ノードの
容量の端子電圧としきい値との大小関係が反転した場合
に出力論理値を変化させるバッファ回路と、 を備え、 前記内部ノードと第２の電源との間には、前記第１の入
力信号が第２の値のときオン状態とされる第２のスイッ
チ素子と、前記制御回路からの制御信号に基づきそれぞ
れオン・オフ制御される前記第３のスイッチ素子と、第
１の定電流源よりなる直列回路を、複数個並列に備え、 前記内部ノードと前記第２の電源との間には、前記第２
の入力信号が第２の値のとき共通にオン状態とされる第
４のスイッチ素子と、前記制御回路からの制御信号に基
づきそれぞれオン・オフ制御される前記第５のスイッチ
素子と、定電流源よりなる直列回路を、複数個並列に備
え、 前記内部ノードと前記第２の電源間には、さらに、直列
接続された第６のスイッチ素子と容量とが、複数本互い
に並列接続され、前記第６のスイッチ素子の制御端子に
供給される周期制御信号にて前記内部ノードに付加する
前記容量の値が選択的に決められる、ことを特徴とする
請求項８、９、１０、１１、１２、１９、２０のいずれ
か一に記載のクロック制御回路。 - 【請求項２３】前記第２のスイッチ素子、前記第３のス
イッチ素子、前記第４のスイッチ素子、及び、前記第５
のスイッチ素子がいずれも少なくとも所定個数（Ｎ個）
よりなり、 前記第３のスイッチ素子群に供給する制御信号により、
Ｋ個（但しＫは０〜Ｎ）の前記第３のスイッチ素子をオ
ンとし、 前記第５のスイッチ素子群に供給する制御信号により、
Ｎ−Ｋ個の前記第５のスイッチ素子をオンとし、 前記第１の入力信号と前記第２の入力信号のタイミング
差を、前記タイミング差のＮ分の１を単位として前記Ｋ
に基づく内分したタイミングに対応する信号を出力し、
前記Ｋの値を可変することで、前記タイミング差の内分
比が可変される、ことを特徴とする請求項２１又は２２
に記載のクロック制御回路。 - 【請求項２４】前記第３のスイッチ素子の制御端子に、
前記制御回路から供給される制御信号を、インバータで
反転した信号が、前記第３のスイッチ素子に対応する前
記第５のスイッチ素子の制御端子に制御信号として供給
される、ことを特徴とする請求項２３に記載のクロック
制御回路。 - 【請求項２５】前記第１のスイッチ素子が、第１導電型
のＭＯＳトランジスタよりなり、 前記第２乃至第５のスイッチ素子が、第２導電型のＭＯ
Ｓトランジスタよりなる、ことを特徴とする請求項２１
に記載のクロック制御回路。 - 【請求項２６】前記第１のスイッチ素子が、第１導電型
のＭＯＳトランジスタよりなり、 前記第２乃至第６のスイッチ素子が、第２導電型のＭＯ
Ｓトランジスタよりなる、ことを特徴とする請求項２２
に記載のクロック制御回路。 - 【請求項２７】前記周期制御信号が、請求項１４の前記
周期検知回路から供給される、ことを特徴とする請求項
２２に記載のクロック制御回路。 - 【請求項２８】入力クロック又は前記入力クロックから
生成されるクロックを基準のクロックとして、前記基準
のクロックの周期毎に、前記基準のクロックに対して、
あらかじめ所定の単位位相差分、加算又は減算してなる
位相の出力クロックを出力する、ことを特徴とするクロ
ック制御方法。 - 【請求項２９】前記基準のクロックの周波数に対して非
整数の関係にある周波数の出力クロックを出力可能とし
た、ことを特徴とする請求項２８記載のクロック制御方
法。 - 【請求項３０】入力クロックを分周回路で分周し、前記
分周されたクロックに基づき、前記分周クロックに対す
る位相差を、単位位相差ごとに加算又は減算するための
制御信号を生成し、前記分周クロックに対して、前記制
御信号で設定される位相差の信出力クロックを生成す
る、ことを特徴とするクロック制御方法。 - 【請求項３１】前記単位位相差が、制御信号により可変
に設定される、ことを特徴とする請求項２８乃至３０の
いずれか一に記載のクロック制御方法。 - 【請求項３２】入力クロックから互いに位相が異なる第
１乃至第Ｎのクロック（「多相クロック」という）を生
成してセレクタに入力し、セレクタにおいて、前記第１
乃至第Ｎのクロックを、順次、選択出力する、ことを特
徴とするクロック制御方法。 - 【請求項３３】二つのクロック信号のタイミング差を分
割した信号を出力するインターポレータで、前記出力ク
ロックの位相を調整し、前記インターポレータのタイミ
ング差を分割する内分比を可変させることで、クロック
の周波数に対して非整数の関係にある周波数の出力クロ
ックを出力可能とした、ことを特徴とする請求項２８乃
至３０のいずれか一に記載のクロック制御方法。
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